JPS6218827A

JPS6218827A - スタテイツク形プリスケ−ラ回路

Info

Publication number: JPS6218827A
Application number: JP15858585A
Authority: JP
Inventors: Taro Kodama; 太郎児玉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-07-18
Filing date: 1985-07-18
Publication date: 1987-01-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はクロックを分周するスタティック形プリスケー
ラに関し、素子数の低減等を図るものである。

〔従来技術と問題点〕

クロック周波数を１／２にする等の目的にプリスケーラ
（分周回路）が使用される。プリスケーラ回路にはスタ
ティック形とダイナミック形とあり、前者の例を第３図
にまた後者の例を第４図に示す。第３図は論理シンボル
マークで示すと第５図の如くなり、オアゲートＣＩ、Ｇ
２及びナントゲートＧ３．Ｇ４はｐチャネルＭＯ３Ｉ−
ランジスタＱ２１〜Ｑ２６とｎチャネルＭＯ３）ランジ
スタＱ２７〜Ｑ３２で構成され（詳しくはラソヂＧ　３
　。

Ｇ４はＧ２３・Ｇ２７・Ｇ２６・　Ｇ３０及びＧ２２・
Ｇ２８　、Ｇ２５　、Ｇ３１　で、オアゲートＧ１及び
Ｇ２はＱ２□、Ｇ２２　、Ｑ２Ｂ　、Ｑ２Ｑ及びＧ２４
゜Ｇ２５　、Ｇ３１　、Ｇ３２で構成され、一部はラッ
プしている）、アンドゲートＧ５．Ｇ６及びノアゲート
Ｇ７．ＧｓはｐチャネルＭＯ３）ランジスクＱ１〜Ｑ６
とｎチャネルＭＯ５Ｉ−ランジスタＱ７〜Ｑ１２で構成
される。

この回路では入力クロックＩがＨ（ハイ）、Ｌ（ロー）
に変ると、その１／２の繰返し率で出力クロックＯがＨ
，Ｌに変化する。例えばＩがＨ１ラッチＧ３．Ｇａの出
力○＋、０２は０１がＨ２Ｏ２がＬとすると、アンドゲ
ートＧ５の出力はＨ２Ｏ２の出力はし、ノアゲートＧ７
の出力はＬ１ノアゲートＧ８の出力はＨ１出力０はして
ある。またＩ＝ＨであるからオアゲートＧｌ、Ｇ２の出
力はＩ］、上記仮定で０１＝Ｈ，０２＝Ｌであるからナ
ンドゲー）　Ｇ　Ｅの出力はＨ，Ｇ４の出力はしてあり
、矛盾はない。

次にクロックＩがＬになると、アンドゲートＧ　５　。

Ｇ５の出力はし、ノアゲート（ラッチ）Ｇ７．Ｇ８の出
力は変化なし、オアゲートＧ１の出力はＨ（変化しない
）、Ｇ２の出力はし、従ってナントゲートＧ４の出力０
２はＨ，Ｇ３の出力Ｏ１はＬになる。次にクロックＩＩ
Ｊ＜ＨになるとアンドゲートＧ５の出力はり、Ｇｓの出
力はＨとなり、′ノアゲー　）　Ｇ　ｅの出力はり、、
Ｇ７の出力はＨとなり、出力ＯはＨになる。またオアゲ
ートＧｌ、０２の出力はＨであり、ラッチＧａ、Ｇａの
出力に変化はない。次にクロックＩがＬになるとアンド
ゲートＧ　５．　　Ｇ　ａの出力はＬ１ラッチＧ７．Ｇ
ｌ＋の出力は変化なく、しかしラッチＧ３．Ｇａの出力
は反転する。以下同様の動作を繰り返し、出力クロック
０は入力クロックＩの倍周期、１／２の周波数になる。

この回路は動作上格別問題はないが、使用素子数が多い
。

第４図では入力クロックにＩとその反転１を用い、やは
り１／２周波数の出力クロノク０，０を生じる。Ｇ４１
〜Ｑ４５はｐチャネルＭＯＳトランジスタ、Ｇ４６〜Ｑ
５ｏはｎチャネルＭＯＳトランジスタであり、これらは
ＣＭＯＳインバータを構成する。

金入力クロソク■がＨとするとトランジスタＱ４２はオ
フ、Ｇ４６もオフ、従って初段ＣＭＯＳインバータの出
力０１は寄生容量Ｃの充電状態で定まり、こ＼ではＬと
する。出力０１がＬならトランジスタＱ４３はオン、Ｇ
４４．Ｑ４Ｂ　もオン、Ｇ４９はオフ、従って２段目Ｃ
ＭＯＳインバータの出力０２はＨ１３段目ＣＭＯＳイン
バータの出力Ｏはしてある。この３段目ＣＭＯＳインバ
ータの出力○が本回路の出力、２段目ＣＭＯＳインバー
タの出力０２はその反転出力になる。出力０は初段へ帰
還されてトランジスタＱ４１　はオン、Ｇ４７はオフに
するが、これは今は効果も持たない。

クロックＩがＬになるとトランジスタＱ４２はオン、Ｇ
４６もオンになり、上記のようにＧ４１はオン、Ｇ４７
はオフであるから出力０１はＨになる。出力０１がＨで
あるとトランジスタＱ４３はオフ、Ｇ４９はオン、しか
しＧ４４．Ｑ４Ｂが共にオフであるから出力０２は変ら
ない。次にクロック■がＨになるとトランジスタＧ４２
．Ｇ４６共にオフ、しかし寄生容量Ｃで保持されて出力
０１はＨであり、トランジスタＱ４３はオフ、Ｑ１０は
オンになる。またトランジスタＱ４４　、Ｇ４８がオン
になるから出力０２はり、出力ＯはＨになる。出力０が
Ｈであれば、トランジスタＱ４１　はオフ、Ｇ４７はオ
ンになるが、トランジスタＱ４２゜Ｇ４６がオフである
から出力ＯＩは変らない。

次にクロックＩがＬになるとトランジスタＱ４２゜Ｇ４
６がオン、トランジスタＱ４１　はオフ、Ｇ４７はオン
であるから出力０１はＬになる。出力○ｌがＬになると
トランジスタＱ４３がオン、Ｇ４９がＬになるが、トラ
ンジスタＱ４４　、Ｑ４Ｂがオフであるから出力０２は
変らない。出力Ｏも同様である。次にクロックＩがＨに
なるとトランジスタＱ４１　はオフ、Ｇ４７がオンにな
るがトランジスタＱ４２．Ｑ４６がオフであるから出力
０１は変らず、トランジスタＱ４３はオン、Ｇ４９はオ
フである。そしてトランジスタＱ４４　、Ｇ４８はオン
になるから出力０２はＨ１出力ＯはＬになる。

以下同様であり、こうして出力クロックＯは入力クロッ
ク■の倍周期、１／２周波数になる。第６図はこれらの
入出力の変化を示す。なお出力０＋。

０２の点線は第５図の出力０１，０２を示す。この第５
図の入出力Ｉ１０は、第６図の通りである。

第４図の回路では、トランジスタＱ４１　、Ｇ４２　。

Ｇ４６．Ｇ４７及びトランジスタＱ４３．Ｑ４４゜Ｑ４
Ｂ　、Ｇ４９はクロックゲートＧｌ、Ｇ２と呼ぶことが
でき、ゲー）　Ｇ　＋はクロックＩがＬのとき開き、ゲ
ートＧ２はクロックＩがＨのとき開き、それぞれ入力０
．○ｌを出力１０ｔ、０２へ伝える。第３図（第５図）
も同様で、Ｇ＋、Ｇ２はクロック■がＬのとき開くクロ
ックゲート、Ｇ５゜Ｇ６はクロックＩがＨのとき開くク
ロックゲートと呼ぶことができる。第６図のタイムチャ
ートに示されるようにクロックゲートが閉じているとき
出力の変化はない。

この第４図の回路はダイナミック形であるのでクロック
Ｉが適当周期でＨ，Ｌを繰り返していると正常に動作す
るが、クロック周波数が下る又はクロックが停止してＨ
又はＬのいずれがかに固定すると電荷が抜けて誤動作す
る恐れがある。例えばクロックＩがＨに固定するとトラ
ンジスタＱ４２゜Ｇ４６はオフ、出力０１はフローティ
ング状態であって、寄生容量Ｃの電荷がある間はＨで出
力０２はし、出力○はＨであるが、容３１ｃの電荷がリ
ークすると出力０１はＬ１従って出力０２はＨ２出力Ｏ
はＬに反転する。

またクロック■のＨ，Ｌ変化が余りに高速であるとその
波形の鈍りなどによりクロックゲートＧ　＋　。

Ｇ２が同時にオンになり、入力側から帰還されている出
力０がこれらのゲートを同時に通って出力０１．０２に
なり、レーシングを起す可能性がある。

本発明はか＼る点を改善し、素子数が少なく、出力不定
又はレーシング発生などがなく、低速クロックから高速
クロックまで使用できるプリスケーラ回路を提供しよう
とするものである。

〔問題点を解決するための手段〕

本発明のスタティック形プリスケーラ回路は、クロック
がＨレベルのとき閉じ、Ｌレベルのとき開く第１のクロ
ックゲートと、クロックがＬレベルのとき閉じ、■４レ
ベルの開く第２のクロックゲートと、ラッチ回路とを用
い、帰還入力を第１のクロックゲートに与え、その出力
をラッチ回路を介して第２のクロックゲートに与え、出
力部にもラッチ回路を用いて該ラッチ回路の出力を前記
帰還入力としてなることを特徴とするものである。

〔作用及び実施例〕

本発明の実施例回路を第１図に示す。第４図と同じ部分
には同じ符号が付してあり、両者を比較すれば明らかな
ように本回路ではクロックゲートＧ１とＧ２の間にラッ
チ回路Ｌ＋を設け、また出力端インバータ（ｌａｓ、（
ｌｓｏには同種のインバータＱ５４，５Ｂを組合わせて
ラッチ回路Ｌ２に、中間及び最終出力に持続性を与えて
いる。Ｑ５１〜ＱＳ４はｐチャネルＭＯ３）ランジスタ
、Ｑｓｓ〜Ｑ５ＢはｎチャネルＭＯＳトランジスタであ
り、Ｑ５ｉ　とＱＳら、Ｇ５２とＧ５６はＣＭＯＳイン
バータを構成しかつ互いに入出力を接続してラッチ回路
Ｌ１を構成する。Ｑ４ＳとＱｓｏ、Ｑｓ４とＧ１５ｓも
同様である。Ｇ５３とＧ５７もＣＭＯＳインバータを構
成し、ラッチ回路Ｌ２のＱ出力を反転してクロックゲー
トＧ　＋の入力に与えている。ラッチ回路Ｌ２のＱ出力
をクロツクゲ−１−Ｇ１へ帰還するようにするならイン
バータＱ５３゜Ｇ５７は不要である。

動作は第４図とは＼“同様である。第２図のタイムチャ
ートを用いて説明するとクロックＩがＨでゲートＧ　＋
が閉じ、Ｇ２が開き、ラッチ回路Ｌ１の入力■はＨ１出
力■はし、ラッチ回路Ｌ２の入力ＱはＨ１出力石はＬと
すればゲートＧＩの入力のはＨであり、第２図ｔｏの状
態になる。次にクロック■がＬになるとゲートＧ＋が開
いてＧ２が閉じ、ラッチＬＬは反転して■＝Ｌ、■＝Ｈ
になる。ゲートＧ２は閉じているからＱ、　Ｑ、■に変
化はない。これが第２図ｔ１の状態である。次にクロッ
クＩがＨになるとゲートＧ２が開き、ラッチＬ２は反転
してＱ＝Ｌ、Ｑ＝Ｈになる。これが第２図む２の状態で
ある。以下同様で、クロックＩがＨ，Ｌを繰り返すと出
力クロックＱ、Ｑはその倍周期、１／２の周波数でＨ，
Ｌを繰り返す。

この回路は中間及び最終出力部にラッチが入っているの
でクロックが長時間Ｈ又はＬにあっても中間及び最終出
力が変ることはなく、またクロック周波数が高くてクロ
ックゲートＧ＋、Ｇ２が共にオンになるようになること
があってもラッチ回路が入っているので入力が出力へそ
のま＼抜けて行くようなことはなく、レーシングは発生
しにくい。しかもこの第１図のラッチによりスタティッ
り化したグイナミノク回路は第４図よりは若干複雑であ
るが第３図より簡単であり、占有面積が少である。数値
例を挙げると、第３図ではｐチャネルＭＯ３Ｉ−ランジ
スタＱｌ、Ｑ２．・・・・・・のディメンジョンは２０
Ｘ１２．ｎチャネルＭＯ３Ｉ−ランジスタＱ７．ＱＩＯ
のそれは６×２、残りのそれは１２Ｘ１０で、１、ｅデ
ィメンジョンは３７２であるのに対し、第１図の回路で
はｐチャネルＭＯ３１−ラン′ジスタＱ４１〜Ｑ４４の
それは２０×４、Ｇ５１　のそれは８、Ｃ４５のそれは
１２、Ｇ５２〜Ｑ５４のそれは３×３、ｎチャネルＭｏ
ｓ＋−ランジスタＱ４６〜Ｑ４９のそれはｌＯ×４、Ｃ
１５ｓのそれは４、Ｇ５０のそれは６、ＱＳ６〜Ｑ５Ｇ
のそれは３×３で、総ディメンジョンは１６８である。

本回路ば１／２分周だけでなく、適宜の１／ｎ分周に利
用できる。例えばもう１組増してＧ　＋　。

Ｌｌ、Ｇ２．Ｌｌ、Ｇ１．Ｌｌ、Ｇ２．Ｌ２の構成にす
れば１／４分周になる。

このプリスケーラ回路はマイクロコンピュータのＤ／Ａ
コンバータなどに適用ｊ、て好適である。

〔発明の効果〕以上説明したように本発明によれば低速１、高速クロッ
クの分周に適用可能であり、小型化でき、出力不安定、
レーシング発生などがないプリスケーラ回路が得られる
。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は第１図
の動作説明用のタイムチャート、第３図及び第４図は従
来例を示す回路図、第５図は第３図の等価回路図、第６
図は第４図の動作説明用タイムチャートである。図面で０１は第１のクロックゲ−１・、Ｇ２は第２のク
ロックゲート、Ｌｌ、Ｌｚはラッチ回路、■はクロック
、■はその反転クロックである。

Claims

【特許請求の範囲】クロックが一方の論理レベルのとき閉じ、他方の論理レ
ベルのとき開く第１のクロックゲートと、クロックが前
記他方の論理レベルのとき閉じ、前記一方のレベルのと
き開く第２のクロックゲートと、ラッチ回路とを用い、帰還入力を第１のクロックゲートに与え、その出力をラ
ッチ回路を介して第２のクロックゲートに与え、出力部
にもラッチ回路を用いて該ラッチ回路の出力を前記帰還
入力としてなることを特徴とするスタティック形プリス
ケーラ回路。