JPS5834629A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPS5834629A JPS5834629A JP56132504A JP13250481A JPS5834629A JP S5834629 A JPS5834629 A JP S5834629A JP 56132504 A JP56132504 A JP 56132504A JP 13250481 A JP13250481 A JP 13250481A JP S5834629 A JPS5834629 A JP S5834629A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- logic
- channel
- transistor
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマスタースライス方式に適した論理ｆ−）を
含む論理集積回路に関する。
含む論理集積回路に関する。
マスタースライス方式とは、単位セルと呼ばれる素子集
合を半導体基板（マスターチップ）上に配列形成してお
き、配線パターンの設計によ〕所望の論理機能を実現す
る集積回路方式【いう。この方式では、多様な論理機能
を実現できる単位セル構造が望まれるだけでなく、単位
セル中のトランジスタの利用率をできるだけ向上させる
ことが要求される。そのため従来より、単位セル構造に
ついて種々提案がなされている。
合を半導体基板（マスターチップ）上に配列形成してお
き、配線パターンの設計によ〕所望の論理機能を実現す
る集積回路方式【いう。この方式では、多様な論理機能
を実現できる単位セル構造が望まれるだけでなく、単位
セル中のトランジスタの利用率をできるだけ向上させる
ことが要求される。そのため従来より、単位セル構造に
ついて種々提案がなされている。
この発明扛、マスタースライス方式の単位セルとして有
用な基本構造を有する論Ｉｎ’ −） を含む論理集積
回路を提供するものである。
用な基本構造を有する論Ｉｎ’ −） を含む論理集積
回路を提供するものである。
この発明における論理ダートの基本構造は、第１図に示
すように、ＰチャネルＭ０８トランジスタＱ１とＮチャ
ネルＭＯ８）ランジスタＱ！とからなり、これらのダー
トを共通接続して第１の端子Ｐ１．ソースまたはドレイ
ンを共通接続して第２の端子Ｐ３とする。この構造は、
ＰチャネルＭＯ８）ランジスタＱ１の残る端子を第３の
端子Ｐ１＋ＮチャネルＭＯ＆ トランジスタＱｍの残る
端子を第４の端子Ｐ４として、第４の端子Ｐ４に接地し
、第３の端子Ｐｓ ｔ−正電源に接続すると周知のＣＭ
ＯＳインバータとなる。しかしこの発明における論理ｆ
−）は、ＣＭＯＳインバータとは異なり、第１図の基本
構造において、第１の端子Ｐ、と共に第３、＠４の端子
Ｐ１．Ｐ４の少くとも一方を入力端子として用い、第２
の端子Ｐｓｔ−出力端子として用いて所望の論理機能を
得ることを％黴としている。
すように、ＰチャネルＭ０８トランジスタＱ１とＮチャ
ネルＭＯ８）ランジスタＱ！とからなり、これらのダー
トを共通接続して第１の端子Ｐ１．ソースまたはドレイ
ンを共通接続して第２の端子Ｐ３とする。この構造は、
ＰチャネルＭＯ８）ランジスタＱ１の残る端子を第３の
端子Ｐ１＋ＮチャネルＭＯ＆ トランジスタＱｍの残る
端子を第４の端子Ｐ４として、第４の端子Ｐ４に接地し
、第３の端子Ｐｓ ｔ−正電源に接続すると周知のＣＭ
ＯＳインバータとなる。しかしこの発明における論理ｆ
−）は、ＣＭＯＳインバータとは異なり、第１図の基本
構造において、第１の端子Ｐ、と共に第３、＠４の端子
Ｐ１．Ｐ４の少くとも一方を入力端子として用い、第２
の端子Ｐｓｔ−出力端子として用いて所望の論理機能を
得ることを％黴としている。
第１図の基本構造をマスタースライス方式の単位セルと
して用いれに１この発明によって、１個の単位セルで論
理積ｒ−）と論理和ダートを実現することができる。第
２図は論理積ダートを実現した例である。即ち、１１１
１の端子Ｐ１を信号入力端子ムとすると共に第４の端子
Ｐ４を信号入力端子Ｂとし、第２の端子Ｐ雪を信号出力
端子Ｃとし、８１３の端子Ｐｓを接地している。
して用いれに１この発明によって、１個の単位セルで論
理積ｒ−）と論理和ダートを実現することができる。第
２図は論理積ダートを実現した例である。即ち、１１１
１の端子Ｐ１を信号入力端子ムとすると共に第４の端子
Ｐ４を信号入力端子Ｂとし、第２の端子Ｐ雪を信号出力
端子Ｃとし、８１３の端子Ｐｓを接地している。
これにより、ムが”１’（高レベル）のとき、Ｎチャネ
ルＭＯ８）ランジスタＱ１がオンし、同時にＢが″ｌ′
となるときい出力端子Ｃが１１”となる。
ルＭＯ８）ランジスタＱ１がオンし、同時にＢが″ｌ′
となるときい出力端子Ｃが１１”となる。
それ以外の入力では出力端子Ｃは“０”（低レベル）て
あすし論理積機能が得られる。
あすし論理積機能が得られる。
第３図は論理和ダートを実現し皮例である。
この例ては、第１の端子Ｐ１と第３の端子Ｐａｔそれぞ
れ信号入力端子ム、Ｂとし、第２の端子Ｐ３會出力端子
Ｃとし、＠４の端子Ｐ４ を正電源に接続している。ム
が＠ｌ”でめれｌｄ、 ＮチャネルＭθＢトランジスタ
ＱｓがオンしてＣが９１１１１１となる。
れ信号入力端子ム、Ｂとし、第２の端子Ｐ３會出力端子
Ｃとし、＠４の端子Ｐ４ を正電源に接続している。ム
が＠ｌ”でめれｌｄ、 ＮチャネルＭθＢトランジスタ
ＱｓがオンしてＣが９１１１１１となる。
筐たムが１０“のとき、農が″ｌ”であれ＃ｉ′Ｐチャ
ネルＭＯｓトランジスタＱ１がオンとなってＣが＠１ｍ
となる。即ち論理和機能が得られる。
ネルＭＯｓトランジスタＱ１がオンとなってＣが＠１ｍ
となる。即ち論理和機能が得られる。
第１図の基本構造を単位セルとして！スターチクｆｆ構
成したとき、豪数の単位セルを組合せ、かつその中にこ
の発明による論理ｒ−）を含ませれは、更に多様な論理
機能を容易に実現できる。第４図は２個の単位セルを用
いて排他的論理和ｆ−）を構成した例である。
成したとき、豪数の単位セルを組合せ、かつその中にこ
の発明による論理ｒ−）を含ませれは、更に多様な論理
機能を容易に実現できる。第４図は２個の単位セルを用
いて排他的論理和ｆ−）を構成した例である。
トランジスタＱ１．Ｑ３からなる単位セルは第１の端子
Ｐ１＋第３の端子Ｐｕｓ第４の端子Ｐ４を信号入力端子
としてこの発明による論理ｒ−）Ｇ。
Ｐ１＋第３の端子Ｐｕｓ第４の端子Ｐ４を信号入力端子
としてこの発明による論理ｒ−）Ｇ。
を構成している。前段のトランジスタＱ４ｓａＱａｓか
らなる単位セルは通常のＣＭＯＳインバータＧ１を構成
している。そして、論理ダートＧｌの第１の端子Ｐｓ
を信号入力端子ムとし、第３の端子Ｐ３を０ＭＯ８イン
バータＧ１の入力端子と共に信号入力端子Ｂとし、ＣＭ
ＯＳインΔ−タＧ１の出力端子を論理ゲートＧｌの第４
の端子Ｐ４に接続し、論理グー ） Ｇ、の＠２の端子
Ｐａｔ信号出力端子Ｃとして、排他的論理和ｒ−）？構
成し４ている。即ち、Ａが＠１”、Ｂが＠０＃のとき、
トランジスタＱ１がオンで０ＭＯ８インバータＧ１の出
力＠ｌ″′によりＣが＠１”となる。ムが“Ｏ”、Ｂが
′″１”のとき、トランジスタＱｌがオンでＣが＠１１
となる。Ａ、ｍｌ共に１１＃のときは、トランジスタＱ
富がオンである −が０ＭＯ８インバータＧ１の出力が
１０＃であるから、Ｃは″０＃となる。またム、Ｂ共に
＠０＃のときもｃｔｉ”ｏ”となる。
らなる単位セルは通常のＣＭＯＳインバータＧ１を構成
している。そして、論理ダートＧｌの第１の端子Ｐｓ
を信号入力端子ムとし、第３の端子Ｐ３を０ＭＯ８イン
バータＧ１の入力端子と共に信号入力端子Ｂとし、ＣＭ
ＯＳインΔ−タＧ１の出力端子を論理ゲートＧｌの第４
の端子Ｐ４に接続し、論理グー ） Ｇ、の＠２の端子
Ｐａｔ信号出力端子Ｃとして、排他的論理和ｒ−）？構
成し４ている。即ち、Ａが＠１”、Ｂが＠０＃のとき、
トランジスタＱ１がオンで０ＭＯ８インバータＧ１の出
力＠ｌ″′によりＣが＠１”となる。ムが“Ｏ”、Ｂが
′″１”のとき、トランジスタＱｌがオンでＣが＠１１
となる。Ａ、ｍｌ共に１１＃のときは、トランジスタＱ
富がオンである −が０ＭＯ８インバータＧ１の出力が
１０＃であるから、Ｃは″０＃となる。またム、Ｂ共に
＠０＃のときもｃｔｉ”ｏ”となる。
第５図は３個の単位セルを用いてラッチ回路を構成した
例である。トランジスタＱ＊＊Ｑｍからなる゛単位セル
はこの発明による論理ダート０１Ｋを構成し、トランジ
スタＱｉｓ ＃ Ｑｕからなる単位セルおよびトランジ
スタＱｓｓ ｐ ＱＨからなる単位セルはそれぞれ通常
のＣＭＯＳインバータＧｓｓ＊Ｇ１１を構成している。
例である。トランジスタＱ＊＊Ｑｍからなる゛単位セル
はこの発明による論理ダート０１Ｋを構成し、トランジ
スタＱｉｓ ＃ Ｑｕからなる単位セルおよびトランジ
スタＱｓｓ ｐ ＱＨからなる単位セルはそれぞれ通常
のＣＭＯＳインバータＧｓｓ＊Ｇ１１を構成している。
そして論理？ −） Ｇｌｌの第１の端子Ｐａｔクロッ
ク入力端子Ｃ１第４の端子Ｐ４會データ入力端子りとし
、第２の端子ＰＩＫＣＭＯＳインバータＧｓｓ ｅ Ｇ
ｓｓ ｋ縦続接続して出力端子Ｑとし、この出力端子Ｑ
を論理ゲート０１１の第３の端子Ｐ、に帰追接続してい
る。いま、Ｃが″１＃になるとトランジスタｑ１がオン
し、Ｄの論理レベルが２ｍのｅＭＯ８インΔ−タＧｏ
＃ Ｇｔｓ ｆ介してＱに伝播される。Ｃが１０′にな
るとトランジスタＱｓはオフし、Ｑの論理レベルはその
まま保持される。即ち、Ｑが′″１’ならｄ１論理ｒ−
）Ｇｌ。
ク入力端子Ｃ１第４の端子Ｐ４會データ入力端子りとし
、第２の端子ＰＩＫＣＭＯＳインバータＧｓｓ ｅ Ｇ
ｓｓ ｋ縦続接続して出力端子Ｑとし、この出力端子Ｑ
を論理ゲート０１１の第３の端子Ｐ、に帰追接続してい
る。いま、Ｃが″１＃になるとトランジスタｑ１がオン
し、Ｄの論理レベルが２ｍのｅＭＯ８インΔ−タＧｏ
＃ Ｇｔｓ ｆ介してＱに伝播される。Ｃが１０′にな
るとトランジスタＱｓはオフし、Ｑの論理レベルはその
まま保持される。即ち、Ｑが′″１’ならｄ１論理ｒ−
）Ｇｌ。
のトランジスタＱ１がオンしてＣＭＯＳインバータａＳ
Ｓの入力が＠ｌ”、その出力が＠０”となり、またＱが
１０ｍならばトランジスタＱｔはオフであってＣＭＯＳ
インバータＣｔＳの入力が′″Ｏ＃、その出力が″１ｍ
となるから、入力データがラッチされることになる。
Ｓの入力が＠ｌ”、その出力が＠０”となり、またＱが
１０ｍならばトランジスタＱｔはオフであってＣＭＯＳ
インバータＣｔＳの入力が′″Ｏ＃、その出力が″１ｍ
となるから、入力データがラッチされることになる。
ｗＩＪ４図、ｗｃｓ図の実施例では、い丁ｎの単位セル
にも未使用のトランジスタはなく、単位セルが有効に利
用されていることがわかる。
にも未使用のトランジスタはなく、単位セルが有効に利
用されていることがわかる。
以上述べたようにこの発明における論理ダートは、極め
て単純な基本構造を有し、接続状態を変更するだけで論
理回路の基本である論理積グー）および論理和？−）を
容易に実現することができる。またその基本構造を単位
セルとしてマスタースライス方式の集積回路に適用すれ
ば、多様なに理機能を、高いトランジスタ利用率をもっ
て実現することができる。
て単純な基本構造を有し、接続状態を変更するだけで論
理回路の基本である論理積グー）および論理和？−）を
容易に実現することができる。またその基本構造を単位
セルとしてマスタースライス方式の集積回路に適用すれ
ば、多様なに理機能を、高いトランジスタ利用率をもっ
て実現することができる。
第１図はこの発明における論理ｒ−）の基本構造を示す
叫価回路図、第２図はその論理ｒ −トの一例である論
理積ダートの轡価回路図、第３図は同じくその論理ダー
トの一例である論理和ｆ−）の尋価回路図、第４図は上
記基本構造を単位セルとしたマスタースライス方式の集
積回路での排他的論理和ダートの等価回路図・、第５図
は同じくラッチ回路の等価回路図である。 Ｑｌ・・・ＰチャネルＭＯ８）ランジスタ、Ｑ雪Ω・Ｎ
チャネルＭＯ８）ランジスタ％Ｐ１・・・第１の端子、
ｐｍ・・・第２の端子％ＰＩ”・第３の端子、Ｐ４・・
・第４の端子。 出願人代理人 弁理士 鈴 江 武 彦矛５図 飢 飢 ・ −
叫価回路図、第２図はその論理ｒ −トの一例である論
理積ダートの轡価回路図、第３図は同じくその論理ダー
トの一例である論理和ｆ−）の尋価回路図、第４図は上
記基本構造を単位セルとしたマスタースライス方式の集
積回路での排他的論理和ダートの等価回路図・、第５図
は同じくラッチ回路の等価回路図である。 Ｑｌ・・・ＰチャネルＭＯ８）ランジスタ、Ｑ雪Ω・Ｎ
チャネルＭＯ８）ランジスタ％Ｐ１・・・第１の端子、
ｐｍ・・・第２の端子％ＰＩ”・第３の端子、Ｐ４・・
・第４の端子。 出願人代理人 弁理士 鈴 江 武 彦矛５図 飢 飢 ・ −
Claims (3)
- （１）ＰチャネルＭＯ８トランジスタとＮチャネルＭＯ
８）ランゾスタ各−個から構成され、それらのｆ−）ｋ
共通接続して第１の端子とし、それらのソースまたはド
レインの一方を共通接続して第２の端子とし、Ｐチャネ
ルＭＯＢ ）ランジスタの残る端子を第３の端子、Ｎチ
ャネルＭＯ８トランジスタの残る端子を第４の端子とし
て、＠ｌの端子および第３．第４の端子の少くとも一方
の端子を入力端子とし、ｗ４２の端子を出力端子とする
論理ダートを含むこと￥を特徴とする論理集積回路。 - （２）論理ｒ−トは、第１およびＩｉ！４の端子を入力
端子とし、第３の端子ｔ−接地して構成した論理積ｒ−
）でめる特許請求の範囲ＩＮ１項記叡の論理集積回路。 - （３）論理ｆ−）は、第１および第３の端子【入力端子
とし、第４の端子に正電源′を接続して構成した論理和
ｒ−）である特許請求の範囲第１項記載の論理集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132504A JPS5834629A (ja) | 1981-08-24 | 1981-08-24 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132504A JPS5834629A (ja) | 1981-08-24 | 1981-08-24 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5834629A true JPS5834629A (ja) | 1983-03-01 |
Family
ID=15082900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132504A Pending JPS5834629A (ja) | 1981-08-24 | 1981-08-24 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834629A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710649A (en) * | 1986-04-11 | 1987-12-01 | Raytheon Company | Transmission-gate structured logic circuits |
| JPS6386543A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体集積回路 |
| JPS63134042U (ja) * | 1987-02-25 | 1988-09-01 | ||
| JPH01166618A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | 論理回路 |
| FR2663479A1 (fr) * | 1990-06-13 | 1991-12-20 | Samsung Electronics Co Ltd | Circuit logique comportant deux entrees et une sortie. |
| AT525255B1 (de) * | 2022-03-06 | 2023-02-15 | Harald Iglseder Dipl Ing | Flexibles Logikgatter |
-
1981
- 1981-08-24 JP JP56132504A patent/JPS5834629A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710649A (en) * | 1986-04-11 | 1987-12-01 | Raytheon Company | Transmission-gate structured logic circuits |
| JPS6386543A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体集積回路 |
| JPS63134042U (ja) * | 1987-02-25 | 1988-09-01 | ||
| JPH01166618A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | 論理回路 |
| FR2663479A1 (fr) * | 1990-06-13 | 1991-12-20 | Samsung Electronics Co Ltd | Circuit logique comportant deux entrees et une sortie. |
| AT525255B1 (de) * | 2022-03-06 | 2023-02-15 | Harald Iglseder Dipl Ing | Flexibles Logikgatter |
| AT525255A4 (de) * | 2022-03-06 | 2023-02-15 | Harald Iglseder Dipl Ing | Flexibles Logikgatter |
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