JPS6386543A

JPS6386543A - 半導体集積回路

Info

Publication number: JPS6386543A
Application number: JP61231855A
Authority: JP
Inventors: Masahiko Washimi; 鷲見　昌彦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1988-04-16
Anticipated expiration: 2009-10-19
Also published as: JPH0683063B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は半導体集積回路に係り、特にＣＭＯＳ（相補性
絶縁ゲート型）選択回路を基本構成要素とするＣＭＯＳ
論理回路を含む半導体集積回路に関する。

（従来の技術）一般に、ＣＭＯＳ論理回路は、低消費電力等の特長があ
るので論理ＬＳＩの分野においてＮチャネルＭＯ８回路
に代えて採用されつつある。この場合、ＣＭＯＳ論理回
路を従来の設計手法で構成すると、ＮチャネルＭＯ８回
路に比べて約２倍の素子を要するという欠点があ夛、素
子数を減少するために回路技術的な工夫（プリチャージ
回路方式，ドミノ回路方式、ダイナミック回路方式等）
がなされている。しかし、上記プリチャージ回路方式は
、同期回路に採用した場合にクロック周期の半分をプリ
チャー・り動作に使うので、演算動作のための時間が半
減するという問題がある。また、上記プリチャージ回路
方式を採用した回路は、出力結果が高インピーダンス状
態であるので、雑音信号に弱く、チャージシェアの問題
で回路の誤動作を起こし易い等の問題があった。また、
前記ダイナミック回路方式を採用した回路、たとえばダ
イナミックシフトレジスタは、記憶の保持には有益では
あるが。

出力結果が高インピーダンス状態であるので、出力信号
線を長く（遠くへ）配線することが難しく、使用するク
ロック信号線の本数が増す等の問題があった。

（発明が解決しようとする問題点）本発明は、上記したようにＣＭＯＳ論理回路の素子数を
減らそうとしてプリチャージ回路方式とかダイナミック
回路方式を採用することに伴なう問題点を根本的に解決
すべくなされたもので、極く少数の素子からなる基本の
ＣＭＯＳ回路を用いて所望の各種の論理回路を実現でき
ると共に各論理回路間の配線を容易に行なうことができ
、全体として素子数および配線領域の減少化か可能とな
る半導体集積回路を提供することを目的とする。

−６＝〔発明の構成〕（問題点を解決するための手段）種々の論理回路の論理の特性を考察（７之結果、論理回
路の構成要素は二者択一、即ちＡＸ−８＋Ｂ餐百（ここ
で、記号簀は輸埋積、＋は論理和）の論理式で表現され
る部分が大半であることが判明した。

そこで、本発明の半導体集積回路は、上記論理式で表わ
される選択回路、即ち二入力の一方を４択信号入力の論
理レベルに応じて選択するスタティックなｅＭｏＳ選択
回路を基本構成要素として形成されたＣＭＯＳ論理回路
を含むように構成した。

（作用）スタティックなＣＭＯＳ選択回路を基本構成要素として
形成された所望のＣＭＯＳ論理回路を少なくとも一部に
含むことによって、上記ＣＭＯＳ論理回路についてはプ
リチャージ回路方式やダイナミック回路方式を採用する
ことに伴なう問題が生じる余地はなく、素子数の減少、
入出力配線領域の減少が可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示すゲートアレイＬＳＩは、基本構成要素であ
るＣＭＯＳ選択回路ＳＬがたとえば１００角のＬＳＩチ
ップ１０上に配列されている状態を概略的に示しており
、１１は選択回路ＳＬ相互間の領域は配線領域である。

上記ＣＭＯＳ選択回路ＳＬは、第２図または第３図また
は第４図に示すように構成されている。即ち、第２図の
ＣＭＯＳ選択回路は、ＰチャネルＭＯ８）ランジスタＴ
、およびＮチャネルＭＯＳトランジスタＴＮの各一端が
対応して第１．第２の入力ッ−？２１．２２となり、上
記トランジスタＴＰ、　ＴＮの各ｆ−）が選択信号入力
ッ−ｙ２ｓとなり、上記トランジスタＴ、　、　ＴＮの
他端相互接続点が出力ノード２４となっている。上記Ｐ
チャネルトランジスタＴＰは、ｆ−）入力のロウレベル
・ハイレベルに対応して導通・非導通状態になり。

ＮチャネルトランジスタＴＮはｆ−）入力のハイレベル
・ロウレベルに対応して導通・非導通状態になる。した
がって、上記選択回路は、第１．第２の入力ッ−）”２
１．２２に各対応して入力Ｂ、Ａが入力し、選択信号入
力ノード２３に選択信号Ｓが入力すると、３つの入力Ａ
、８．８に対して１つの出力Ｑ（＝Ｓ簀Ａ十百薫Ｂ）を
生じる論理式で表わされる機能を有し、その構成は各１
個のＰチャネルトランジスタ、Ｎチャネルトランジスタ
からなり、素子数が極めて少なく、簡易な構成である。

上記選択回路は、単独でまたは複数個の組合せで各種の
ＣＭＯＳ論理回路を実現できる（後述する）ものであり
、他の回路との配線を容易に且つ短かく行ない得るよう
に、たとえば第５図（、）乃至（Ｃ）に示すように３つ
の入力Ａ、Ｂ、Ｓの入力ッ−Ｐおよび１つの出力Ｑの出
カッ−Ｐを配置することが望ましい。即ち１選択回路領
域ＳＬ’をたとえば２０μ〜４０μ角の大きさで構成し
、この四角形の領域の各辺の中央部に前記４つのノード
（３つの入力ノート’２１．２２．２３と１つの出力ノ
ート１２４）を分離して配置することが望まし＾。なお
、上記４つのノードの配置関係は、第５図（ａ）乃至（
Ｃ）＝９− に示した配置関係を基本とし、それぞれを９０度回転し
、または鏡像関係とすることによって、２７通りの構成
が可能であり、配線長が短かくなるように配置関係を定
めればよい。

なお、第３図の選択回路は、第１の入力ノード２ノに一
方の入力端が接続されたＣＭＯＳアンｐｙ−ト３１と、
第２の入力ッ−Ｙ２２に一方の入力端が接続され１選択
信号の入力ノード２３に他方の入力端が接続されたＣＭ
ＯＳアンｒケ゛−ト３２と、上記選択信号Ｓの入力ノー
ド２３と上記ＣＭＯＳアンドゲート３ノの他方の入力端
との間に挿入接続されたＣＭＯＳインバータ３３と、上
記２つのアンドゲート３１．３２の各出力が入力して出
力Ｑ（＝Ｓ＋Ａ＋８矢Ｂ）を発生する二人カオアｒ−ト
３４とからなる。また、第４図に示した選択回路は、第
１の入力ノード２１と第２の入力ノード２２との間に第
１のＮチャネルトランジスタＴＮ４．ＴＮ２が直列に接
続され、Ｖ′Ｎｔ、原端と接地端との間にＰチャネルト
ランジスタＴＰと第３のＮチャネルトランジスタテＮ３
とが直列に接続され、上記トランジスタＴ、およびＴＮ
５の各ゲートが選択信号の入力ノード２３に接続され、
上記トランジスタＴ、およびＴＮ５の直列接続点が前記
トランジスタＴ　　、Ｔ　　の各ＮＩ　　　　　　Ｎ２ゲートに接続され、上記トランジスタＴＮ、およびＴＮ
２の直列接続点が出力ノード２４に接続されたものであ
る。前記トランジスタＴ、およびＴＮ３はインバータを
形成しており、出力ノード２４に出カＱ＝Ｓ餐Ａ＋Ｓ簀
Ｂが得られる。

なお、前記第２図の選択回路においては、第２の入力ノ
ード２２の入力Ａと選択信号Ｓ入力とが共にハイレベル
のときに出力Ｑのハイレベルが弱い、つまシ完全なハイ
レベルであるｖ　ｌｌ源電位５ＶＫならｆ・５Ｖ−Ｖ〒
Ｎ（ＮチャネルトランジスタＴＮの閾値電圧）になる。

また、第１の入力ノード２ノの入力Ｂと選択信号Ｓ入力
とが共にロウレベルのときに出力Ｑのロウレベルが弱い
、つまり完全なロウレベルである接地電位ｏｖにならず
、Ｏｖ＋ＶＴＰ（ＰチャネルトランジスタＴＰＯ閾値電
圧）になる。このように、出力Ｑのハイレベルまたはロ
ウレベルが弱いことは、回路の動作マージンが少なくな
るが、後段で入力をハイレベルまたはロウレベルと感じ
ることは十分に可能であり、Ｔ、ＳＩの製造工程におい
てイオン注入量の調整等によりバックデー）バイアス効
果を最小限に押えることによって、出力Ｑのレベルを実
用的な動作範囲に設定することが可能である。勿論、必
要に応じて上記選択回路の後段にインバータを挿入して
前記出力Ｑのレベルを補強するようにしてもよい。

これに対して、前記第４図の選択回路は、第２の入力ノ
ート°２２の入力Ａと選択信号Ｓ入力とが共ニハイレヘ
ルのときは出力Ｑのハイレペルカ弱いが、第１の入力ノ
ート”２１の入力Ｂと選択信号Ｓ入力とがロウレベルの
ときは、ＮチャネルトランジスタテＮ１が■。。電源電
位に近い選択信号百Ｖこよりｙ−ト制御されるので出力
Ｑのロウレベルは十分に低く（強く）なる。

次に、前記第２図の選択回路を基本として各種のＣＭＯ
Ｓ論理回路を構成した応用例について第６図乃至第９図
を参照して説明するが、それぞれ対応する従来例のＣＭ
ＯＳ論理回路について対比のために第１０図乃至第１３
図に示した。即ち、第６図に示すインバータは、基本の
選択回路における第１の入力ノード２１をｖｅ０電源線
に接続し、第２の入力ノード２２を接地ｆｆ１ＡＫ接続
し、選択信号用の入力ノード２３に入力Ａを与えること
によって。

出力Ｑ＝Ｏ＋Ａ千１　＋Ａ＝Ａが得られる。とのイア　
ハークに対応する従来のインバータは、第１０図に示す
ように回路接続されたＰチャネルトラン’）Ｘｆｉ１０
０％Ｎチャネルトランジスタｌ　０１　カらなる。第７
図に示すアンド回路は、基本の選択回路における第２の
入力ノード２２に入力Ａを与え第１の入力ノード２ノを
接地線に接続し１選択信号用の入力ノート°２３に入力
Ｂを与えることによって、出力Ｑ＝Ａ蒼Ｂ＋Ｏ簀Ｂ＝Ａ
斧Ｂが得られる。このアンド９回路に対応する従来のア
ンド回路は、第１１図に示すように回路接続された多数
の米子（３個のＰチャネルトランジスタ１）１゜１１２
．１１３および３個のＮチャネルトランジスタＩノ４．
１１ｓ、ｌｌｅ；）を要する。第８図に示すオア回路は
、基本の選択回路における第１の入力ノード２１に入力
Ａを与え、第２の入力ッ−ｋ”２２をＶｃｃ電源線に接
続し、選択信号用の入力ノード２３に入力Ｂを与えるこ
とによって出方Ｑ＝Ａ斧百＋１蒼Ｂ＝Ａ矢Ｂ十（Ａ＋Ａ
）矢Ｂ；Ａ釜Ｂ＋Ａ薫Ｂ＋Ａ餐Ｂ　＝Ａ薫（１十Ｂ）＋
Ａ％Ｂ＝Ａ十Ｂが得られる。このオア回路に対応する従
来のオア回路は、第１２図に示すように回路接続された
多数の米子（３個のＰチャネルトランジスタ１２１，１
２２．１２３および３個のＮチャネルトランジスタ１２
４．１２５．１２６）を要する。第９図に示す排他的オ
ア回路は、基本の選択回路が２個組み合わされておシ、
前段の基本回路は第６図に示したように入力Ａを選択信
号とすることによって出力Ｘを得るインバータとして形
成されており、後段の基本回路は第１の入力ノート９２
１に入力Ａが与えられ、第２の入力ノート９２２に前段
のインバータの出力Ｘが与えられ、選択信号用の入力ノ
ード２３に入力Ｂが与えられておシ、出力Ｑ＝Ａ餐Ｂ十
Ａ矢Ｂ＝Ａ■Ｂ（■記号は排他的論理和）が得られる。

この排他的オア回路に対＝１４− 応する従来の排他的オア回路は、第１３図に示Ｊ”よう
に回路接続された多数の素子（６個のＰチャネルトラン
ジスタ１３１〜１３６および６個のＮチャネルトランジ
スタ１３７〜１４２）を要する。

なお、前記第９図のυＦ他的オア回路は出力Ｑのレベル
が弱いので、必要に応じて後段にインバータを付加すれ
ばよい。

上述したように、第２図に示したＣＭＯＳ選択回路を基
本構成要素として各糧のＣＭＯＳ論理回路を形成すると
、従来の設計手法による回路構成に比べてアンド回路、
オア回路、排他的オア回路は約１／３の素子数で実現で
きる。し九がって、半導体集積回路における全回路のう
ちの一部（全素子数のうちの約５％以上を占める部分）
に前記ＣＭＯＳ選択回路を規則的なあるいは不規則な配
置で含ませ、このＣＭＯＳ選択回路を基本構成要素とし
て二極類以上の０ＭＯ８＠埋回路を構成すれば、素子数
の減少、ＣＭＯＳ論理回路の入出力配線長の短縮、ひい
てはその配線領域の減少化を図ることが可能になる。こ
の場合、ゲートアレイＬＳＩに本発明を適用すると、上
記素子数の減少によるコスト低減、配線領域の減少の効
果が顕著に得られるものであり、ゲートアレイチンプ上
で配線領域が占める面積の割合（従来Ｆｉ６〜８割）を
５割程度に低下させることができる。なお、前記第４図
に示したＣＭＯＳ選択回路に対しても前記第６図乃至第
９図に示し友ように入力を与えることによって、インバ
ータ、ア／ド回路、オア回路、排他的オア回路を形成で
きる。

［発明の効果］上述したように本発明の半導体集積回路によれば、少な
くとも一部の回路としてスタティックなＣＭＯＳ選択回
路を基本構成要素とする所望のＣＭＯＳ論理回路を形成
するようにしたものである。したがって、このＣＭＯＳ
論理回路についてはプリチャージ回路方式やダイナミッ
ク回路方式を採用することに伴なう間租が生じる余地は
なく、素子数の減少、入出力配線領域の減少等の効果が
得られる。

この効果は、上記ＣＭＯＳ論理回路が全回路に占める割
合の少ないＬＳＩ　Ｋあってもおる程度は得られるが、
％にゲートアレイＬＳＩ　Ｋおっては顕著に得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るゲートアレイＬＳＩに
おける基本構成要素であるＣＭＯＳ選択回路のアレイを
概略的に示す図、第２図乃至第４図はそれぞれ第１図中
のＣＭＯＳ選択回路の相異なる回路例を示す回路図、第
５図（＆）乃至（ｃ）はそれぞれ第１図中のＣＭＯＳ選
択回路における３つの入力ノードおよび１つの出力ノー
ドの相異なる配置例を示す図、第６図乃至第９図はそれ
ぞれ対応して第２図のＣＭＯＳ選択回路を基本構成要素
とするインバータ、アンド回路、オア回路、排他的オア
回路を示す回路図、第１０図乃至第１３図はそれぞれ第
６図乃至第９図の回路に対応する従来のＣＭＯＳ論理回
路図でおる。ＳＬ・・・ＣＭＯＳ選択回路、ＳＬ’・・・ＣＭＯＳ選
択回路領域、Ｔ　・・・ＰチャネルＭＯＳトランジスタ
、ＴＮ、ＴＮ１〜ＴＮ３・・・ＮチャネルＭＯ８）ラン
ジスタ、２１・・・第１の入力ノード、２２・・・第２
の入力ノード、２３・・・第３の入力ノード、２４・・
・出力ノード。出願人代理人　　弁理士　鈴　江　武　彦第１因 □躍５″ ８　　　　　４Ｂ　　　　　　　　　とＡ２３　　　１　　　　汀Ｎ１Ｂ　　　　４　第３図第２図２２０．２゜Ｖｃｃ　　Ｔｐ第５図第６図　　第７図　第８図第９図

Claims

【特許請求の範囲】

（１）二入力の一方を選択信号入力の論理レベルに応じ
て選択するＣＭＯＳ選択回路を基本構成要素とするＣＭ
ＯＳ論理回路を含むことを特徴とする半導体集積回路。
（２）前記ＣＭＯＳ選択回路がアレイ状に配置されると
共にＣＭＯＳ選択回路相互間が配線されることによって
ゲートアレイが構成されてなることを特徴とする前記特
許請求の範囲第１項記載の半導体集積回路。
（３）前記ＣＭＯＳ選択回路の素子数を全素子数の約５
％以上含むことを特徴とする前記特許請求の範囲第１項
記載の半導体集積回路。
（４）前記ＣＭＯＳ選択回路は四角形の領域に形成され
、３つの入力ノードと１つの出力ノードとが上記四角形
の各辺側に分離して形成されてなることを特徴とする前
記特許請求の範囲第１項記載の半導体集積回路。
（５）前記ＣＭＯＳ選択回路は、第１の入力ノードと第
２の入力ノードとの間に１個のＰチャネルＭＯＳトラン
ジスタと１個のＮチャネルＭＯＳトランジスタとが直列
に接続され、上記両トランジスタの各ゲートが選択信号
入力ノードに接続され、上記両トランジスタの直列接続
点が出力ノードに接続されてなることを特徴とする前記
特許請求の範囲第１項記載の半導体集積回路。
（６）前記ＣＭＯＳ選択回路は、第１の入力ノードと第
２の入力ノードとの間に第１のＮチャネルＭＯＳトラン
ジスタと第２のＮチャネルＭＯＳトランジスタとが直列
に接続され、電源端と接地端との間に１個のＰチャネル
ＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジ
スタとが直列に接続され、上記１個のＰチャネルトラン
ジスタと第３のＮチャネルトランジスタと前記第２のＮ
チャネルトランジスタとの各ゲートが選択信号入力ノー
ドに接続され、前記１個のＰチャネルトランジスタと第
３のＮチャネルトランジスタとの直列接続点が前記第１
のＮチャネルトランジスタおよび第２のＮチャネルトラ
ンジスタの各ゲートに接続され、上記第１のＮチャネル
トランジスタと第２のＮチャネルトランジスタとの直列
接続点が出力ノードに接続されてなることを特徴とする
前記特許請求の範囲第１項記載の半導体集積回路。
（７）前記ＣＭＯＳ選択回路の第１の入力ノードを電源
端に接続し、第２の入力ノードを接地端に接続し、選択
信号入力ノードに入力Ａを入力することによって、出力
ノードに入力Ａの反転信号＠Ａ＠を出力するインバータ
を形成してなることを特徴とする前記特許請求の範囲第
５項または第６項記載の半導体集積回路。
（８）前記ＣＭＯＳ選択回路の第１の入力ノードを接地
端に接続し、第２の入力ノードに第１の入力Ａを入力し
、選択信号入力ノードに第２の入力Ｂを入力することに
よって、出力ノードに上記二入力Ａ、Ｂの論理積信号Ａ
＊Ｂを出力するアンド回路を形成してなることを特徴と
する前記特許請求の範囲第５項または第６項記載の半導
体集積回路。
（９）前記ＣＭＯＳ選択回路の第１の入力ノードに第１
の入力Ａを入力し、第２の入力ノードを電源端に接続し
、選択信号入力ノードに第２の入力Ｂを入力することに
よって、出力ノードに上記二入力の論理和信号Ａ＋Ｂを
出力するオア回路を形成してなることを特徴とする前記
特許請求の範囲第５項または第６項記載の半導体集積回
路。
（１０）前記ＣＭＯＳ選択回路を２個用い、前段のＣＭ
ＯＳ選択回路に対しては第１の入力ノードを電源端に接
続し、第２の入力ノードを接地端に接続し、選択信号入
力ノードに第１の入力Ａを入力し、後段のＣＭＯＳ選択
回路に対しては第１の入力ノードに前記第１の入力Ａを
入力し、第２の入力ノードに前段のＣＭＯＳ選択回路の
出力信号＠Ａ＠を入力し、選択信号入力ノードに第２の
入力Ｂを入力することによって、出力ノードに上記二入
力Ａ、Ｂの排他的論理和信号Ａ■Ｂを出力する排他的オ
ア回路を形成してなることを特徴とする前記特許請求の
範囲第５項または第６項記載の半導体集積回路。