JPS6386543A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6386543A JPS6386543A JP61231855A JP23185586A JPS6386543A JP S6386543 A JPS6386543 A JP S6386543A JP 61231855 A JP61231855 A JP 61231855A JP 23185586 A JP23185586 A JP 23185586A JP S6386543 A JPS6386543 A JP S6386543A
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- 238000000034 method Methods 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 6
- 230000009467 reduction Effects 0.000 abstract description 6
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- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101000800616 Homo sapiens Teneurin-3 Proteins 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は半導体集積回路に係り、特にCMOS(相補性
絶縁ゲート型)選択回路を基本構成要素とするCMOS
論理回路を含む半導体集積回路に関する。
絶縁ゲート型)選択回路を基本構成要素とするCMOS
論理回路を含む半導体集積回路に関する。
(従来の技術)
一般に、CMOS論理回路は、低消費電力等の特長があ
るので論理LSIの分野においてNチャネルMO8回路
に代えて採用されつつある。この場合、CMOS論理回
路を従来の設計手法で構成すると、NチャネルMO8回
路に比べて約2倍の素子を要するという欠点があ夛、素
子数を減少するために回路技術的な工夫(プリチャージ
回路方式,ドミノ回路方式、ダイナミック回路方式等)
がなされている。しかし、上記プリチャージ回路方式は
、同期回路に採用した場合にクロック周期の半分をプリ
チャー・り動作に使うので、演算動作のための時間が半
減するという問題がある。また、上記プリチャージ回路
方式を採用した回路は、出力結果が高インピーダンス状
態であるので、雑音信号に弱く、チャージシェアの問題
で回路の誤動作を起こし易い等の問題があった。また、
前記ダイナミック回路方式を採用した回路、たとえばダ
イナミックシフトレジスタは、記憶の保持には有益では
あるが。
るので論理LSIの分野においてNチャネルMO8回路
に代えて採用されつつある。この場合、CMOS論理回
路を従来の設計手法で構成すると、NチャネルMO8回
路に比べて約2倍の素子を要するという欠点があ夛、素
子数を減少するために回路技術的な工夫(プリチャージ
回路方式,ドミノ回路方式、ダイナミック回路方式等)
がなされている。しかし、上記プリチャージ回路方式は
、同期回路に採用した場合にクロック周期の半分をプリ
チャー・り動作に使うので、演算動作のための時間が半
減するという問題がある。また、上記プリチャージ回路
方式を採用した回路は、出力結果が高インピーダンス状
態であるので、雑音信号に弱く、チャージシェアの問題
で回路の誤動作を起こし易い等の問題があった。また、
前記ダイナミック回路方式を採用した回路、たとえばダ
イナミックシフトレジスタは、記憶の保持には有益では
あるが。
出力結果が高インピーダンス状態であるので、出力信号
線を長く(遠くへ)配線することが難しく、使用するク
ロック信号線の本数が増す等の問題があった。
線を長く(遠くへ)配線することが難しく、使用するク
ロック信号線の本数が増す等の問題があった。
(発明が解決しようとする問題点)
本発明は、上記したようにCMOS論理回路の素子数を
減らそうとしてプリチャージ回路方式とかダイナミック
回路方式を採用することに伴なう問題点を根本的に解決
すべくなされたもので、極く少数の素子からなる基本の
CMOS回路を用いて所望の各種の論理回路を実現でき
ると共に各論理回路間の配線を容易に行なうことができ
、全体として素子数および配線領域の減少化か可能とな
る半導体集積回路を提供することを目的とする。
減らそうとしてプリチャージ回路方式とかダイナミック
回路方式を採用することに伴なう問題点を根本的に解決
すべくなされたもので、極く少数の素子からなる基本の
CMOS回路を用いて所望の各種の論理回路を実現でき
ると共に各論理回路間の配線を容易に行なうことができ
、全体として素子数および配線領域の減少化か可能とな
る半導体集積回路を提供することを目的とする。
−6=
〔発明の構成〕
(問題点を解決するための手段)
種々の論理回路の論理の特性を考察(7之結果、論理回
路の構成要素は二者択一、即ちAX−8+B餐百(ここ
で、記号簀は輸埋積、+は論理和)の論理式で表現され
る部分が大半であることが判明した。
路の構成要素は二者択一、即ちAX−8+B餐百(ここ
で、記号簀は輸埋積、+は論理和)の論理式で表現され
る部分が大半であることが判明した。
そこで、本発明の半導体集積回路は、上記論理式で表わ
される選択回路、即ち二入力の一方を4択信号入力の論
理レベルに応じて選択するスタティックなeMoS選択
回路を基本構成要素として形成されたCMOS論理回路
を含むように構成した。
される選択回路、即ち二入力の一方を4択信号入力の論
理レベルに応じて選択するスタティックなeMoS選択
回路を基本構成要素として形成されたCMOS論理回路
を含むように構成した。
(作用)
スタティックなCMOS選択回路を基本構成要素として
形成された所望のCMOS論理回路を少なくとも一部に
含むことによって、上記CMOS論理回路についてはプ
リチャージ回路方式やダイナミック回路方式を採用する
ことに伴なう問題が生じる余地はなく、素子数の減少、
入出力配線領域の減少が可能になる。
形成された所望のCMOS論理回路を少なくとも一部に
含むことによって、上記CMOS論理回路についてはプ
リチャージ回路方式やダイナミック回路方式を採用する
ことに伴なう問題が生じる余地はなく、素子数の減少、
入出力配線領域の減少が可能になる。
(実施例)
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図に示すゲートアレイLSIは、基本構成要素であ
るCMOS選択回路SLがたとえば100角のLSIチ
ップ10上に配列されている状態を概略的に示しており
、11は選択回路SL相互間の領域は配線領域である。
るCMOS選択回路SLがたとえば100角のLSIチ
ップ10上に配列されている状態を概略的に示しており
、11は選択回路SL相互間の領域は配線領域である。
上記CMOS選択回路SLは、第2図または第3図また
は第4図に示すように構成されている。即ち、第2図の
CMOS選択回路は、PチャネルMO8)ランジスタT
、およびNチャネルMOSトランジスタTNの各一端が
対応して第1.第2の入力ッ−?21.22となり、上
記トランジスタTP、 TNの各f−)が選択信号入力
ッ−y2sとなり、上記トランジスタT、 、 TNの
他端相互接続点が出力ノード24となっている。上記P
チャネルトランジスタTPは、f−)入力のロウレベル
・ハイレベルに対応して導通・非導通状態になり。
は第4図に示すように構成されている。即ち、第2図の
CMOS選択回路は、PチャネルMO8)ランジスタT
、およびNチャネルMOSトランジスタTNの各一端が
対応して第1.第2の入力ッ−?21.22となり、上
記トランジスタTP、 TNの各f−)が選択信号入力
ッ−y2sとなり、上記トランジスタT、 、 TNの
他端相互接続点が出力ノード24となっている。上記P
チャネルトランジスタTPは、f−)入力のロウレベル
・ハイレベルに対応して導通・非導通状態になり。
NチャネルトランジスタTNはf−)入力のハイレベル
・ロウレベルに対応して導通・非導通状態になる。した
がって、上記選択回路は、第1.第2の入力ッ−)”2
1.22に各対応して入力B、Aが入力し、選択信号入
力ノード23に選択信号Sが入力すると、3つの入力A
、8.8に対して1つの出力Q(=S簀A十百薫B)を
生じる論理式で表わされる機能を有し、その構成は各1
個のPチャネルトランジスタ、Nチャネルトランジスタ
からなり、素子数が極めて少なく、簡易な構成である。
・ロウレベルに対応して導通・非導通状態になる。した
がって、上記選択回路は、第1.第2の入力ッ−)”2
1.22に各対応して入力B、Aが入力し、選択信号入
力ノード23に選択信号Sが入力すると、3つの入力A
、8.8に対して1つの出力Q(=S簀A十百薫B)を
生じる論理式で表わされる機能を有し、その構成は各1
個のPチャネルトランジスタ、Nチャネルトランジスタ
からなり、素子数が極めて少なく、簡易な構成である。
上記選択回路は、単独でまたは複数個の組合せで各種の
CMOS論理回路を実現できる(後述する)ものであり
、他の回路との配線を容易に且つ短かく行ない得るよう
に、たとえば第5図(、)乃至(C)に示すように3つ
の入力A、B、Sの入力ッ−Pおよび1つの出力Qの出
カッ−Pを配置することが望ましい。即ち1選択回路領
域SL’をたとえば20μ〜40μ角の大きさで構成し
、この四角形の領域の各辺の中央部に前記4つのノード
(3つの入力ノート’21.22.23と1つの出力ノ
ート124)を分離して配置することが望まし^。なお
、上記4つのノードの配置関係は、第5図(a)乃至(
C)=9− に示した配置関係を基本とし、それぞれを90度回転し
、または鏡像関係とすることによって、27通りの構成
が可能であり、配線長が短かくなるように配置関係を定
めればよい。
CMOS論理回路を実現できる(後述する)ものであり
、他の回路との配線を容易に且つ短かく行ない得るよう
に、たとえば第5図(、)乃至(C)に示すように3つ
の入力A、B、Sの入力ッ−Pおよび1つの出力Qの出
カッ−Pを配置することが望ましい。即ち1選択回路領
域SL’をたとえば20μ〜40μ角の大きさで構成し
、この四角形の領域の各辺の中央部に前記4つのノード
(3つの入力ノート’21.22.23と1つの出力ノ
ート124)を分離して配置することが望まし^。なお
、上記4つのノードの配置関係は、第5図(a)乃至(
C)=9− に示した配置関係を基本とし、それぞれを90度回転し
、または鏡像関係とすることによって、27通りの構成
が可能であり、配線長が短かくなるように配置関係を定
めればよい。
なお、第3図の選択回路は、第1の入力ノード2ノに一
方の入力端が接続されたCMOSアンpy−ト31と、
第2の入力ッ−Y22に一方の入力端が接続され1選択
信号の入力ノード23に他方の入力端が接続されたCM
OSアンrケ゛−ト32と、上記選択信号Sの入力ノー
ド23と上記CMOSアンドゲート3ノの他方の入力端
との間に挿入接続されたCMOSインバータ33と、上
記2つのアンドゲート31.32の各出力が入力して出
力Q(=S+A+8矢B)を発生する二人カオアr−ト
34とからなる。また、第4図に示した選択回路は、第
1の入力ノード21と第2の入力ノード22との間に第
1のNチャネルトランジスタTN4.TN2が直列に接
続され、V′Nt、原端と接地端との間にPチャネルト
ランジスタTPと第3のNチャネルトランジスタテN3
とが直列に接続され、上記トランジスタT、およびTN
5の各ゲートが選択信号の入力ノード23に接続され、
上記トランジスタT、およびTN5の直列接続点が前記
トランジスタT 、T の各NI N2 ゲートに接続され、上記トランジスタTN、およびTN
2の直列接続点が出力ノード24に接続されたものであ
る。前記トランジスタT、およびTN3はインバータを
形成しており、出力ノード24に出カQ=S餐A+S簀
Bが得られる。
方の入力端が接続されたCMOSアンpy−ト31と、
第2の入力ッ−Y22に一方の入力端が接続され1選択
信号の入力ノード23に他方の入力端が接続されたCM
OSアンrケ゛−ト32と、上記選択信号Sの入力ノー
ド23と上記CMOSアンドゲート3ノの他方の入力端
との間に挿入接続されたCMOSインバータ33と、上
記2つのアンドゲート31.32の各出力が入力して出
力Q(=S+A+8矢B)を発生する二人カオアr−ト
34とからなる。また、第4図に示した選択回路は、第
1の入力ノード21と第2の入力ノード22との間に第
1のNチャネルトランジスタTN4.TN2が直列に接
続され、V′Nt、原端と接地端との間にPチャネルト
ランジスタTPと第3のNチャネルトランジスタテN3
とが直列に接続され、上記トランジスタT、およびTN
5の各ゲートが選択信号の入力ノード23に接続され、
上記トランジスタT、およびTN5の直列接続点が前記
トランジスタT 、T の各NI N2 ゲートに接続され、上記トランジスタTN、およびTN
2の直列接続点が出力ノード24に接続されたものであ
る。前記トランジスタT、およびTN3はインバータを
形成しており、出力ノード24に出カQ=S餐A+S簀
Bが得られる。
なお、前記第2図の選択回路においては、第2の入力ノ
ード22の入力Aと選択信号S入力とが共にハイレベル
のときに出力Qのハイレベルが弱い、つまシ完全なハイ
レベルであるv ll源電位5VKならf・5V−V〒
N(NチャネルトランジスタTNの閾値電圧)になる。
ード22の入力Aと選択信号S入力とが共にハイレベル
のときに出力Qのハイレベルが弱い、つまシ完全なハイ
レベルであるv ll源電位5VKならf・5V−V〒
N(NチャネルトランジスタTNの閾値電圧)になる。
また、第1の入力ノード2ノの入力Bと選択信号S入力
とが共にロウレベルのときに出力Qのロウレベルが弱い
、つまり完全なロウレベルである接地電位ovにならず
、Ov+VTP(PチャネルトランジスタTPO閾値電
圧)になる。このように、出力Qのハイレベルまたはロ
ウレベルが弱いことは、回路の動作マージンが少なくな
るが、後段で入力をハイレベルまたはロウレベルと感じ
ることは十分に可能であり、T、SIの製造工程におい
てイオン注入量の調整等によりバックデー)バイアス効
果を最小限に押えることによって、出力Qのレベルを実
用的な動作範囲に設定することが可能である。勿論、必
要に応じて上記選択回路の後段にインバータを挿入して
前記出力Qのレベルを補強するようにしてもよい。
とが共にロウレベルのときに出力Qのロウレベルが弱い
、つまり完全なロウレベルである接地電位ovにならず
、Ov+VTP(PチャネルトランジスタTPO閾値電
圧)になる。このように、出力Qのハイレベルまたはロ
ウレベルが弱いことは、回路の動作マージンが少なくな
るが、後段で入力をハイレベルまたはロウレベルと感じ
ることは十分に可能であり、T、SIの製造工程におい
てイオン注入量の調整等によりバックデー)バイアス効
果を最小限に押えることによって、出力Qのレベルを実
用的な動作範囲に設定することが可能である。勿論、必
要に応じて上記選択回路の後段にインバータを挿入して
前記出力Qのレベルを補強するようにしてもよい。
これに対して、前記第4図の選択回路は、第2の入力ノ
ート°22の入力Aと選択信号S入力とが共ニハイレヘ
ルのときは出力Qのハイレペルカ弱いが、第1の入力ノ
ート”21の入力Bと選択信号S入力とがロウレベルの
ときは、NチャネルトランジスタテN1が■。。電源電
位に近い選択信号百Vこよりy−ト制御されるので出力
Qのロウレベルは十分に低く(強く)なる。
ート°22の入力Aと選択信号S入力とが共ニハイレヘ
ルのときは出力Qのハイレペルカ弱いが、第1の入力ノ
ート”21の入力Bと選択信号S入力とがロウレベルの
ときは、NチャネルトランジスタテN1が■。。電源電
位に近い選択信号百Vこよりy−ト制御されるので出力
Qのロウレベルは十分に低く(強く)なる。
次に、前記第2図の選択回路を基本として各種のCMO
S論理回路を構成した応用例について第6図乃至第9図
を参照して説明するが、それぞれ対応する従来例のCM
OS論理回路について対比のために第10図乃至第13
図に示した。即ち、第6図に示すインバータは、基本の
選択回路における第1の入力ノード21をve0電源線
に接続し、第2の入力ノード22を接地ff1AK接続
し、選択信号用の入力ノード23に入力Aを与えること
によって。
S論理回路を構成した応用例について第6図乃至第9図
を参照して説明するが、それぞれ対応する従来例のCM
OS論理回路について対比のために第10図乃至第13
図に示した。即ち、第6図に示すインバータは、基本の
選択回路における第1の入力ノード21をve0電源線
に接続し、第2の入力ノード22を接地ff1AK接続
し、選択信号用の入力ノード23に入力Aを与えること
によって。
出力Q=O+A千1 +A=Aが得られる。とのイア
ハークに対応する従来のインバータは、第10図に示す
ように回路接続されたPチャネルトラン’)Xfi10
0%Nチャネルトランジスタl 01 カらなる。第7
図に示すアンド回路は、基本の選択回路における第2の
入力ノード22に入力Aを与え第1の入力ノード2ノを
接地線に接続し1選択信号用の入力ノート°23に入力
Bを与えることによって、出力Q=A蒼B+O簀B=A
斧Bが得られる。このアンド9回路に対応する従来のア
ンド回路は、第11図に示すように回路接続された多数
の米子(3個のPチャネルトランジスタ1)1゜112
.113および3個のNチャネルトランジスタIノ4.
11s、lle;)を要する。第8図に示すオア回路は
、基本の選択回路における第1の入力ノード21に入力
Aを与え、第2の入力ッ−k”22をVcc電源線に接
続し、選択信号用の入力ノード23に入力Bを与えるこ
とによって出方Q=A斧百+1蒼B=A矢B十(A+A
)矢B;A釜B+A薫B+A餐B =A薫(1十B)+
A%B=A十Bが得られる。このオア回路に対応する従
来のオア回路は、第12図に示すように回路接続された
多数の米子(3個のPチャネルトランジスタ121,1
22.123および3個のNチャネルトランジスタ12
4.125.126)を要する。第9図に示す排他的オ
ア回路は、基本の選択回路が2個組み合わされておシ、
前段の基本回路は第6図に示したように入力Aを選択信
号とすることによって出力Xを得るインバータとして形
成されており、後段の基本回路は第1の入力ノート92
1に入力Aが与えられ、第2の入力ノート922に前段
のインバータの出力Xが与えられ、選択信号用の入力ノ
ード23に入力Bが与えられておシ、出力Q=A餐B十
A矢B=A■B(■記号は排他的論理和)が得られる。
ハークに対応する従来のインバータは、第10図に示す
ように回路接続されたPチャネルトラン’)Xfi10
0%Nチャネルトランジスタl 01 カらなる。第7
図に示すアンド回路は、基本の選択回路における第2の
入力ノード22に入力Aを与え第1の入力ノード2ノを
接地線に接続し1選択信号用の入力ノート°23に入力
Bを与えることによって、出力Q=A蒼B+O簀B=A
斧Bが得られる。このアンド9回路に対応する従来のア
ンド回路は、第11図に示すように回路接続された多数
の米子(3個のPチャネルトランジスタ1)1゜112
.113および3個のNチャネルトランジスタIノ4.
11s、lle;)を要する。第8図に示すオア回路は
、基本の選択回路における第1の入力ノード21に入力
Aを与え、第2の入力ッ−k”22をVcc電源線に接
続し、選択信号用の入力ノード23に入力Bを与えるこ
とによって出方Q=A斧百+1蒼B=A矢B十(A+A
)矢B;A釜B+A薫B+A餐B =A薫(1十B)+
A%B=A十Bが得られる。このオア回路に対応する従
来のオア回路は、第12図に示すように回路接続された
多数の米子(3個のPチャネルトランジスタ121,1
22.123および3個のNチャネルトランジスタ12
4.125.126)を要する。第9図に示す排他的オ
ア回路は、基本の選択回路が2個組み合わされておシ、
前段の基本回路は第6図に示したように入力Aを選択信
号とすることによって出力Xを得るインバータとして形
成されており、後段の基本回路は第1の入力ノート92
1に入力Aが与えられ、第2の入力ノート922に前段
のインバータの出力Xが与えられ、選択信号用の入力ノ
ード23に入力Bが与えられておシ、出力Q=A餐B十
A矢B=A■B(■記号は排他的論理和)が得られる。
この排他的オア回路に対=14−
応する従来の排他的オア回路は、第13図に示J”よう
に回路接続された多数の素子(6個のPチャネルトラン
ジスタ131〜136および6個のNチャネルトランジ
スタ137〜142)を要する。
に回路接続された多数の素子(6個のPチャネルトラン
ジスタ131〜136および6個のNチャネルトランジ
スタ137〜142)を要する。
なお、前記第9図のυF他的オア回路は出力Qのレベル
が弱いので、必要に応じて後段にインバータを付加すれ
ばよい。
が弱いので、必要に応じて後段にインバータを付加すれ
ばよい。
上述したように、第2図に示したCMOS選択回路を基
本構成要素として各糧のCMOS論理回路を形成すると
、従来の設計手法による回路構成に比べてアンド回路、
オア回路、排他的オア回路は約1/3の素子数で実現で
きる。し九がって、半導体集積回路における全回路のう
ちの一部(全素子数のうちの約5%以上を占める部分)
に前記CMOS選択回路を規則的なあるいは不規則な配
置で含ませ、このCMOS選択回路を基本構成要素とし
て二極類以上の0MO8@埋回路を構成すれば、素子数
の減少、CMOS論理回路の入出力配線長の短縮、ひい
てはその配線領域の減少化を図ることが可能になる。こ
の場合、ゲートアレイLSIに本発明を適用すると、上
記素子数の減少によるコスト低減、配線領域の減少の効
果が顕著に得られるものであり、ゲートアレイチンプ上
で配線領域が占める面積の割合(従来Fi6〜8割)を
5割程度に低下させることができる。なお、前記第4図
に示したCMOS選択回路に対しても前記第6図乃至第
9図に示し友ように入力を与えることによって、インバ
ータ、ア/ド回路、オア回路、排他的オア回路を形成で
きる。
本構成要素として各糧のCMOS論理回路を形成すると
、従来の設計手法による回路構成に比べてアンド回路、
オア回路、排他的オア回路は約1/3の素子数で実現で
きる。し九がって、半導体集積回路における全回路のう
ちの一部(全素子数のうちの約5%以上を占める部分)
に前記CMOS選択回路を規則的なあるいは不規則な配
置で含ませ、このCMOS選択回路を基本構成要素とし
て二極類以上の0MO8@埋回路を構成すれば、素子数
の減少、CMOS論理回路の入出力配線長の短縮、ひい
てはその配線領域の減少化を図ることが可能になる。こ
の場合、ゲートアレイLSIに本発明を適用すると、上
記素子数の減少によるコスト低減、配線領域の減少の効
果が顕著に得られるものであり、ゲートアレイチンプ上
で配線領域が占める面積の割合(従来Fi6〜8割)を
5割程度に低下させることができる。なお、前記第4図
に示したCMOS選択回路に対しても前記第6図乃至第
9図に示し友ように入力を与えることによって、インバ
ータ、ア/ド回路、オア回路、排他的オア回路を形成で
きる。
[発明の効果]
上述したように本発明の半導体集積回路によれば、少な
くとも一部の回路としてスタティックなCMOS選択回
路を基本構成要素とする所望のCMOS論理回路を形成
するようにしたものである。したがって、このCMOS
論理回路についてはプリチャージ回路方式やダイナミッ
ク回路方式を採用することに伴なう間租が生じる余地は
なく、素子数の減少、入出力配線領域の減少等の効果が
得られる。
くとも一部の回路としてスタティックなCMOS選択回
路を基本構成要素とする所望のCMOS論理回路を形成
するようにしたものである。したがって、このCMOS
論理回路についてはプリチャージ回路方式やダイナミッ
ク回路方式を採用することに伴なう間租が生じる余地は
なく、素子数の減少、入出力配線領域の減少等の効果が
得られる。
この効果は、上記CMOS論理回路が全回路に占める割
合の少ないLSI Kあってもおる程度は得られるが、
%にゲートアレイLSI Kおっては顕著に得られる。
合の少ないLSI Kあってもおる程度は得られるが、
%にゲートアレイLSI Kおっては顕著に得られる。
第1図は本発明の一実施例に係るゲートアレイLSIに
おける基本構成要素であるCMOS選択回路のアレイを
概略的に示す図、第2図乃至第4図はそれぞれ第1図中
のCMOS選択回路の相異なる回路例を示す回路図、第
5図(&)乃至(c)はそれぞれ第1図中のCMOS選
択回路における3つの入力ノードおよび1つの出力ノー
ドの相異なる配置例を示す図、第6図乃至第9図はそれ
ぞれ対応して第2図のCMOS選択回路を基本構成要素
とするインバータ、アンド回路、オア回路、排他的オア
回路を示す回路図、第10図乃至第13図はそれぞれ第
6図乃至第9図の回路に対応する従来のCMOS論理回
路図でおる。 SL・・・CMOS選択回路、SL’・・・CMOS選
択回路領域、T ・・・PチャネルMOSトランジスタ
、TN、TN1〜TN3・・・NチャネルMO8)ラン
ジスタ、21・・・第1の入力ノード、22・・・第2
の入力ノード、23・・・第3の入力ノード、24・・
・出力ノード。 出願人代理人 弁理士 鈴 江 武 彦第1因 □躍5″ 8 4B とA 23 1 汀N1 B 4 第3図 第2図220.2゜ Vcc Tp 第5図 第6図 第7図 第8図 第9図
おける基本構成要素であるCMOS選択回路のアレイを
概略的に示す図、第2図乃至第4図はそれぞれ第1図中
のCMOS選択回路の相異なる回路例を示す回路図、第
5図(&)乃至(c)はそれぞれ第1図中のCMOS選
択回路における3つの入力ノードおよび1つの出力ノー
ドの相異なる配置例を示す図、第6図乃至第9図はそれ
ぞれ対応して第2図のCMOS選択回路を基本構成要素
とするインバータ、アンド回路、オア回路、排他的オア
回路を示す回路図、第10図乃至第13図はそれぞれ第
6図乃至第9図の回路に対応する従来のCMOS論理回
路図でおる。 SL・・・CMOS選択回路、SL’・・・CMOS選
択回路領域、T ・・・PチャネルMOSトランジスタ
、TN、TN1〜TN3・・・NチャネルMO8)ラン
ジスタ、21・・・第1の入力ノード、22・・・第2
の入力ノード、23・・・第3の入力ノード、24・・
・出力ノード。 出願人代理人 弁理士 鈴 江 武 彦第1因 □躍5″ 8 4B とA 23 1 汀N1 B 4 第3図 第2図220.2゜ Vcc Tp 第5図 第6図 第7図 第8図 第9図
Claims (10)
- (1)二入力の一方を選択信号入力の論理レベルに応じ
て選択するCMOS選択回路を基本構成要素とするCM
OS論理回路を含むことを特徴とする半導体集積回路。 - (2)前記CMOS選択回路がアレイ状に配置されると
共にCMOS選択回路相互間が配線されることによって
ゲートアレイが構成されてなることを特徴とする前記特
許請求の範囲第1項記載の半導体集積回路。 - (3)前記CMOS選択回路の素子数を全素子数の約5
%以上含むことを特徴とする前記特許請求の範囲第1項
記載の半導体集積回路。 - (4)前記CMOS選択回路は四角形の領域に形成され
、3つの入力ノードと1つの出力ノードとが上記四角形
の各辺側に分離して形成されてなることを特徴とする前
記特許請求の範囲第1項記載の半導体集積回路。 - (5)前記CMOS選択回路は、第1の入力ノードと第
2の入力ノードとの間に1個のPチャネルMOSトラン
ジスタと1個のNチャネルMOSトランジスタとが直列
に接続され、上記両トランジスタの各ゲートが選択信号
入力ノードに接続され、上記両トランジスタの直列接続
点が出力ノードに接続されてなることを特徴とする前記
特許請求の範囲第1項記載の半導体集積回路。 - (6)前記CMOS選択回路は、第1の入力ノードと第
2の入力ノードとの間に第1のNチャネルMOSトラン
ジスタと第2のNチャネルMOSトランジスタとが直列
に接続され、電源端と接地端との間に1個のPチャネル
MOSトランジスタと第3のNチャネルMOSトランジ
スタとが直列に接続され、上記1個のPチャネルトラン
ジスタと第3のNチャネルトランジスタと前記第2のN
チャネルトランジスタとの各ゲートが選択信号入力ノー
ドに接続され、前記1個のPチャネルトランジスタと第
3のNチャネルトランジスタとの直列接続点が前記第1
のNチャネルトランジスタおよび第2のNチャネルトラ
ンジスタの各ゲートに接続され、上記第1のNチャネル
トランジスタと第2のNチャネルトランジスタとの直列
接続点が出力ノードに接続されてなることを特徴とする
前記特許請求の範囲第1項記載の半導体集積回路。 - (7)前記CMOS選択回路の第1の入力ノードを電源
端に接続し、第2の入力ノードを接地端に接続し、選択
信号入力ノードに入力Aを入力することによって、出力
ノードに入力Aの反転信号@A@を出力するインバータ
を形成してなることを特徴とする前記特許請求の範囲第
5項または第6項記載の半導体集積回路。 - (8)前記CMOS選択回路の第1の入力ノードを接地
端に接続し、第2の入力ノードに第1の入力Aを入力し
、選択信号入力ノードに第2の入力Bを入力することに
よって、出力ノードに上記二入力A、Bの論理積信号A
*Bを出力するアンド回路を形成してなることを特徴と
する前記特許請求の範囲第5項または第6項記載の半導
体集積回路。 - (9)前記CMOS選択回路の第1の入力ノードに第1
の入力Aを入力し、第2の入力ノードを電源端に接続し
、選択信号入力ノードに第2の入力Bを入力することに
よって、出力ノードに上記二入力の論理和信号A+Bを
出力するオア回路を形成してなることを特徴とする前記
特許請求の範囲第5項または第6項記載の半導体集積回
路。 - (10)前記CMOS選択回路を2個用い、前段のCM
OS選択回路に対しては第1の入力ノードを電源端に接
続し、第2の入力ノードを接地端に接続し、選択信号入
力ノードに第1の入力Aを入力し、後段のCMOS選択
回路に対しては第1の入力ノードに前記第1の入力Aを
入力し、第2の入力ノードに前段のCMOS選択回路の
出力信号@A@を入力し、選択信号入力ノードに第2の
入力Bを入力することによって、出力ノードに上記二入
力A、Bの排他的論理和信号A■Bを出力する排他的オ
ア回路を形成してなることを特徴とする前記特許請求の
範囲第5項または第6項記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61231855A JPH0683063B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61231855A JPH0683063B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6386543A true JPS6386543A (ja) | 1988-04-16 |
JPH0683063B2 JPH0683063B2 (ja) | 1994-10-19 |
Family
ID=16930073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61231855A Expired - Lifetime JPH0683063B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0683063B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5834629A (ja) * | 1981-08-24 | 1983-03-01 | Toshiba Corp | 論理集積回路 |
JPS594151A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | ビルデイング・ブロツク構成をもつ半導体回路 |
-
1986
- 1986-09-30 JP JP61231855A patent/JPH0683063B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5834629A (ja) * | 1981-08-24 | 1983-03-01 | Toshiba Corp | 論理集積回路 |
JPS594151A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | ビルデイング・ブロツク構成をもつ半導体回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH0683063B2 (ja) | 1994-10-19 |
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