JPS6059820A - Ｍｏｓインバータ回路 - Google Patents
Ｍｏｓインバータ回路Info
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- JPS6059820A JPS6059820A JP59171386A JP17138684A JPS6059820A JP S6059820 A JPS6059820 A JP S6059820A JP 59171386 A JP59171386 A JP 59171386A JP 17138684 A JP17138684 A JP 17138684A JP S6059820 A JPS6059820 A JP S6059820A
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- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディプリーション型の第一の負荷：ゝ（Ｏ８
−ＦＥＴとエンハンスメント型の制御Ｉ＼（Ｏ８−ＰＥ
Ｔとを備え、第１の運転電圧およびそれより高い第２の
運転電圧を有するＭＯＳインバータ回路に関する。
−ＦＥＴとエンハンスメント型の制御Ｉ＼（Ｏ８−ＰＥ
Ｔとを備え、第１の運転電圧およびそれより高い第２の
運転電圧を有するＭＯＳインバータ回路に関する。
ＭＯＳインバータ回路は、よく知られているように、制
御ＭＯ８−ＦＥＴと負荷ＭＯ８−Ｆ’ＥＴとの直列回路
からなっている。１９８０年４月発行「Ｉ ＢＭ Ｔｅ
ｃｌｌｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎ。
御ＭＯ８−ＦＥＴと負荷ＭＯ８−Ｆ’ＥＴとの直列回路
からなっている。１９８０年４月発行「Ｉ ＢＭ Ｔｅ
ｃｌｌｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎ。
Ｖｏｗ、 ２２ 、 ＊１］、 Ｊ カラ、ｆｌｊ制御
ＭＯＳ −Ｆ ＥＴ カエンハンスメント型であり、負
荷ＭＯ８−ＦＥＴがディプリーション型であるようなイ
ンバータが知られている。この種のＮチャネル・シリコ
ン−ゲート技術のロジック回、路は一般に５ｖの運転電
圧で動作し、つまり、すべての導通させられた制御Ｍ
ＯＳ −１ｉ’ ＥＴが負荷ＭＯ８−Ｆ’ＥＴを通して
流れる電流を電圧源に負わせる。しかしながら、多ぐの
場合、より高い例えば２０Ｖの＠２の運転電圧を使用す
る必要があり・このような電圧源はしばしば非常に僅か
の電流出力を有すればよい。
ＭＯＳ −Ｆ ＥＴ カエンハンスメント型であり、負
荷ＭＯ８−ＦＥＴがディプリーション型であるようなイ
ンバータが知られている。この種のＮチャネル・シリコ
ン−ゲート技術のロジック回、路は一般に５ｖの運転電
圧で動作し、つまり、すべての導通させられた制御Ｍ
ＯＳ −１ｉ’ ＥＴが負荷ＭＯ８−Ｆ’ＥＴを通して
流れる電流を電圧源に負わせる。しかしながら、多ぐの
場合、より高い例えば２０Ｖの＠２の運転電圧を使用す
る必要があり・このような電圧源はしばしば非常に僅か
の電流出力を有すればよい。
高い運転電圧を使用する公知の適用例はＥ２ＦＲＯＭで
あり、これにおいては高い方の付加電圧は５ｖ電圧源か
ら低出力の昇圧回路によって取り出される。特に、との
種の電圧源にとって、従来のＭＯＳインバータ回路は望
１しくない高い電流角担となっていた。
あり、これにおいては高い方の付加電圧は５ｖ電圧源か
ら低出力の昇圧回路によって取り出される。特に、との
種の電圧源にとって、従来のＭＯＳインバータ回路は望
１しくない高い電流角担となっていた。
木発明が解決しようとする問題点は、上述のようなＭＯ
Ｓインパーク回路において、高いほうの運転電圧の電圧
源の電流負担を軽減することにある。
Ｓインパーク回路において、高いほうの運転電圧の電圧
源の電流負担を軽減することにある。
上述の問題点は本発明によれば、第１の負荷：ｖｒｏｓ
−ＦｇＴには、ディプリーション型の第２の負荷ＭＯ８
−ＦＥＴと第３のＭＯ８−ＦＥＴとの並列回路を直列接
続し、第３のＭＯ８−１１ｉ’ＥＴの被制御区間は第１
の運転電圧に置き、直列接続した第１および第２の負荷
ＭＯ８−ＦＥＴの被制御区間は第１の運転電圧よりも高
い第２の運転電圧に電〈ことによって解決される。
−ＦｇＴには、ディプリーション型の第２の負荷ＭＯ８
−ＦＥＴと第３のＭＯ８−ＦＥＴとの並列回路を直列接
続し、第３のＭＯ８−１１ｉ’ＥＴの被制御区間は第１
の運転電圧に置き、直列接続した第１および第２の負荷
ＭＯ８−ＦＥＴの被制御区間は第１の運転電圧よりも高
い第２の運転電圧に電〈ことによって解決される。
以下、図面を参照しながら本発明の実施例について説明
する。第１図ないし第３図は本発明にょるＭＯＳインバ
ータ回路の互いに異なる実施例を示す。
する。第１図ないし第３図は本発明にょるＭＯＳインバ
ータ回路の互いに異なる実施例を示す。
１０図におけるＭＯＳインバータはエンハンスメント型
の制御ＭＯ８−Ｆ’ＥＴとディプリーション型の第１お
よび第２の負荷ＭＯ８−ＦＥＴ２゜４とダイオードとし
て接続されたエンハンスメント型の第３のＭＯ８−Ｆｇ
Ｔ３とからなる。両負荷ＭＯ８−Ｆ−ＥＴ２．４は直列
に接続され、第１の接続点を介して制御Ｍ’Ｏ８ＦＥＴ
１の被制御区間と接続されている。第１および第２の負
荷ＭＯ８−ＦＥＴ２．４の制御入力端は同様に第１の接
続点に接続されており、この第１の接続点でインバータ
出力信号ＵＡを取り出すことができる。
の制御ＭＯ８−Ｆ’ＥＴとディプリーション型の第１お
よび第２の負荷ＭＯ８−ＦＥＴ２゜４とダイオードとし
て接続されたエンハンスメント型の第３のＭＯ８−Ｆｇ
Ｔ３とからなる。両負荷ＭＯ８−Ｆ−ＥＴ２．４は直列
に接続され、第１の接続点を介して制御Ｍ’Ｏ８ＦＥＴ
１の被制御区間と接続されている。第１および第２の負
荷ＭＯ８−ＦＥＴ２．４の制御入力端は同様に第１の接
続点に接続されており、この第１の接続点でインバータ
出力信号ＵＡを取り出すことができる。
第１の負荷ＭＯ８−ＦＥＴ２のドレインもしくは第２の
負荷ＭＯ８−ＦＥＴ４のソースにおける第２の接続点は
、第２の負荷ＭＯ８−ＦＥＴ４と並列に、ダイオードと
して接続された第３のＭＯ８−ＦＥＴ３を介して第１の
運転電圧Ｕｃｃと接続されている。両負荷トランジスタ
はより高い第２の運転電ＩＩＩＵＰＰに置かれている。
負荷ＭＯ８−ＦＥＴ４のソースにおける第２の接続点は
、第２の負荷ＭＯ８−ＦＥＴ４と並列に、ダイオードと
して接続された第３のＭＯ８−ＦＥＴ３を介して第１の
運転電圧Ｕｃｃと接続されている。両負荷トランジスタ
はより高い第２の運転電ＩＩＩＵＰＰに置かれている。
この第２の運転電圧ＵＰＰは例えば２０Ｖの範囲にある
のに対して、第１の運転電圧Ｕ ｃ ｃは５ｖである。
のに対して、第１の運転電圧Ｕ ｃ ｃは５ｖである。
制御ＭＯ８−ＦＥＴＩが導通すると、負荷トランジスタ
２，４の分圧によって第１および第２の茎続慧における
電圧は第２の運転電圧ＵＰＰに比べて低ドする。第２０
嬢続点における電圧が第３のＭＯＳ−ＦＥＴ３の導入電
圧を下回ると・第３のＭＯＳ−ＦＥＴ３が導通し、この
際第１の負荷へ（Ｏ８−ＦＥＴ２および制御ＭＯ８−Ｆ
ＥＴＩを介して７Ａ１の運転電圧Ｕｃｃの電圧源から電
流が流れる。第２の負荷ＭＯ８−ＦＢＴ４の導入電圧の
大きさが、第３のＭＯＳ−ＦＥＴ３、第１の負荷ＭＯ８
−ＦＥＴ２および制御ＭＯ８−ＦＥＴｔによる分圧によ
って与えられている第２の接続点における電圧よりも小
さいならば、第２の負荷ＭＯ８−ＦＥＴ４は電流を全く
導がない。したがって、第２の運転電圧の電圧源は定常
電流を出力する必要がない。この条件は、第３のＭＯＳ
−ＦＥＴ３が第１の負荷ＭＯ８−ＦＥＴ２よりもｐ〈導
電するよう設計され、第３のＭＯＳ −ＦＥＴａの導入
電圧が低く、第２の負荷ＭＯ８−ＦＥＴ４の導入電圧が
高い場合に最適に満たされる。
２，４の分圧によって第１および第２の茎続慧における
電圧は第２の運転電圧ＵＰＰに比べて低ドする。第２０
嬢続点における電圧が第３のＭＯＳ−ＦＥＴ３の導入電
圧を下回ると・第３のＭＯＳ−ＦＥＴ３が導通し、この
際第１の負荷へ（Ｏ８−ＦＥＴ２および制御ＭＯ８−Ｆ
ＥＴＩを介して７Ａ１の運転電圧Ｕｃｃの電圧源から電
流が流れる。第２の負荷ＭＯ８−ＦＢＴ４の導入電圧の
大きさが、第３のＭＯＳ−ＦＥＴ３、第１の負荷ＭＯ８
−ＦＥＴ２および制御ＭＯ８−ＦＥＴｔによる分圧によ
って与えられている第２の接続点における電圧よりも小
さいならば、第２の負荷ＭＯ８−ＦＥＴ４は電流を全く
導がない。したがって、第２の運転電圧の電圧源は定常
電流を出力する必要がない。この条件は、第３のＭＯＳ
−ＦＥＴ３が第１の負荷ＭＯ８−ＦＥＴ２よりもｐ〈導
電するよう設計され、第３のＭＯＳ −ＦＥＴａの導入
電圧が低く、第２の負荷ＭＯ８−ＦＥＴ４の導入電圧が
高い場合に最適に満たされる。
第１の接続点における出力電圧ＵＡは、入力端子ＵＥに
依存して、Ｏ■にあるか、捷だは第２の渾転匝圧Ｕ ）
）、ｐにあるかのいずれかである。出力電圧ＵＡが第１
の運転電圧Ｕｃｃよりも大きいときには、第３のＭＯＳ
−ＦＥＴは阻止さノ１．ていて、第２の運転電圧ＵＰＰ
の電圧源に負担をかけなｒ０第２図は第１図のインバー
タ回路の変形を示す。
依存して、Ｏ■にあるか、捷だは第２の渾転匝圧Ｕ ）
）、ｐにあるかのいずれかである。出力電圧ＵＡが第１
の運転電圧Ｕｃｃよりも大きいときには、第３のＭＯＳ
−ＦＥＴは阻止さノ１．ていて、第２の運転電圧ＵＰＰ
の電圧源に負担をかけなｒ０第２図は第１図のインバー
タ回路の変形を示す。
これは、特に第２の運転電圧ＵＰＰがゲート電しモをＯ
■に保プこれるＭＯＳ−、ＦＥＴの技術的に制約される
ゲート保護されたブレークダウン電ＩＥＵＩ、ｎ（Ｇ）
以北にあるような高い運転電圧に適している。
■に保プこれるＭＯＳ−、ＦＥＴの技術的に制約される
ゲート保護されたブレークダウン電ＩＥＵＩ、ｎ（Ｇ）
以北にあるような高い運転電圧に適している。
第２の負荷トランジスタ４のドレインにおける可能なＵ
ｐ、（Ｇ）ブレークダウンはディプリーション型の第５
のＭＯＳ−ＦＥＴ５によってｉ目止される。
ｐ、（Ｇ）ブレークダウンはディプリーション型の第５
のＭＯＳ−ＦＥＴ５によってｉ目止される。
この第５のＭＯＳ−ＦＥＴ、５の被制御区間は第２の運
転電圧ＵＰＰ を第１および第２の負荷ＭＯ８−ＦＥＴ
２．４の直列回路に接続する。第５のＭＯＳ−ＦＥＴ５
の制御入力端は第２の接続点に接続されている。第５の
ＭＯＳ−ＦＥＴ５の制御ゲートは既述の分圧に応じて運
転電圧Ｕｃｃよりも僅かに小さい電圧を有する。したが
って、第５のＭＯＳ−ＦＢ Ｔ ５のゲート給電される
ブレークダウン電圧もこの大きさだけ第１図における第
２の負荷ＭＯ８−ＦＥＴ４の対応せるブレークダウン電
圧よりも高い。
転電圧ＵＰＰ を第１および第２の負荷ＭＯ８−ＦＥＴ
２．４の直列回路に接続する。第５のＭＯＳ−ＦＥＴ５
の制御入力端は第２の接続点に接続されている。第５の
ＭＯＳ−ＦＥＴ５の制御ゲートは既述の分圧に応じて運
転電圧Ｕｃｃよりも僅かに小さい電圧を有する。したが
って、第５のＭＯＳ−ＦＢ Ｔ ５のゲート給電される
ブレークダウン電圧もこの大きさだけ第１図における第
２の負荷ＭＯ８−ＦＥＴ４の対応せるブレークダウン電
圧よりも高い。
制御ＭＯ８−ＦＥＴＩのドレインにおけるＵ、ｎ（Ｇ）
ブレークダウンは前置の直列接続されている第６のＭＯ
Ｓ−ＦＥＴ６によって阻１トさ几る。この第６のＭ Ｏ
Ｓ −Ｐ ＥＴ ６の制御入力端は第１の運転電圧Ｕｃ
ｃに固定されている。この大きさだけ第６のＭＯＳ−Ｆ
″ＥＴ６のブレークダウン電圧もガ′Ｓ１図Ｃ二よる制
御ＭＯ８−ＦＢＴｊのブレークダウン電圧に比べて引き
上げられている。制御ＭＯ８−ＦＥＴＩの導通状態にお
いて、第５のＭＯＳ、−ＦＥＴｓの制御入力端は第２の
戻続改と共に数ボルトの電圧を印加される。はぼこの電
圧値だけ、第１図の回路に比べて、第５のトランジスタ
のブレークダウン電圧Ｕ、。（Ｇ）が５Ｓ２の負荷トラ
ンジスタ４のブレークダウン電圧に対し１引＠ｔげられ
ている。
ブレークダウンは前置の直列接続されている第６のＭＯ
Ｓ−ＦＥＴ６によって阻１トさ几る。この第６のＭ Ｏ
Ｓ −Ｐ ＥＴ ６の制御入力端は第１の運転電圧Ｕｃ
ｃに固定されている。この大きさだけ第６のＭＯＳ−Ｆ
″ＥＴ６のブレークダウン電圧もガ′Ｓ１図Ｃ二よる制
御ＭＯ８−ＦＢＴｊのブレークダウン電圧に比べて引き
上げられている。制御ＭＯ８−ＦＥＴＩの導通状態にお
いて、第５のＭＯＳ、−ＦＥＴｓの制御入力端は第２の
戻続改と共に数ボルトの電圧を印加される。はぼこの電
圧値だけ、第１図の回路に比べて、第５のトランジスタ
のブレークダウン電圧Ｕ、。（Ｇ）が５Ｓ２の負荷トラ
ンジスタ４のブレークダウン電圧に対し１引＠ｔげられ
ている。
第３図の実施例では纂３のＭＯＳ−ＦＥＴ３′がエンハ
ンスメント型である。この第３のＭＯＳ−Ｆ Ｅ Ｔ
３’の制御入力端はインパーク７を介して制御ＭＯ８−
ＦＥＴＩの制御入力端と接続されている。この回路装置
は、第３のＭＯＳ−ＦＥＴ３Ｉを通して電流が流れると
き、第３のトランジスタ３′における導入電圧の損失な
しに、第２の接；読点における電圧の大きさが第１の運
転電圧Ｕｃｃの近くにあるという利点を有する。第１の
接続へにおける電圧が上昇するならば、第３のＭＯＳ−
ＦＥＴ３は低いほうの運転電圧Ｕｃｃで運転されるイン
バータ７を介して阻止さノ１．る。したがって、第２の
負荷トランジスタ４の導入電圧は、そのトクンジスタ４
に電流が通されることなしに、上述の例よりも高いとこ
ろにある。
ンスメント型である。この第３のＭＯＳ−Ｆ Ｅ Ｔ
３’の制御入力端はインパーク７を介して制御ＭＯ８−
ＦＥＴＩの制御入力端と接続されている。この回路装置
は、第３のＭＯＳ−ＦＥＴ３Ｉを通して電流が流れると
き、第３のトランジスタ３′における導入電圧の損失な
しに、第２の接；読点における電圧の大きさが第１の運
転電圧Ｕｃｃの近くにあるという利点を有する。第１の
接続へにおける電圧が上昇するならば、第３のＭＯＳ−
ＦＥＴ３は低いほうの運転電圧Ｕｃｃで運転されるイン
バータ７を介して阻止さノ１．る。したがって、第２の
負荷トランジスタ４の導入電圧は、そのトクンジスタ４
に電流が通されることなしに、上述の例よりも高いとこ
ろにある。
本発明によれば、制御ＭＯ８−ＦＢＴ１が導通させられ
たとき、第２の負荷ＭＯ８−ＦＥＴ４の導入電圧が第３
のＭＯＳ−ＦＥＴの導入電圧よシも下回ると、第３のＭ
ＯＳ−ＦＥＴが導通して第１の運転電圧Ｕｃｃの電圧源
から電流が流れるので、第２の負荷ＭＯ８−ＦＥＴ４は
第２の運転電圧ＵＰＰの電圧源から定常的には電流を取
シ出さず、したがって第２の運転電圧ＵＰＰの電圧源の
電流負担を軽減することができる。
たとき、第２の負荷ＭＯ８−ＦＥＴ４の導入電圧が第３
のＭＯＳ−ＦＥＴの導入電圧よシも下回ると、第３のＭ
ＯＳ−ＦＥＴが導通して第１の運転電圧Ｕｃｃの電圧源
から電流が流れるので、第２の負荷ＭＯ８−ＦＥＴ４は
第２の運転電圧ＵＰＰの電圧源から定常的には電流を取
シ出さず、したがって第２の運転電圧ＵＰＰの電圧源の
電流負担を軽減することができる。
第１図ないし第３図は本発明によるＭＯＳインバータ回
路の互いに異なる実施例を示す接続図である。 ■・・制御ＭＯ８−ＦＥＴ、２・・・第１の負荷１’、
ｌｌ０８＝ＦＥＴ、 ３・・第３のＭ、０８−Ｆ’ＥＴ
、４・・・第２の負荷ＭＯ８−ＰＥＴ、ｓ・・・第５の
ＭＯＳ−ＦＩＤＴｌ ６１．第６のＭＯＳ−Ｆ’ＥＴ、
７・・インバータ、 ＵＥ・入力電圧、 ＵＡ・・出力
電圧、 ＵＣＣ”第１の運転電圧、 ＵＰＰ・・第２の
運転電圧。 ＩＧ Ｉ ＩＧ ’ｐｐ ＩＧ ２
路の互いに異なる実施例を示す接続図である。 ■・・制御ＭＯ８−ＦＥＴ、２・・・第１の負荷１’、
ｌｌ０８＝ＦＥＴ、 ３・・第３のＭ、０８−Ｆ’ＥＴ
、４・・・第２の負荷ＭＯ８−ＰＥＴ、ｓ・・・第５の
ＭＯＳ−ＦＩＤＴｌ ６１．第６のＭＯＳ−Ｆ’ＥＴ、
７・・インバータ、 ＵＥ・入力電圧、 ＵＡ・・出力
電圧、 ＵＣＣ”第１の運転電圧、 ＵＰＰ・・第２の
運転電圧。 ＩＧ Ｉ ＩＧ ’ｐｐ ＩＧ ２
Claims (1)
- 【特許請求の範囲】 １）ディプリーション型の第１の負荷ＭＯ８−ＦＥＴと
エンハンスメン） Ｗノ制御Ｍ ＯＳ −ＦＥＴとを備
え、第１の運転電圧とそれより高い第２の運転電圧とを
有するＭＯＳインパーク回路において、第１の負荷ＭＯ
８−ＦＥＴには、ディプリーション型の第２の負荷ＭＯ
８−ＦＥＴと第３のＭＯＳ−ＦＥＴとの並列回路を直列
接続し、第３のＭＯＳ−ＦＥＴの被制御区間は第１の運
転電圧に置き、直列接続した第１および第２の負荷ＭＯ
８−ＦＥＴの被制御区間は第１の運転電圧よりも高い第
２の運転電圧に置いたことを特徴とするＭＯＳ（−ンバ
ータ回路。 ２）第３のＭＯＳ−ＦＥＴはエンハンスメント型であり
、ダイオードとして接続されていることを特徴とする特
許請求の範囲第１項記載のＭＯＳインバータ回路。 ３）第１および第２の負荷ＭＯ８−ＦＥＴにはディプリ
ーション型の第５のＭＯＳ−ＦＥＴが直列接続されてお
り、この第５のＭＯＳ−ＦＥＴの制御入力端は第１．第
２および第３のＭＯＳ−ＦＥＴの共通接続点（第２の接
続点）に接続されていることを特徴とする特許請求の範
囲第２項記載のＭＯＳインバータ回路。 ４）第３のＭＯ’５−ＦＥＴはディプリーション型であ
り、その制御入力端はインバータを介して制御ＭＯ８−
ＦＥＴの制御入力端と接続されていることを特徴とする
特許請求の範囲第１項記載のＭＯＳインバータ回路。 ５）制御ＭＯ８−ＦＥＴ、第１の負荷ＭＯ８−ＦＥＴお
よび第３のＭＯＳ−ＦＥＴからなる分圧器は、第２の負
荷ＭＯ８−ＦＥＴの導入電圧の大きさが第２の接続点に
おける電圧よシも小さくなるよ１うに形成されているこ
とを特徴とする特許請求の範囲第１項ないし第４項のい
ずれかに記載のＭ ＯＳインバータ回路。 ６）４Ｓ３ｔ７）ＭＯ，’３−ＦＥＴは第１のＭＯ８−
Ｆ’ＥＴよりも良好に導電するように形成されているこ
とを特徴とする特許請求の範囲第１項ないし第５項のい
ずれかに記載のＭＯＳインバータ回路。 ７）第３のＭ ＯＳ −Ｆ Ｅ Ｔは低い導入電圧を有
するように形成されていることを特徴とする特許請求の
範囲第２項ないし第６項のいずれかに記載のＭＯＳイン
バータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3329874.2 | 1983-08-18 | ||
| DE19833329874 DE3329874A1 (de) | 1983-08-18 | 1983-08-18 | Mos-inverterschaltung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059820A true JPS6059820A (ja) | 1985-04-06 |
Family
ID=6206883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171386A Pending JPS6059820A (ja) | 1983-08-18 | 1984-08-17 | Ｍｏｓインバータ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4767950A (ja) |
| EP (1) | EP0135075B1 (ja) |
| JP (1) | JPS6059820A (ja) |
| AT (1) | ATE37760T1 (ja) |
| DE (2) | DE3329874A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3884975T2 (de) * | 1987-01-28 | 1994-02-10 | Nec Corp | Halbleiterspeicheranordnung mit verbessertem Spalten-Auswahlschema. |
| KR910007403B1 (ko) * | 1987-07-29 | 1991-09-25 | 가부시키가이샤 도시바 | 반도체 집적회로 |
| US4937477A (en) * | 1988-01-19 | 1990-06-26 | Supertex, Inc. | Integrated mos high-voltage level-translation circuit, structure and method |
| US4820941A (en) * | 1988-02-01 | 1989-04-11 | Texas Instruments Incorporated | Decoder driver circuit for programming high-capacitance lines |
| NL8800236A (nl) * | 1988-02-01 | 1989-09-01 | Philips Nv | Logische schakeling met geschakelde "anti-stress"-transistor. |
| JPH02159818A (ja) * | 1988-12-13 | 1990-06-20 | Toshiba Corp | 半導体集積回路 |
| US4954730A (en) * | 1989-04-21 | 1990-09-04 | The Board Of Trustees Of The Leland Stanford Junior University | Complementary FET circuit having merged enhancement/depletion FET output |
| US4963766A (en) * | 1989-06-28 | 1990-10-16 | Digital Equipment Corporation | Low-voltage CMOS output buffer |
| US5644265A (en) * | 1995-05-01 | 1997-07-01 | International Business Machines Corporation | Off-chip driver for mixed voltage applications |
| WO2016113468A1 (en) * | 2015-01-14 | 2016-07-21 | Aurola Artto Mikael | A semiconductor logic element and a logic circuitry |
| FI20150334A (fi) | 2015-01-14 | 2016-07-15 | Artto Mikael Aurola | Paranneltu puolijohdekokoonpano |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS525254A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | High voltage resistance mis switching circuit |
| US4101788A (en) * | 1977-03-18 | 1978-07-18 | Xerox Corporation | Mos buffer circuit |
| JPS56111180A (en) * | 1980-02-06 | 1981-09-02 | Toshiba Corp | Semiconductor device |
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| IT1210961B (it) * | 1982-12-17 | 1989-09-29 | Ates Componenti Elettron | Interfaccia d'uscita per circuito logico a tre stati in circuito integrato a transistori "mos". |
| US4565932A (en) * | 1983-12-29 | 1986-01-21 | Motorola, Inc. | High voltage circuit for use in programming memory circuits (EEPROMs) |
-
1983
- 1983-08-18 DE DE19833329874 patent/DE3329874A1/de not_active Withdrawn
-
1984
- 1984-07-27 DE DE8484108931T patent/DE3474491D1/de not_active Expired
- 1984-07-27 EP EP84108931A patent/EP0135075B1/de not_active Expired
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-
1986
- 1986-07-07 US US06/883,003 patent/US4767950A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| EP0135075A1 (de) | 1985-03-27 |
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