JPS62125434A - 同期式演算回路 - Google Patents
同期式演算回路Info
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- JPS62125434A JPS62125434A JP60265515A JP26551585A JPS62125434A JP S62125434 A JPS62125434 A JP S62125434A JP 60265515 A JP60265515 A JP 60265515A JP 26551585 A JP26551585 A JP 26551585A JP S62125434 A JPS62125434 A JP S62125434A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は２進数の全加算を行なう同期式演算回路に係
り、特に使用素子数の削減を図るようにした改良に関す
る。
り、特に使用素子数の削減を図るようにした改良に関す
る。
［発明の技術的背景とその問題点コ
被演目入力信号Ａ及びＢと下位からの桁上げ信号Ｃ１ｎ
に応じて演算出力信号Ｓ並びに上位桁に対する桁上げ信
号Ｃｏｕｔを出力する演算回路は２進数の全加算回路と
してよく知られている。
に応じて演算出力信号Ｓ並びに上位桁に対する桁上げ信
号Ｃｏｕｔを出力する演算回路は２進数の全加算回路と
してよく知られている。
第９図は従来の全加算回路の回路図である。この回路に
はそれぞれノアゲート７１、アンドゲート７２及びノア
ゲート７３からなる一方及び他方の排他的論理和回路７
４．７５が設けられ、一方の排他的論理和口￥８７４に
は被演目入力信号Ａ及びＢが、他方の排他的論理和回路
７５には上記一方の排他的論理和回路７４の出力及び下
位からの桁上げ信号Ｃｉｎが供給され、この他方の排他
的論理和回路７５からの信号が演算出力信号Ｓとして出
力される。
はそれぞれノアゲート７１、アンドゲート７２及びノア
ゲート７３からなる一方及び他方の排他的論理和回路７
４．７５が設けられ、一方の排他的論理和口￥８７４に
は被演目入力信号Ａ及びＢが、他方の排他的論理和回路
７５には上記一方の排他的論理和回路７４の出力及び下
位からの桁上げ信号Ｃｉｎが供給され、この他方の排他
的論理和回路７５からの信号が演算出力信号Ｓとして出
力される。
また２個のアンドゲート７６と７７、ノアゲート７８及
び２個のインバータ７９及び８０とからなる回路は、上
記被演目入力信号Ａ及びＢと下位からの桁上げ信号Ｃｉ
ｎに応じて上位桁に対する桁上げ信号Ｃｏｕｔを出力す
る桁上げ回路部分である。
び２個のインバータ７９及び８０とからなる回路は、上
記被演目入力信号Ａ及びＢと下位からの桁上げ信号Ｃｉ
ｎに応じて上位桁に対する桁上げ信号Ｃｏｕｔを出力す
る桁上げ回路部分である。
第１０図は上記とは異なる従来の全加算回路の回路図で
ある。この回路は桁上げの回路部分にいわゆるマンチェ
スター型の桁上げ回路を用いたものである。すなわち、
高電位Ｖｏｏと桁上げ信号（：ｏｕｔとの間及び桁上げ
信号Ｃ０ｕｔと下位の桁上げ信号Ｃｉｎとの間にＮチャ
ネルＭＯＳトランジスタ８１．８２それぞれを挿入し、
桁上げの有無に応じてこの両トランジスタ８１．８２を
スイッチ制御するようにしたものである。
ある。この回路は桁上げの回路部分にいわゆるマンチェ
スター型の桁上げ回路を用いたものである。すなわち、
高電位Ｖｏｏと桁上げ信号（：ｏｕｔとの間及び桁上げ
信号Ｃ０ｕｔと下位の桁上げ信号Ｃｉｎとの間にＮチャ
ネルＭＯＳトランジスタ８１．８２それぞれを挿入し、
桁上げの有無に応じてこの両トランジスタ８１．８２を
スイッチ制御するようにしたものである。
上記のような従来回路において、被演目入力信号Ａ、Ｂ
及び桁上げ信号Ｃｉｎと、演算出力信号Ｓ及び桁上げ信
号Ｃ０ｕｔとの間には次のような関係が成立している。
及び桁上げ信号Ｃｉｎと、演算出力信号Ｓ及び桁上げ信
号Ｃ０ｕｔとの間には次のような関係が成立している。
５−Ａ−Ｂ−Ｃｉｎ＋Ａ−Ｂ−Ｃｉｎ＋Ａ−Ｂ−Ｃｉｎ
＋Ａ −Ｂ −Ｃ１ｎ一端 ＣｏｕＣ＝、Ａ、−３＋Ａ−Ｂ−Ｃｉｎ＋Ａ−３−Ｃｉ
ｎ・・・ ２ また、この１式及び２式の論理関係をまとめた真理状態
を第１１図に示す。
＋Ａ −Ｂ −Ｃ１ｎ一端 ＣｏｕＣ＝、Ａ、−３＋Ａ−Ｂ−Ｃｉｎ＋Ａ−３−Ｃｉ
ｎ・・・ ２ また、この１式及び２式の論理関係をまとめた真理状態
を第１１図に示す。
ところで、最近ではＭＯ８型集積回路（以下、ＭＯＳ−
ＩＣと称する）の高集積化が進むなかで。
ＩＣと称する）の高集積化が進むなかで。
ＭＯＳ−Ｉ Ｃの回路設計上で要求される事項としては
次のようなものがある。その一つとしてまず、ある論理
機能を持つシステムをいかに少ない数の素子（例えばト
ランジスタ）で実現するかという点である。二つ目とし
て、いかに高速化と低消費電力化を実現するかという点
である。このうち、後者の高速化と低消費電力化は、回
路の０ＭＯ８化、ダイナミック動作化などにより比較的
改善されている。
次のようなものがある。その一つとしてまず、ある論理
機能を持つシステムをいかに少ない数の素子（例えばト
ランジスタ）で実現するかという点である。二つ目とし
て、いかに高速化と低消費電力化を実現するかという点
である。このうち、後者の高速化と低消費電力化は、回
路の０ＭＯ８化、ダイナミック動作化などにより比較的
改善されている。
しかしながら、前者の素子数の削減化に対する明確な改
善策は今のところ見つかっていないのが実情である。す
なわち、第９図及び第１０図の従来回路を０ＭＯ３化し
た場合、第９図の回路ではＰチャネルＭｏＳトランジス
タが１６個、ＮチャネルＭｏＳトランジスタが１６個必
要になり、素子数は全部で３２個になる。また、第１０
図の回路ではＰチャネルＭＯＳトランジスタが１４個、
ＮチャネルＭＯＳトランジスタが１６個必要になり、素
子数は全部で３０個になる。
善策は今のところ見つかっていないのが実情である。す
なわち、第９図及び第１０図の従来回路を０ＭＯ３化し
た場合、第９図の回路ではＰチャネルＭｏＳトランジス
タが１６個、ＮチャネルＭｏＳトランジスタが１６個必
要になり、素子数は全部で３２個になる。また、第１０
図の回路ではＰチャネルＭＯＳトランジスタが１４個、
ＮチャネルＭＯＳトランジスタが１６個必要になり、素
子数は全部で３０個になる。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、従来よりも素子数を削減することが
できる同期式演算回路を提供することにある。
あり、その目的は、従来よりも素子数を削減することが
できる同期式演算回路を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、回路動作
がクロック信号に同期して変化するダイナミック同期回
路方式を採用し、全加算回路を構成する際に使用される
排他的論理和回路を次のように構成している。まず、第
１極性の第１トランジスタの一端を高１に泣に接続、そ
のゲートには同期信号を供給し、第１ｔｉ性の第２及び
第３トランジスタそれぞれの一端を上記第１トランジス
タの他端に接続し、それぞれのゲートには第１及び第２
の各信号を供給し、第２極性の第４トランジスタの一端
を上記第２トランジスタの他端に接続し、そのゲートに
は上記第２の信号を供給し、第２極性の第５トランジス
タの一端を上記第３トランジスタの他端に接続し、かつ
その他端を上記第４トランジスタの他端に接続し、その
ゲートには上記第１の信号を供給し、第２極性の第６ト
ランジスタの一端を低電位に、他端を上記第４及び第５
のトランジスタの他端共通点にそれぞれ接続し、そのゲ
ートに上記同期信号を供給し、上記第１のトランジスタ
の他端もしくは上記第６のトランジスタの他端から出力
信号を得るようにしている。
がクロック信号に同期して変化するダイナミック同期回
路方式を採用し、全加算回路を構成する際に使用される
排他的論理和回路を次のように構成している。まず、第
１極性の第１トランジスタの一端を高１に泣に接続、そ
のゲートには同期信号を供給し、第１ｔｉ性の第２及び
第３トランジスタそれぞれの一端を上記第１トランジス
タの他端に接続し、それぞれのゲートには第１及び第２
の各信号を供給し、第２極性の第４トランジスタの一端
を上記第２トランジスタの他端に接続し、そのゲートに
は上記第２の信号を供給し、第２極性の第５トランジス
タの一端を上記第３トランジスタの他端に接続し、かつ
その他端を上記第４トランジスタの他端に接続し、その
ゲートには上記第１の信号を供給し、第２極性の第６ト
ランジスタの一端を低電位に、他端を上記第４及び第５
のトランジスタの他端共通点にそれぞれ接続し、そのゲ
ートに上記同期信号を供給し、上記第１のトランジスタ
の他端もしくは上記第６のトランジスタの他端から出力
信号を得るようにしている。
このようなダイナミック同期回路を採用することにより
、負荷側の第１極性のトランジスタの数を削減し、これ
より回路全体の素子数の削減化を達成している。
、負荷側の第１極性のトランジスタの数を削減し、これ
より回路全体の素子数の削減化を達成している。
［発明の実施例］
以下、図面を参照してこの発明の詳細な説明する。第１
図はこの発明に係る同期式演算回路で使用される排他的
論理和回路の回路図である。高電位ＶＤＤにはＰチャネ
ルのＭＯＳ トランジスタ１１の一端が接続されている
。このトランジスタ１１のゲートには同期信号としての
クロック信号アが供給される。上記トランジスタ１１の
他端にはＰチャネルのＭＯＳ ）−ランジスタ１２の一
端が接続されている。このトランジスタ１２のゲートに
は一方の入力信号へが供給される。さらに上記トランジ
スタ１１の他端にはもう１１１１のＰチャネルのＭＯＳ
トランジスタ１３の一端が接続されている。このトラン
ジスタ１３のゲートには他方の入力信号Ｂが供給される
。上記トランジスタ１２の他端にはＮチャネルのＭＯＳ
トランジスタ１４の一端が接続されている。このトラン
ジスタ１４のゲートには他方の入力信号Ｂが供給される
。上記トランジスタ１３の他端にはＮチャネルのＭＯＳ
トランジスタ１５の一端が接続されている。このトラン
ジスタ１５のゲートには一方の入力信号Ａが供給される
。上記Ｎチャネルの両トランジスタ１４及び１５の他端
は出力端子１６に共通接続されている。そしてこの出力
端子１６と低電位Ｖｓｓとの間にはＮチャネルのＭＯＳ
トランジスタ１７が挿入されている。このトランジスタ
１７のゲートには上記クロック信号１が供給される。
図はこの発明に係る同期式演算回路で使用される排他的
論理和回路の回路図である。高電位ＶＤＤにはＰチャネ
ルのＭＯＳ トランジスタ１１の一端が接続されている
。このトランジスタ１１のゲートには同期信号としての
クロック信号アが供給される。上記トランジスタ１１の
他端にはＰチャネルのＭＯＳ ）−ランジスタ１２の一
端が接続されている。このトランジスタ１２のゲートに
は一方の入力信号へが供給される。さらに上記トランジ
スタ１１の他端にはもう１１１１のＰチャネルのＭＯＳ
トランジスタ１３の一端が接続されている。このトラン
ジスタ１３のゲートには他方の入力信号Ｂが供給される
。上記トランジスタ１２の他端にはＮチャネルのＭＯＳ
トランジスタ１４の一端が接続されている。このトラン
ジスタ１４のゲートには他方の入力信号Ｂが供給される
。上記トランジスタ１３の他端にはＮチャネルのＭＯＳ
トランジスタ１５の一端が接続されている。このトラン
ジスタ１５のゲートには一方の入力信号Ａが供給される
。上記Ｎチャネルの両トランジスタ１４及び１５の他端
は出力端子１６に共通接続されている。そしてこの出力
端子１６と低電位Ｖｓｓとの間にはＮチャネルのＭＯＳ
トランジスタ１７が挿入されている。このトランジスタ
１７のゲートには上記クロック信号１が供給される。
このような排他的論理和回路はクロック信号７の極性の
変化により、動作状態とプリチャージ状態とを交互に繰
返す。すなわちまず、クロック信号アが゛１″レベルの
とき、この回路はプリチャージ状態になり、トランジス
タ１７がオンして出力信号ｏｕｔが゛○″レベルとなる
。タロツク信号７が′″Ｏ゛Ｏ゛ルベル、この回路は動
作状態になり、トランジスタ１１がオンする。このとき
の入力信号Ａ、Ｂのレベルに応じてトランジスタ１２な
いし１５がオンもしくはオフになり、出力信号ｏｕｔの
レベルが決定される。ここで、入力信号Ａ、Ｂが共に“
１″レベルもしくは゛０パレベルのとき、トランジスタ
１１と出力端子１６との間に直列に挿入されているそれ
ぞれ２個のトランジスタ１２と１４及び１３と１５のそ
れぞれ一方がオフとなるため、出力信号ｏｕｔは゛Ｏ″
レベルとなる。これとは反対に入力信号Ａ、Ｂの一方が
゛１″レベル、他方が″゛０′０′ルベル、直列に挿入
されているそれぞれ２個のトランジスタ１２と１４もし
くは１３と１５が共にオンとなるため、出力信号ｏｕｔ
は″゛１′°１′°レベルこのようにこの回路では、出
力信号ｏｕｔが入力信号Ａ、Ｂの排他的論理和信号にな
っている。なお、上記したトランジスタは全てエンハン
スメン１〜型のものが使用されている。
変化により、動作状態とプリチャージ状態とを交互に繰
返す。すなわちまず、クロック信号アが゛１″レベルの
とき、この回路はプリチャージ状態になり、トランジス
タ１７がオンして出力信号ｏｕｔが゛○″レベルとなる
。タロツク信号７が′″Ｏ゛Ｏ゛ルベル、この回路は動
作状態になり、トランジスタ１１がオンする。このとき
の入力信号Ａ、Ｂのレベルに応じてトランジスタ１２な
いし１５がオンもしくはオフになり、出力信号ｏｕｔの
レベルが決定される。ここで、入力信号Ａ、Ｂが共に“
１″レベルもしくは゛０パレベルのとき、トランジスタ
１１と出力端子１６との間に直列に挿入されているそれ
ぞれ２個のトランジスタ１２と１４及び１３と１５のそ
れぞれ一方がオフとなるため、出力信号ｏｕｔは゛Ｏ″
レベルとなる。これとは反対に入力信号Ａ、Ｂの一方が
゛１″レベル、他方が″゛０′０′ルベル、直列に挿入
されているそれぞれ２個のトランジスタ１２と１４もし
くは１３と１５が共にオンとなるため、出力信号ｏｕｔ
は″゛１′°１′°レベルこのようにこの回路では、出
力信号ｏｕｔが入力信号Ａ、Ｂの排他的論理和信号にな
っている。なお、上記したトランジスタは全てエンハン
スメン１〜型のものが使用されている。
第２図は上記第１図のような排他的論理和回路を使用し
て全加算回路を構成した場合の回路図である。図におい
て２０は第１図と同様に構成された排他的論理和回路で
あり、前記入力信号Δ、Ｂとして被演目入力信号Ａ、Ｂ
が供給される。３０も第１図と同様に構成された排他的
論理和回路であり、前記入力信号Ａとして下位桁からの
桁上げ信号Ｃｉｎが、前記入力信号Ｂとして上記排他的
論理和回路２０からの出力信号がそれぞれ供給される。
て全加算回路を構成した場合の回路図である。図におい
て２０は第１図と同様に構成された排他的論理和回路で
あり、前記入力信号Δ、Ｂとして被演目入力信号Ａ、Ｂ
が供給される。３０も第１図と同様に構成された排他的
論理和回路であり、前記入力信号Ａとして下位桁からの
桁上げ信号Ｃｉｎが、前記入力信号Ｂとして上記排他的
論理和回路２０からの出力信号がそれぞれ供給される。
４０はダイナミック同期型のナンドゲート回路である。
このナンドゲート回路４０において、高電位ｖＤＤには
ＰチャネルのＭＯＳトランジスタ４１の一端が接続され
ている。このトランジスタ４１のゲートには同期信号と
して上記アとは逆相のクロック信号φが供給される。上
記トランジスタ４１の他端は出力端子４２にされ、この
出力端子４２にはＮチャネルのＭＯ８Ｉ−ランジスタ４
３の一端が接続されている。このトランジスタ４３のゲ
ートには一方の被演算入力信＠Ａが供給される。このト
ランジスタ４３の他端にはもう１個のＮチャネルのＭＯ
Ｓ ｌ〜ランジスタ４４の一端が接続されている。この
トランジスタ４４のゲートには他方の被演目入力信号Ｂ
が供給される。このトランジスタ４４の他端は低電位Ｖ
ｓｓに接続されている。
ＰチャネルのＭＯＳトランジスタ４１の一端が接続され
ている。このトランジスタ４１のゲートには同期信号と
して上記アとは逆相のクロック信号φが供給される。上
記トランジスタ４１の他端は出力端子４２にされ、この
出力端子４２にはＮチャネルのＭＯ８Ｉ−ランジスタ４
３の一端が接続されている。このトランジスタ４３のゲ
ートには一方の被演算入力信＠Ａが供給される。このト
ランジスタ４３の他端にはもう１個のＮチャネルのＭＯ
Ｓ ｌ〜ランジスタ４４の一端が接続されている。この
トランジスタ４４のゲートには他方の被演目入力信号Ｂ
が供給される。このトランジスタ４４の他端は低電位Ｖ
ｓｓに接続されている。
５０はダイナミック同期型のノアゲート回路である。こ
のノアゲート回路５０において、高電位ｖＤＤにはＰチ
ャネルのＭＯＳ トランジスタ５１の一端が接続されて
いる。このトランジスタ５１のゲートには同期信号とし
て上記クロック信号φが供給される。上記トランジスタ
５１の他端は出力端子５２にされ、この出力端子５２に
は２個のＮチャネルのＭＯＳトランジスタ５３及び５４
それぞれの一端が接続されている。このうち、一方のト
ランジスタ５３のゲートには一方の被演目入力信号△が
供給され、他方のトランジスタ５４のゲートには他方の
被演目入力信号Ｂが供給されている。そして上記両トラ
ンジスタ５３及び５４の他端は共に低電位Ｖｓｓに接続
されている。
のノアゲート回路５０において、高電位ｖＤＤにはＰチ
ャネルのＭＯＳ トランジスタ５１の一端が接続されて
いる。このトランジスタ５１のゲートには同期信号とし
て上記クロック信号φが供給される。上記トランジスタ
５１の他端は出力端子５２にされ、この出力端子５２に
は２個のＮチャネルのＭＯＳトランジスタ５３及び５４
それぞれの一端が接続されている。このうち、一方のト
ランジスタ５３のゲートには一方の被演目入力信号△が
供給され、他方のトランジスタ５４のゲートには他方の
被演目入力信号Ｂが供給されている。そして上記両トラ
ンジスタ５３及び５４の他端は共に低電位Ｖｓｓに接続
されている。
ざらにＶｏｏと上位桁に対する桁上げ信号Ｃｏｕｔとの
間にはＰチャネルのＭＯＳトランジスタ６１が挿入され
、このトランジスタ６１のゲートには上記ナンドゲート
回路４０の出力端子４２の信号が供給される。桁上げ信
号Ｃｏｕｔと下位桁からの桁上げ信号Ｃｉｎとの間には
ＰチャネルのＭＯＳトランジスタ６２が挿入され、この
トランジスタ６２のゲートには上記ノアゲート回路５０
の出力端子５２の信号が供給される。さらに桁上げ信号
ＣｏｕｔとＶｓｓとの間にはＮチャネルのＭｏＳトラン
ジスタ６３が挿入され、このトランジスタ６３のゲート
には上記クロック信号１が供給される。このような構成
の回路の等何回路は第３図のようになる。なお、この回
路で使用されているトランジスタも全てエンハンスメン
ト型のものである。
間にはＰチャネルのＭＯＳトランジスタ６１が挿入され
、このトランジスタ６１のゲートには上記ナンドゲート
回路４０の出力端子４２の信号が供給される。桁上げ信
号Ｃｏｕｔと下位桁からの桁上げ信号Ｃｉｎとの間には
ＰチャネルのＭＯＳトランジスタ６２が挿入され、この
トランジスタ６２のゲートには上記ノアゲート回路５０
の出力端子５２の信号が供給される。さらに桁上げ信号
ＣｏｕｔとＶｓｓとの間にはＮチャネルのＭｏＳトラン
ジスタ６３が挿入され、このトランジスタ６３のゲート
には上記クロック信号１が供給される。このような構成
の回路の等何回路は第３図のようになる。なお、この回
路で使用されているトランジスタも全てエンハンスメン
ト型のものである。
第２図のような構成の回路において、二つの排他的論理
和回路２０及び３０では、上記のようにクロック信号７
が゛１′ルベルのとき、それぞれのトランジスタ１７が
オンしてプリチャージ状態になり、出力端子１６の信号
は゛０″レベルとなる。従って、排他的論理和回路３０
の出力端子１６の信号である演算出力信号Ｓは゛０″レ
ベルとなる。またクロック信号１が” ｉ ”レベルの
とき、信号φはＯ“ルベルにされているので、入力信号
Ａ、Ｂがクロック信号φに同期していれば、ナンドゲー
ト回路４０及びノアゲート回路５０では、トランジスタ
４１と５１とがそれぞれオンしてプリチャージ状態にな
り、出力端子４２．５２の信号は共に” １ ”レベル
となる。
和回路２０及び３０では、上記のようにクロック信号７
が゛１′ルベルのとき、それぞれのトランジスタ１７が
オンしてプリチャージ状態になり、出力端子１６の信号
は゛０″レベルとなる。従って、排他的論理和回路３０
の出力端子１６の信号である演算出力信号Ｓは゛０″レ
ベルとなる。またクロック信号１が” ｉ ”レベルの
とき、信号φはＯ“ルベルにされているので、入力信号
Ａ、Ｂがクロック信号φに同期していれば、ナンドゲー
ト回路４０及びノアゲート回路５０では、トランジスタ
４１と５１とがそれぞれオンしてプリチャージ状態にな
り、出力端子４２．５２の信号は共に” １ ”レベル
となる。
このため、トランジスタ６１と６２はオフする。これに
対し、クロック信号アがゲートに供給されているＮチャ
ネルのトランジスタ６３がオンし、これにより上位桁に
対する桁上げ信号Ｃｏｕｔも” ｏ ”レベルとなる。
対し、クロック信号アがゲートに供給されているＮチャ
ネルのトランジスタ６３がオンし、これにより上位桁に
対する桁上げ信号Ｃｏｕｔも” ｏ ”レベルとなる。
クロック信号７がパ０″レベル、φが°“１″レベルの
とき、この回路は動作状態になる。まず、ナンドゲート
回路４０及びノアゲート回路５０では被演目入力信号Ａ
、Ｂの論理レベル状態に応じて、予め゛１″レベルにプ
リチャージされた出力端子４２．５２が放電されるかも
しくはプリチャージされたままにされ、出力端子４２．
５２からは被演目入力信号Ａ、Ｂのナンド論理信号もし
くはノア論理信号が出力される。
とき、この回路は動作状態になる。まず、ナンドゲート
回路４０及びノアゲート回路５０では被演目入力信号Ａ
、Ｂの論理レベル状態に応じて、予め゛１″レベルにプ
リチャージされた出力端子４２．５２が放電されるかも
しくはプリチャージされたままにされ、出力端子４２．
５２からは被演目入力信号Ａ、Ｂのナンド論理信号もし
くはノア論理信号が出力される。
またクロック信号アが゛Ｏパレベルのとき、排他的論理
和回路２０及び３０ではそれぞれトランジスタ１１がオ
ンする。このとき、一方の排他的論理和回路２０では被
演目入力信号Ａ、Ｂの排他的論理和信号が出力端子ＩＧ
Ｔ：得られ、他方の排他的論理和回路３０では一方の排
他的論理和回路２０の出力端子１６の信号及び下位桁か
らの桁上げ信号Ｃｉｎとの排他的論理和信号が出力端子
１６で得られる。そしてこの排他的論理和回路３０の出
力端子１６で得られる信号が演算出力信号Ｓにされる。
和回路２０及び３０ではそれぞれトランジスタ１１がオ
ンする。このとき、一方の排他的論理和回路２０では被
演目入力信号Ａ、Ｂの排他的論理和信号が出力端子ＩＧ
Ｔ：得られ、他方の排他的論理和回路３０では一方の排
他的論理和回路２０の出力端子１６の信号及び下位桁か
らの桁上げ信号Ｃｉｎとの排他的論理和信号が出力端子
１６で得られる。そしてこの排他的論理和回路３０の出
力端子１６で得られる信号が演算出力信号Ｓにされる。
一方、予めＮチャネルのＭｏＳトランジスタ６３により
Ｖｓｓにプリチャージされた上位桁に対する桁上げ信号
Ｃ０ＩＪｔは、上記ナンドゲート回路４０もしくはノア
ゲート回路５０の出力信号に応じてＰチャネのＭＯＳト
ランジス、り６１．６２がスイッチ制御されることによ
り゛１″レベル、゛０″レベルのいずれかにレベル設定
される。
Ｖｓｓにプリチャージされた上位桁に対する桁上げ信号
Ｃ０ＩＪｔは、上記ナンドゲート回路４０もしくはノア
ゲート回路５０の出力信号に応じてＰチャネのＭＯＳト
ランジス、り６１．６２がスイッチ制御されることによ
り゛１″レベル、゛０″レベルのいずれかにレベル設定
される。
例えば、この動作状態のときに被演目入力信号Ａ、Ｂ及
び桁上げ信号Ｃｉｎがすべて” １ ”レベルにされて
いる場合、一方の排他的論理和回路２０の出力信号は“
Ｏ″レベルなり、この信号と桁上げ信号Ｃｉｎが供給さ
れる他方の排他的論理和回路３０の出力信号すなわち演
算出力信号Ｓは゛１″°レベルとなる。また、ナンドゲ
ート回路４０とノアゲート回路５０のうちノアゲート回
路５０の出力信号のみが゛′Ｏ″レベルとなり、これに
よりＰチャネルのＭＯＳトランジスタ６１がオンにされ
て上位桁に対する桁上げ信号Ｃ０ｕｔは″“１″レベル
にされる。
び桁上げ信号Ｃｉｎがすべて” １ ”レベルにされて
いる場合、一方の排他的論理和回路２０の出力信号は“
Ｏ″レベルなり、この信号と桁上げ信号Ｃｉｎが供給さ
れる他方の排他的論理和回路３０の出力信号すなわち演
算出力信号Ｓは゛１″°レベルとなる。また、ナンドゲ
ート回路４０とノアゲート回路５０のうちノアゲート回
路５０の出力信号のみが゛′Ｏ″レベルとなり、これに
よりＰチャネルのＭＯＳトランジスタ６１がオンにされ
て上位桁に対する桁上げ信号Ｃ０ｕｔは″“１″レベル
にされる。
このような状態は前記第１１図で示した真理値のうら一
番下の状態に対応しており、この回路ではその他の入力
状態でもすべてこの第１１図の真理値状態と一致する。
番下の状態に対応しており、この回路ではその他の入力
状態でもすべてこの第１１図の真理値状態と一致する。
このように第２図の回路は２進数の全加算回路として動
作する。そして使用されている素子数は。
作する。そして使用されている素子数は。
Ｐチャネルのトランジスタが１０１［１、Ｎチャネルの
トランジスタが１１個の合計で２１個であり、従来回路
の３２個、３０個に対して約３υ１程度削減することが
できた。
トランジスタが１１個の合計で２１個であり、従来回路
の３２個、３０個に対して約３υ１程度削減することが
できた。
第４図は上記実施例回路の変形例の構成を示す回路であ
る。この変形例回路では演算出力信号Ｓの負荷駆動能力
を強化、いわゆるファンアウトを増加させるために、排
他的論理和回路３０の出力端子１６と演算出力信号Ｓと
の間にインバータ６４を挿入するようにしたものである
。またこのインバータ６４を挿入したことにより演算出
力信号Ｓの論理レベルが第２図回路とは反転するため、
この論理レベルを一致させるために排他的論理和回路２
０の出力端子１Ｇと排他的論理和回路３０との間にもイ
ンバータ６５が挿入されている。この変形例回路の場合
、第２図の実施例回路よりもトランジスタが４個多くな
るが、まだ従来回路よりも十分に少なくすることができ
る。
る。この変形例回路では演算出力信号Ｓの負荷駆動能力
を強化、いわゆるファンアウトを増加させるために、排
他的論理和回路３０の出力端子１６と演算出力信号Ｓと
の間にインバータ６４を挿入するようにしたものである
。またこのインバータ６４を挿入したことにより演算出
力信号Ｓの論理レベルが第２図回路とは反転するため、
この論理レベルを一致させるために排他的論理和回路２
０の出力端子１Ｇと排他的論理和回路３０との間にもイ
ンバータ６５が挿入されている。この変形例回路の場合
、第２図の実施例回路よりもトランジスタが４個多くな
るが、まだ従来回路よりも十分に少なくすることができ
る。
第５図は上記第２図の実施例回路の異なる変形例の構成
を示す回路である。この変形例回路では上記ナンドゲー
ト回路４０及びノアゲート回路５０それぞれのＶｓｓ側
に、ゲートに前記クロック信号φが供給されるＮチャネ
ルのＭＯＳトランジスタ４５．５５それぞれを新たに挿
入するようにしたものである。
を示す回路である。この変形例回路では上記ナンドゲー
ト回路４０及びノアゲート回路５０それぞれのＶｓｓ側
に、ゲートに前記クロック信号φが供給されるＮチャネ
ルのＭＯＳトランジスタ４５．５５それぞれを新たに挿
入するようにしたものである。
このようなトランジスタ４５．５５を挿入することによ
り、ナンドゲート回路４０及びノアゲート回路５０それ
ぞれでトランジスタ４１．５１がオン状態にされ、出力
端子４２．５２がプリチャージされている期間にトラン
ジスタ４５．５５それぞれがオフ状態にされる。従って
、このプリチャージ期間に被演目入力信号Ａ、Ｂがどの
ようなレベルにされていようとも、ＶＤＤとＶｓｓとの
間には直流貫通電流は流れないようにされる。なお、こ
の変形例回路では第２図の実施例回路よりもトランジス
タが２個余分に必要となるが、消費電力の削減が行なえ
ることによる効果は大きい。
り、ナンドゲート回路４０及びノアゲート回路５０それ
ぞれでトランジスタ４１．５１がオン状態にされ、出力
端子４２．５２がプリチャージされている期間にトラン
ジスタ４５．５５それぞれがオフ状態にされる。従って
、このプリチャージ期間に被演目入力信号Ａ、Ｂがどの
ようなレベルにされていようとも、ＶＤＤとＶｓｓとの
間には直流貫通電流は流れないようにされる。なお、こ
の変形例回路では第２図の実施例回路よりもトランジス
タが２個余分に必要となるが、消費電力の削減が行なえ
ることによる効果は大きい。
第６図は上記第２図の実施例回路のさらに異なる変形例
の構成を示す回路である。この変形例回路では上記第２
図の実施例回路に対して、第４図の変形例回路のインバ
ータ６４及び６５と２個のＮチャネルのＭＯＳトランジ
スタ４５及び５５を追加するようにしたものである。
の構成を示す回路である。この変形例回路では上記第２
図の実施例回路に対して、第４図の変形例回路のインバ
ータ６４及び６５と２個のＮチャネルのＭＯＳトランジ
スタ４５及び５５を追加するようにしたものである。
第７図はこの発明に係る同期式演算回路で使用される他
の排他的論理和回路の回路図である。この排他的論理和
回路が上記第１図に示すものと異なっているところは、
出力端子１６をＰチャネルのＭＯＳ ｌ−ランジスタ１
１の他端側に設けるようにした点である。
の排他的論理和回路の回路図である。この排他的論理和
回路が上記第１図に示すものと異なっているところは、
出力端子１６をＰチャネルのＭＯＳ ｌ−ランジスタ１
１の他端側に設けるようにした点である。
この回路では、クロック信号アが“１″レベルにされた
プリチャージ状態のとき、トランジスタ１７がオンして
このトランジスタ１７の他端がｌＩ Ｏ１１レベルとな
る。クロック信号１が゛°０″レベルのとき、この回路
は動作状態になり、トランジスタ１１がオンする。この
ときの入力信号Ａ、Ｂのレベルに応じてトランジスタ１
２ないし１５がオンもしくはオフし、出力信号ｙｏｕｔ
のレベルが決定される。
プリチャージ状態のとき、トランジスタ１７がオンして
このトランジスタ１７の他端がｌＩ Ｏ１１レベルとな
る。クロック信号１が゛°０″レベルのとき、この回路
は動作状態になり、トランジスタ１１がオンする。この
ときの入力信号Ａ、Ｂのレベルに応じてトランジスタ１
２ないし１５がオンもしくはオフし、出力信号ｙｏｕｔ
のレベルが決定される。
第８図は上記第７図のような排他的論理和＠路を使用し
て全加算回路を構成した場合の回路図である。図におい
て２０及び３０はそれぞれ第７図と同様に構成された排
他的論理和回路であり、４０はダイナミック同期型のナ
ンドゲート回路、５０はダイナミック同期型のノアゲー
ト回路である。
て全加算回路を構成した場合の回路図である。図におい
て２０及び３０はそれぞれ第７図と同様に構成された排
他的論理和回路であり、４０はダイナミック同期型のナ
ンドゲート回路、５０はダイナミック同期型のノアゲー
ト回路である。
［発明の効果］
以上説明したようにこの発明によれば、従来よりも素子
数を削減することができる同期式′ａ算回路を提供する
ことができる。
数を削減することができる同期式′ａ算回路を提供する
ことができる。
第１図はこの発明に係る同期式演算回路で使用される排
他的論理和回路の回路図、第２図は上記第１図回路を使
用したこの発明に係る同期式演算回路の回路図、第３図
は第２図回路の等価回路図、第４図、第５図及び第６図
はそれぞれ第２図回路の変形例の回路図、第７図はこの
発明に係る同期式演算回路で使用される他の排他的論理
和回路の回路図、第８図は上記第７図回路を使用したこ
の発明に係る同期式演算回路の回路図、第９図及び第１
０図はそれぞれ従来回路の回路図、第１１図は上記従来
回路の真理値状態をまとめて示す図である。 ２０、３０・・・排他的論理和回路、４０・・・ナンド
ゲート回路、５０・・・ノアゲート回路、１１．１２．
１３，６１．６２・・・ＰチャネルのＭＯＳトランジス
タ、１４．１５．１７゜６３・・・ＮチャネルのＭＯＳ
トランジスタ、１６・・・排他的論理和回路の出力端子
。
他的論理和回路の回路図、第２図は上記第１図回路を使
用したこの発明に係る同期式演算回路の回路図、第３図
は第２図回路の等価回路図、第４図、第５図及び第６図
はそれぞれ第２図回路の変形例の回路図、第７図はこの
発明に係る同期式演算回路で使用される他の排他的論理
和回路の回路図、第８図は上記第７図回路を使用したこ
の発明に係る同期式演算回路の回路図、第９図及び第１
０図はそれぞれ従来回路の回路図、第１１図は上記従来
回路の真理値状態をまとめて示す図である。 ２０、３０・・・排他的論理和回路、４０・・・ナンド
ゲート回路、５０・・・ノアゲート回路、１１．１２．
１３，６１．６２・・・ＰチャネルのＭＯＳトランジス
タ、１４．１５．１７゜６３・・・ＮチャネルのＭＯＳ
トランジスタ、１６・・・排他的論理和回路の出力端子
。
Claims (4)
- （１）一端が高電位に接続されゲートに同期信号が供給
される第１極性の第１トランジスタと、それぞれの一端
が上記第１トランジスタの他端に接続され、ゲートに第
１及び第２の各信号が供給される第１極性の第２及び第
３トランジスタと、一端が上記第２トランジスタの他端
に接続され、ゲートに上記第２の信号が供給される第２
極性の第４トランジスタと、 一端が上記第３トランジスタの他端に接続され、かつ他
端が上記第４トランジスタの他端に接続され、ゲートに
上記第１の信号が供給される第２極性の第５トランジス
タと、 一端が低電位に、他端が上記第４及び第５のトランジス
タの他端共通点にそれぞれ接続され、ゲートに上記同期
信号が供給される第２極性の第６トランジスタとを具備
し、 上記第１のトランジスタの他端もしくは上記第６のトラ
ンジスタの他端から出力信号を得るように構成したこと
を特徴とする同期式演算回路。 - （２）一端が高電位に接続されゲートに第１の同期信号
が供給される第１極性の第１トランジスタ、それぞれの
一端が上記第１トランジスタの他端に接続され、ゲート
に第１及び第２の被演算入力信号それぞれが供給される
第１極性の第２及び第３トランジスタ、一端が上記第２
トランジスタの他端に接続され、ゲートに上記第２の被
演目入力信号が供給される第２極性の第４トランジスタ
、一端が上記第３トランジスタの他端に接続され、かつ
他端が上記第４トランジスタの他端に接続され、ゲート
に上記第１の被演算入力信号が供給される第２極性の第
５トランジスタ及び一端が低電位に、他端が上記第４及
び第５のトランジスタの他端共通点にそれぞれ接続され
、ゲートに上記第１の同期信号が供給される第２極性の
第６トランジスタで構成され、上記第６トランジスタの
他端から出力信号を得る第１の排他的論理和回路と、 一端が高電位に接続されゲートに上記第１の同期信号が
供給される第１極性の第７トランジスタ、それぞれの一
端が上記第７トランジスタの他端に接続され、ゲートに
下位桁からの桁上げ信号及び上記第１の排他的論理和回
路の出力信号がそれぞれ供給される第１極性の第８及び
第９トランジスタ、一端が上記第８トランジスタの他端
に接続され、ゲートに上記第１の排他的論理和回路の出
力信号が供給される第２極性の第１０トランジスタ、一
端が上記第９トランジスタの他端に接続され、かつ他端
が上記第１０トランジスタの他端に接続され、ゲートに
上記桁上げ信号が供給される第２極性の第１１トランジ
スタ及び一端が低電位に、他端が上記第１０及び第１１
のトランジスタの他端共通点にそれぞれ接続され、ゲー
トに上記第１の同期信号が供給される第２極性の第１２
トランジスタで構成され、上記第１２トランジスタの他
端から上位桁に対する桁上げ出力信号を得る第２の排他
的論理和回路と、 一端が高電位に、他端が出力端子にそれぞれ接続されゲ
ートに上記第１の同期信号とは位相が異なる第２の同期
信号が供給される第１極性の第１３トランジスタ、上記
出力端子にそれぞれの一端が接続され、それぞれの他端
が低電位に接続され、各ゲートに上記第１及び第２の被
演算入力信号それぞれが供給される第２極性の第１４及
び第１５トランジスタからなるノアゲート回路と、 一端が高電位に、他端が出力端子にそれぞれ接続されゲ
ートに上記第２の同期信号が供給される第１極性の第１
６トランジスタ、上記出力端子に一端が接続され、ゲー
トに上記第１の被演算入力信号が供給される第２極性の
第１７トランジスタ、上記第１７トランジスタの他端と
低電位との間に挿入され、ゲートに上記第２の被演算入
力信号が供給される第２極性の第１８トランジスタから
なるナンドゲート回路と、 高電位と演算信号の出力端子との間に挿入され、ゲート
に上記ナンドゲート回路の出力端子の信号が供給される
第１極性の第１９トランジスタと、上記演算信号の出力
端子と上記桁上げ信号との間に挿入され、ゲートに上記
ノアゲート回路の出力端子の信号が供給される第１極性
の第２０トランジスタとを具備したことを特徴とする同
期式演算回路。 - （３）前記第１の排他的論理和回路の出力信号と前記第
２の排他的論理和回路の前記第９及び第１０のトランジ
スタとの間に第１の反転回路が挿入されていると共に、
前記第２の排他的論理和回路の出力信号を反転する第２
の反転回路が設けられている特許請求の範囲第２項に記
載の同期式演算回路。 - （４）前記ノアゲート回路の第１５トランジスタと低電
位との間に、ゲートに前記第２の同期信号が供給される
第２極性の第２１トランジスタが挿入されており、かつ
前記ナンドゲート回路の第１７及び第１８トランジスタ
と低電位との間に、ゲートに前記第２の同期信号が供給
される第２極性の第２２トランジスタが挿入されている
特許請求の範囲第２項に記載の同期式演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265515A JPH07104774B2 (ja) | 1985-11-26 | 1985-11-26 | 同期式演算回路 |
| US06/933,859 US4733365A (en) | 1985-11-26 | 1986-11-24 | Logic arithmetic circuit |
| DE8686116300T DE3684998D1 (de) | 1985-11-26 | 1986-11-24 | Logisch arithmetische schaltung. |
| EP86116300A EP0224841B1 (en) | 1985-11-26 | 1986-11-24 | Logic arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265515A JPH07104774B2 (ja) | 1985-11-26 | 1985-11-26 | 同期式演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62125434A true JPS62125434A (ja) | 1987-06-06 |
| JPH07104774B2 JPH07104774B2 (ja) | 1995-11-13 |
Family
ID=17418225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60265515A Expired - Lifetime JPH07104774B2 (ja) | 1985-11-26 | 1985-11-26 | 同期式演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4733365A (ja) |
| EP (1) | EP0224841B1 (ja) |
| JP (1) | JPH07104774B2 (ja) |
| DE (1) | DE3684998D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2607538B2 (ja) * | 1987-08-28 | 1997-05-07 | 株式会社日立製作所 | 加算回路 |
| US4897809A (en) * | 1987-09-14 | 1990-01-30 | Hughes Aircraft Company | High speed adder |
| US4893269A (en) * | 1988-04-29 | 1990-01-09 | Siemens Aktiengesellschaft | Adder cell for carry-save arithmetic |
| US5406506A (en) * | 1993-11-09 | 1995-04-11 | United Microelectronics Corp. | Domino adder circuit having MOS transistors in the carry evaluating paths |
| US6331188B1 (en) | 1994-08-31 | 2001-12-18 | Gore Enterprise Holdings, Inc. | Exterior supported self-expanding stent-graft |
| US9471278B2 (en) * | 2014-09-25 | 2016-10-18 | Texas Instruments Incorporated | Low area full adder with shared transistors |
| US10153368B2 (en) * | 2017-03-01 | 2018-12-11 | Samsung Electronics Co., Ltd. | Unipolar complementary logic |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5981736A (ja) * | 1982-09-30 | 1984-05-11 | アールシーエー ライセンシング コーポレーシヨン | デイジタル加算器の桁上げ信号発生回路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3843876A (en) * | 1973-09-20 | 1974-10-22 | Motorola Inc | Electronic digital adder having a high speed carry propagation line |
| JPS5333026A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Coincidence detection circuit |
| GB2069785B (en) * | 1980-02-12 | 1983-09-01 | Philips Electronic Associated | Ratioless logic circuit |
| US4435782A (en) * | 1981-06-29 | 1984-03-06 | International Business Machines Corp. | Data processing system with high density arithmetic and logic unit |
| JPS5896347A (ja) * | 1981-12-03 | 1983-06-08 | Toshiba Corp | 全加算器 |
| US4449197A (en) * | 1982-03-10 | 1984-05-15 | Bell Telephone Laboratories, Incorporated | One-bit full adder circuit |
| JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
| JPS5945720A (ja) * | 1982-09-09 | 1984-03-14 | Toshiba Corp | Ｃｍｏｓ論理回路 |
| JPS59139447A (ja) * | 1983-01-28 | 1984-08-10 | Matsushita Electric Ind Co Ltd | 全加算器 |
| US4559609A (en) * | 1983-02-07 | 1985-12-17 | At&T Bell Laboratories | Full adder using transmission gates |
| EP0122946B1 (de) * | 1983-04-15 | 1987-09-09 | Deutsche ITT Industries GmbH | CMOS-Volladdierstufe |
| NL8304400A (nl) * | 1983-12-22 | 1985-07-16 | Philips Nv | Digitale geintegreerde schakeling met complementaire veldeffekttransistoren. |
-
1985
- 1985-11-26 JP JP60265515A patent/JPH07104774B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-24 DE DE8686116300T patent/DE3684998D1/de not_active Expired - Lifetime
- 1986-11-24 US US06/933,859 patent/US4733365A/en not_active Expired - Lifetime
- 1986-11-24 EP EP86116300A patent/EP0224841B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5981736A (ja) * | 1982-09-30 | 1984-05-11 | アールシーエー ライセンシング コーポレーシヨン | デイジタル加算器の桁上げ信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104774B2 (ja) | 1995-11-13 |
| EP0224841A3 (en) | 1990-01-10 |
| EP0224841B1 (en) | 1992-04-22 |
| DE3684998D1 (de) | 1992-05-27 |
| US4733365A (en) | 1988-03-22 |
| EP0224841A2 (en) | 1987-06-10 |
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