JPS62214717A - Ｍｏｓトランジスタ回路 - Google Patents

Ｍｏｓトランジスタ回路

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Publication number
JPS62214717A
JPS62214717A JP61057514A JP5751486A JPS62214717A JP S62214717 A JPS62214717 A JP S62214717A JP 61057514 A JP61057514 A JP 61057514A JP 5751486 A JP5751486 A JP 5751486A JP S62214717 A JPS62214717 A JP S62214717A
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JP
Japan
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goes
input
low level
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Pending
Application number
JP61057514A
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English (en)
Inventor
Yutaka Ishikawa
豊 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ）ランジスタ回路、特に艷、ｉＴ４的に
互いに異なる位相の２！！Ｊの信号をクロックとして供
給するクロックトライバ回路に関する。
〔従来の技術〕
従来、第３図に示すような回路で人力信号１１に対し出
力が逆相関係にある信号を得てきたが。
その出力１５はＡｔｔ　、Ａｌｚ　、：Ｌｘ３．Ａ１４
を介し、また反転出力１６はＡｌｌ　、　Ａ１２　、　
Ａｌｓを介して得られていた。
〔発明が解決しようとする問題点〕
論理的に互いに異なる位相の２種の信号？クロックとし
て供給ｊ６クロツクドライバに８いては、相互の信号が
ハイレベルで重ならないことが望ましいが、従来の回路
ではこれを実現することは容易ではない。
第３図の従来回路の動作タイミングｆＬ′第４図に示す
。出力１５は出力１６に比較して、インバータＡ１４０
１段分だけ遅れるため、第４図のように区間ｔに於て、
出力１５のハイレベルの後の部分と、出力１６のハイレ
ベルのはじまりの部分で重なりを生じている。この遅延
差をインバータＡ１３゜Ａｉ　４１　Ａｌ　ｓのトラン
ジスタのディメンジョンで調節することは容易ではない
。
本発明は、出力信号のハイレベルの重なりという従来技
術の点を克服し、相互の出力間にレベルの重なりのない
クロックを出力することを目的とする。
〔問題点を解決するだめの手段〕
上記目的を達成１°る為本発明のクロックトライバ回路
は、出力段ドライバーが２段と、出力段のｐチャネル、
＋１チャネルＭＯ８ｆｉ子をドライブする為の信号の遅
延を生じさせるためのインバータ群とにより構成される
。
〔実施例〕
以下に一実施例を用いて本発明によるＭ　Ｏ８トランジ
スタ回路を詳しく説明する。
第１図は本発明によるクロックトライバ回路の構成図を
示す。同図において、ＱｌとＱ３　はｐチャネルＭＯ８
素子、ＱｌとＱ４はｎチーｙネルＭＯ８素子である。こ
こで、インバータＡｌの出力２はＱ４に接続され、これ
により４段インバータを介してインバータＡ５の出力６
はＱ３に接続さｊ、また前者の反転出力、インバータＡ
２の出力３はＱｌに接続され、これより２段インバータ
を介してインバータＡｓの出力６はＱｌに接続される。
また、これらの出力は、７．８である。
次に１本回路の動作を説明する。第１図にＳいて、ＡＩ
の入力に第２図の（ａｌに示すよ５な信号を印加した場
合を考える。まず、入力１が立ち上がると、ＡＩ、Ａ２
を介した信号３によってＱｌがＯＮし、出カフがロウレ
ベルに落ちろ。これとともに、信号３１りもインバータ
３段Ａ３．Ａ４．Ａ５だけ遅れた出力６によってＱ３が
ＯＮＬ、出力８がハイレベルに上がる。つまり、この時
点に８いて出力８は、出カフがロウレベルになってから
ハイレベルの重なりはない。更に、入力１がハイレベル
からロウレベルになると、Ａ１　を介した出力２によっ
てＱ４がＱＮ（、、出力８はロウレベルになる。これと
ともに％信号２よりもインバータ３段Ａ２．Ａ３．Ａ４
だけ遅れた出力５によってＱｌがＯＮし、出カフがハイ
レベルに上がる。
ここでも出カフは出力８がロウレベルなってからハイレ
ベルになるため、出カフ、８０間にハイレベルの重なり
はない。よのように、出カフ、８は互いに他方をロウレ
ベルにしてからハイレベルになるように制御されている
。
〔発明の効果〕
以上説明したように本発明のクロックトライバ回路を用
いれば同一レベルの重なワが解消され、論理的に位相の
異なる２種のクロックにより安定した動作と１回路動作
と、回路動作の高速化を実現できる。
【図面の簡単な説明】
第１図は本発明によるクロックトライバ回路の回路図、
第２図は第１図に示す回路の動作タイミング図、第３図
は従来技術によるドライバ回路の回路図、第４図は第３
図に示す回路の動作タイミング図である。 第１図に於て １・・・・・・入力、７．８・・・・・・出力端子、２
〜６・・・・・・インバータ出力、ＩＡｌ〜Ａ５・・・
・・・インバータ、　ＱＩＱ３・・・・・・ｐチャネル
ＭＯ８素子、Ｑ　２　、　Ｑ　４・・・・・・ｑチャネ
ルＭＯ８素子、 第３図に於て １１・−・・・・入力、１５　、ＩＧ・・・・・・出力
端子、１２〜１４・・・・・・インバータ出力、Ａ　１
１％Ａ　１ｓ・・・・・・インバータ。

Claims (1)

    【特許請求の範囲】
  1. 論理的に互いに異なる位相の２種の信号をクロックとし
    て供給するクロックドライバにおいて、一方のバッファ
    回路の一導電型ＭＯＳ素子の入力が他方のバッファ回路
    の一導電型ＭＯＳ素子の入力に対して逆相でかつ遅れた
    信号となるように接続され、また他方のバッファ回路の
    他導電型ＭＯＳ素子の入力が一方のバッファ回路の他導
    電型ＭＯＳ素子の入力に対して逆相でかつ遅れた信号と
    なるように接続されていることを特徴とするＭＯＳトラ
    ンジスタ回路。
JP61057514A 1986-03-14 1986-03-14 Ｍｏｓトランジスタ回路 Pending JPS62214717A (ja)

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JP61057514A JPS62214717A (ja) 1986-03-14 1986-03-14 Ｍｏｓトランジスタ回路

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JP61057514A JPS62214717A (ja) 1986-03-14 1986-03-14 Ｍｏｓトランジスタ回路

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JPS62214717A true JPS62214717A (ja) 1987-09-21

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ID=13057843

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JP61057514A Pending JPS62214717A (ja) 1986-03-14 1986-03-14 Ｍｏｓトランジスタ回路

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JP (1) JPS62214717A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0810732A2 (en) * 1996-05-30 1997-12-03 Nec Corporation Differential signal generating circuit having current spike suppressing circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0810732A2 (en) * 1996-05-30 1997-12-03 Nec Corporation Differential signal generating circuit having current spike suppressing circuit
EP0810732A3 (en) * 1996-05-30 1999-07-21 Nec Corporation Differential signal generating circuit having current spike suppressing circuit
US5986463A (en) * 1996-05-30 1999-11-16 Nec Corporation Differential signal generating circuit having current spike suppressing circuit

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