JPH0273713A - 半導体集積回路のクロックラインバッフア回路 - Google Patents
半導体集積回路のクロックラインバッフア回路Info
- Publication number
- JPH0273713A JPH0273713A JP63225763A JP22576388A JPH0273713A JP H0273713 A JPH0273713 A JP H0273713A JP 63225763 A JP63225763 A JP 63225763A JP 22576388 A JP22576388 A JP 22576388A JP H0273713 A JPH0273713 A JP H0273713A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- line buffer
- inverter
- 2and
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000008094 contradictory effect Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 238000007493 shaping process Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のクロックラインバッファ回路
に関する。
に関する。
従来、半導体集積回路のクロックラインバッファは、内
部クロックドライバーによって作られたシステムクロッ
ク（φ１．φ２）が集積回路内に布線される際の伝送路
配線の容量、抵抗によって、波形のなまりや、遅れを生
ずるので、この波形なまりの整形とドライブ能力確保の
為、通常は第５図に示すインバータＭ８．Ｍ９もしくは
インバータＭＩＯ，Ｍｌｌのようにインバータを２段接
続することにより、波形整形とドライブ能力の増強を計
っていた。かようにして例えばシフトレジスタ回路に供
給されていた。
部クロックドライバーによって作られたシステムクロッ
ク（φ１．φ２）が集積回路内に布線される際の伝送路
配線の容量、抵抗によって、波形のなまりや、遅れを生
ずるので、この波形なまりの整形とドライブ能力確保の
為、通常は第５図に示すインバータＭ８．Ｍ９もしくは
インバータＭＩＯ，Ｍｌｌのようにインバータを２段接
続することにより、波形整形とドライブ能力の増強を計
っていた。かようにして例えばシフトレジスタ回路に供
給されていた。
次にその動作を第５図に示したシフトレジスタ回路及び
第６図の波形図を用いて説明する。
第６図の波形図を用いて説明する。
シフトレジスタ回路は、第５図に示した様に３つのイン
バータＭ１２〜Ｍ１４と２つのトランスファー回路Ｔ２
．Ｔ３により構成される。第５図において、クロックラ
インバッファはクロック信号φ１．φ２をそれぞれ入力
信号とし、インバータＭ１０．Ｍｌｌ及びＭ８．Ｍ９を
介して、第６図のインバータＭｌｌ、Ｍ９のように同相
の波形整形をする。なお第５図においてインバータＭ１
２、Ｍ１３．Ｍ１４の初期状態はそれぞれ“ハイ（以下
Ｈと記す）、“′ロウ（以下りと記す）パ” Ｈ”レベ
ルとする。第５図の入力信号■が第６図のＡ点で“Ｌ″
ルベルら°゛Ｈ“°レベルに変化すると、インバータＭ
１２の出力は゛Ｈ″ルベルから゛′Ｌ′°レベルに変化
する。
バータＭ１２〜Ｍ１４と２つのトランスファー回路Ｔ２
．Ｔ３により構成される。第５図において、クロックラ
インバッファはクロック信号φ１．φ２をそれぞれ入力
信号とし、インバータＭ１０．Ｍｌｌ及びＭ８．Ｍ９を
介して、第６図のインバータＭｌｌ、Ｍ９のように同相
の波形整形をする。なお第５図においてインバータＭ１
２、Ｍ１３．Ｍ１４の初期状態はそれぞれ“ハイ（以下
Ｈと記す）、“′ロウ（以下りと記す）パ” Ｈ”レベ
ルとする。第５図の入力信号■が第６図のＡ点で“Ｌ″
ルベルら°゛Ｈ“°レベルに変化すると、インバータＭ
１２の出力は゛Ｈ″ルベルから゛′Ｌ′°レベルに変化
する。
また、第６図Ｂ点でクロックラインバッファ出力Ｍｌｌ
が実線で示す波形のように°“Ｌ ”レベルから゛Ｈ″
レベルに変化すると、トランスファー回路Ｔ３はオン状
態となりインバータＭ１２の出力はインバータＭ１３に
伝播され、インバータＭ１３は“Ｌ ”から°゛Ｈ゛′
に変化し゛″Ｈ′Ｈ′ルベルする。この時トランスファ
ー回路Ｔ４はオフ状態の為、インバータＭ１３の“Ｈ”
レベルはインバータＭ１４に伝播されない。
が実線で示す波形のように°“Ｌ ”レベルから゛Ｈ″
レベルに変化すると、トランスファー回路Ｔ３はオン状
態となりインバータＭ１２の出力はインバータＭ１３に
伝播され、インバータＭ１３は“Ｌ ”から°゛Ｈ゛′
に変化し゛″Ｈ′Ｈ′ルベルする。この時トランスファ
ー回路Ｔ４はオフ状態の為、インバータＭ１３の“Ｈ”
レベルはインバータＭ１４に伝播されない。
次に第６図Ｃ点でクロックラインバッファの出力Ｍ９が
実線で示す波形のようにＬ ”レベルから″′Ｈ゛ルベ
ルに変化すると、トランスファー回路Ｔ４はオン状態と
なり、インバータＭ１３の出力はインバータＭ １４に
伝播され、Ｍ１４の出力はＨ”レベルから゛Ｌパレベル
に変化しＬ′。
実線で示す波形のようにＬ ”レベルから″′Ｈ゛ルベ
ルに変化すると、トランスファー回路Ｔ４はオン状態と
なり、インバータＭ１３の出力はインバータＭ １４に
伝播され、Ｍ１４の出力はＨ”レベルから゛Ｌパレベル
に変化しＬ′。
レベルを保持する。その後、入力信号Ｉｎが変化すると
、上記と同様な動作をしてシフトレジスタの出力Ｏｕｔ
に出力される。
、上記と同様な動作をしてシフトレジスタの出力Ｏｕｔ
に出力される。
上述した従来の方法は、クロックラインバッファとして
インバータを２段接続したものである為、単に波形成形
とドライブ能力の補強には効果があるが、信号の遅れに
対しては無対策であり、誤動作を起こす事がある。
インバータを２段接続したものである為、単に波形成形
とドライブ能力の補強には効果があるが、信号の遅れに
対しては無対策であり、誤動作を起こす事がある。
例えば第５図の様なシフトレジスタ回路の場合、クロッ
ク信号φ１．φ２の遅れが第６図に実線で示した様に遅
れのない信号であった場合、Ｋ来の技術で説明した様に
インバータＭ９．Ｍｌｌにアクティブ期間での重なりは
ないのでトランスファーＴ３．Ｔ４が同時に開く事はな
く、入力Ｉｎに対して出力０ｕｔ（すなわちＭ１４の出
力）は１クロツク遅れた信号となりシフトレジ・スタは
正常に動作する。
ク信号φ１．φ２の遅れが第６図に実線で示した様に遅
れのない信号であった場合、Ｋ来の技術で説明した様に
インバータＭ９．Ｍｌｌにアクティブ期間での重なりは
ないのでトランスファーＴ３．Ｔ４が同時に開く事はな
く、入力Ｉｎに対して出力０ｕｔ（すなわちＭ１４の出
力）は１クロツク遅れた信号となりシフトレジ・スタは
正常に動作する。
しかし、クロックラインの負荷によりクロック信号４）
１、φ２が第６図に点線で示したように遅れた場合、イ
ンバータＭｌｌ、Ｍ９も点線で表わした波形となり、第
６図波形図のａであられされる期間だけクロックライン
バッファの出力すなわちインバータＭｌｌ、Ｍ９の出力
は同時に“Ｈ”レベルになってしまう。すると第５図の
トランスファー回路Ｔ３．Ｔ４は同時にオン状態となり
、インバータＭ１２の出力はインバータ間１３．インバ
ータＭ１４へと伝播してしまう。
１、φ２が第６図に点線で示したように遅れた場合、イ
ンバータＭｌｌ、Ｍ９も点線で表わした波形となり、第
６図波形図のａであられされる期間だけクロックライン
バッファの出力すなわちインバータＭｌｌ、Ｍ９の出力
は同時に“Ｈ”レベルになってしまう。すると第５図の
トランスファー回路Ｔ３．Ｔ４は同時にオン状態となり
、インバータＭ１２の出力はインバータ間１３．インバ
ータＭ１４へと伝播してしまう。
従って従来の技術は、インバータＭ１４の出力が第６図
波形図に点線で示したような正常動作の時と比べて半ク
ロック早いデータを、シフトレジスタの出力として外部
に出力させるので、データ突接けの誤動作を起すという
欠点がある。
波形図に点線で示したような正常動作の時と比べて半ク
ロック早いデータを、シフトレジスタの出力として外部
に出力させるので、データ突接けの誤動作を起すという
欠点がある。
本発明の半導体集積回路のクロックラインバッファ回路
は、半導体集積回路、のクロックラインの布線路に設け
られているクロックラインバッファ回路において、互い
に相反するクロック信号の論理積によりアクティブ期間
の重なりを検出し各々のクロックのアクティブ期間を前
記論理積信号によりインアクティブにして構成される。
は、半導体集積回路、のクロックラインの布線路に設け
られているクロックラインバッファ回路において、互い
に相反するクロック信号の論理積によりアクティブ期間
の重なりを検出し各々のクロックのアクティブ期間を前
記論理積信号によりインアクティブにして構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示す回路図、第２図
は本発明のクロックラインバッファの真理値を示す図表
、第３図は第１図の回路動作を説明する動作波形図、第
４図は本発明の一実施例の構成図である。
は本発明のクロックラインバッファの真理値を示す図表
、第３図は第１図の回路動作を説明する動作波形図、第
４図は本発明の一実施例の構成図である。
まず、本発明の一実施例について述べる。
本実施例は、第１図を見るに、おのおの互いに相反する
クロック信号φ１．φ２を入力信号とするクロックライ
ンバッファと、このクロックラインバッファの出力信号
を制御信号として入力とするシフトレジスタとを有し、
そのクロックラインバッファの構成は、インバータＭ１
・Ｍ３と２ＡＮＤ２ＮＯＲ回路Ｍ２・Ｍ４からなる論理
回路である。２組とも共通にクロック信号φ１．φ２を
直接２ＡＮＤ２ＮＯＲ回路Ｍ２．Ｍ４の２ＡＮＤ側の入
力とし、さらにタロツク信号φ１をインバータＭ１を介
して２ＡＮＤ２ＮＯＲ回路Ｍ２のＮＯＲ側の入力とし、
クロック信号φ２もインバータＭ３を介して２ＡＮＤ２
ＮＯＲ回路のＮＯＲ入力とする様に構成されている。従
つってこの作動上の真理値は第２図に示すようになる。
クロック信号φ１．φ２を入力信号とするクロックライ
ンバッファと、このクロックラインバッファの出力信号
を制御信号として入力とするシフトレジスタとを有し、
そのクロックラインバッファの構成は、インバータＭ１
・Ｍ３と２ＡＮＤ２ＮＯＲ回路Ｍ２・Ｍ４からなる論理
回路である。２組とも共通にクロック信号φ１．φ２を
直接２ＡＮＤ２ＮＯＲ回路Ｍ２．Ｍ４の２ＡＮＤ側の入
力とし、さらにタロツク信号φ１をインバータＭ１を介
して２ＡＮＤ２ＮＯＲ回路Ｍ２のＮＯＲ側の入力とし、
クロック信号φ２もインバータＭ３を介して２ＡＮＤ２
ＮＯＲ回路のＮＯＲ入力とする様に構成されている。従
つってこの作動上の真理値は第２図に示すようになる。
ここで、第２〜３図により、本実施例の動作説明をする
。
。
第１図のクロックラインバッファの論理は、第２の真理
値となり、次の通りである。クロック信号φ１・（ｈ２
が共に″Ｌ ”である時それぞれインバータＭｌ、Ｍ３
の出力が“Ｈ”となり、２ＡＮＤ２ＮＯＲ回路Ｍ２・Ｍ
４（７）ＮＯＲ入力となって、その出力は′″Ｌ ”と
なる。またタロツク信号φ１・φ２が共にＨ″の時、そ
れぞれ２ＡＮＤ２ Ｎ ＯＲ（７）回路Ｍ２・Ｍ４の２
ＡＮＤ側の出力は両方ともＨ″′となり、２ＡＮＤ２Ｎ
ＯＲ回路Ｍ２・Ｍ４出力が両方ともＬ°′となる。
値となり、次の通りである。クロック信号φ１・（ｈ２
が共に″Ｌ ”である時それぞれインバータＭｌ、Ｍ３
の出力が“Ｈ”となり、２ＡＮＤ２ＮＯＲ回路Ｍ２・Ｍ
４（７）ＮＯＲ入力となって、その出力は′″Ｌ ”と
なる。またタロツク信号φ１・φ２が共にＨ″の時、そ
れぞれ２ＡＮＤ２ Ｎ ＯＲ（７）回路Ｍ２・Ｍ４の２
ＡＮＤ側の出力は両方ともＨ″′となり、２ＡＮＤ２Ｎ
ＯＲ回路Ｍ２・Ｍ４出力が両方ともＬ°′となる。
クロック信号φ１・φ２がそれぞれＨ″および°°Ｌ゛
°のときインバータＭ１の出力が“Ｌ ”となり、かつ
２ＡＮＤ２ＮＯＲＩｌｉｌｉｌ路Ｍ２の２ＡＮＤ出力も
Ｌ″となるため、２ＡＮＤ２ＮＯＲ回路Ｍ２の出力は°
′Ｈ″を出力し、イバータＭ３の出力がＨ”となるため
２ＡＮＤ２ＮＯＲ回路Ｍ４の出力は“Ｌ″となる。また
クロック信号φ１・φ２がそれぞれ°゛Ｌ″および“Ｈ
”のときインバータ間１出力が゛Ｈ′°となるため２Ａ
ＮＤ２ＮＯＲ回路Ｍ２の出力はＬ ”を出力し、インバ
ータ間３出力がＬ“でかつ２ＡＮＤ２ＮＯＲ回路Ｍ４の
２ＡＮＤ出力が′Ｌ″なので２ＡＮＤ２ＮＯＲ回路Ｍ４
の出力は″Ｈ”を出力する。
°のときインバータＭ１の出力が“Ｌ ”となり、かつ
２ＡＮＤ２ＮＯＲＩｌｉｌｉｌ路Ｍ２の２ＡＮＤ出力も
Ｌ″となるため、２ＡＮＤ２ＮＯＲ回路Ｍ２の出力は°
′Ｈ″を出力し、イバータＭ３の出力がＨ”となるため
２ＡＮＤ２ＮＯＲ回路Ｍ４の出力は“Ｌ″となる。また
クロック信号φ１・φ２がそれぞれ°゛Ｌ″および“Ｈ
”のときインバータ間１出力が゛Ｈ′°となるため２Ａ
ＮＤ２ＮＯＲ回路Ｍ２の出力はＬ ”を出力し、インバ
ータ間３出力がＬ“でかつ２ＡＮＤ２ＮＯＲ回路Ｍ４の
２ＡＮＤ出力が′Ｌ″なので２ＡＮＤ２ＮＯＲ回路Ｍ４
の出力は″Ｈ”を出力する。
次に第３図の動作波形図を用いてより具体的に説明する
。クロック信号φ１またはφ２のラインに並列に容量を
直列に抵抗を考慮した場合、例えばクロック信号φ１の
容量、抵抗がクロック信号φ２より大きかった場合クロ
ック信号は第３図に示した様な波形になり、Ｇ１の期間
ではクロック信号φ１・φ２とも′Ｈ゛′と見なされる
。この両クロック共にアクティブレベルになった期間を
、第１図（７）２つの２ＡＮＤ２ＮＯＲ回路のＡＮＤ回
路で検出できる。このＡＮＤ出力を２ＮＯＲに入れるこ
とにより、ＡＮＤがＨ”の時は２ＮＡＮＤ２ＮＯＲ回路
Ｍ２・Ｍ４は゛Ｈ“′を出力する事はなく、２つのタロ
ツク信号が同時にアクティブレベルになる事はなくなる
。
。クロック信号φ１またはφ２のラインに並列に容量を
直列に抵抗を考慮した場合、例えばクロック信号φ１の
容量、抵抗がクロック信号φ２より大きかった場合クロ
ック信号は第３図に示した様な波形になり、Ｇ１の期間
ではクロック信号φ１・φ２とも′Ｈ゛′と見なされる
。この両クロック共にアクティブレベルになった期間を
、第１図（７）２つの２ＡＮＤ２ＮＯＲ回路のＡＮＤ回
路で検出できる。このＡＮＤ出力を２ＮＯＲに入れるこ
とにより、ＡＮＤがＨ”の時は２ＮＡＮＤ２ＮＯＲ回路
Ｍ２・Ｍ４は゛Ｈ“′を出力する事はなく、２つのタロ
ツク信号が同時にアクティブレベルになる事はなくなる
。
よって第４図のようにクロックドライバー２１から遠く
、抵抗・容量等により波形がなまりそうな所に本発明の
クロックラインバッファ２２・２３を入れる事によって
、回路の誤動作をなくす事ができる。また、クロックラ
インバッファに入力するクロックは２相クロツクでなく
、単相のクロック信号からでもアクティブレベルの重な
らない２相クロツクを作る事ができ、信号の引き回しを
部分的に減らす事ができるという利点もある。
、抵抗・容量等により波形がなまりそうな所に本発明の
クロックラインバッファ２２・２３を入れる事によって
、回路の誤動作をなくす事ができる。また、クロックラ
インバッファに入力するクロックは２相クロツクでなく
、単相のクロック信号からでもアクティブレベルの重な
らない２相クロツクを作る事ができ、信号の引き回しを
部分的に減らす事ができるという利点もある。
以上説明したように本発明は、クロック信号を用いた半
導体集積回路において、おのおの相反するクロック信号
にロードされる負荷に関係なく、クロック信号が互いに
゛Ｈ′ルベルとなる期間を容易に取り除く事ができると
いう効果がある。
導体集積回路において、おのおの相反するクロック信号
にロードされる負荷に関係なく、クロック信号が互いに
゛Ｈ′ルベルとなる期間を容易に取り除く事ができると
いう効果がある。
第１図は本発明の一実施例の構成を示す回路図、第２図
は本発明のクロックラインバッファの真理値を示す図表
、第３図は第１図の回路動作を説明する動作波形図、第
４図は本発明の一実施例の構成図、第５図は従来の技術
によるクロックラインバッファの一例を示す回路図、第
６図は第５図の回路動作を説明する動作波形図。 Ｍｌ・３・５〜７・・・インバータ、Ｍ２・４・・・２
ＡＮＤ２ＮＯＲ回路、Ｔ１・Ｔ２・・・トランスファ回
路。
は本発明のクロックラインバッファの真理値を示す図表
、第３図は第１図の回路動作を説明する動作波形図、第
４図は本発明の一実施例の構成図、第５図は従来の技術
によるクロックラインバッファの一例を示す回路図、第
６図は第５図の回路動作を説明する動作波形図。 Ｍｌ・３・５〜７・・・インバータ、Ｍ２・４・・・２
ＡＮＤ２ＮＯＲ回路、Ｔ１・Ｔ２・・・トランスファ回
路。
Claims (1)
- 半導体集積回路のクロックラインの布線路に設けられて
いるクロックラインバッファ回路において、互いに相反
するクロック信号の論理積によりアクティブ期間の重な
りを検出し各々のクロックのアクティブ期間を前記論理
積信号によりインアクティブにして成る事を特徴とする
半導体集積回路のクロックラインバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225763A JPH0273713A (ja) | 1988-09-09 | 1988-09-09 | 半導体集積回路のクロックラインバッフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225763A JPH0273713A (ja) | 1988-09-09 | 1988-09-09 | 半導体集積回路のクロックラインバッフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273713A true JPH0273713A (ja) | 1990-03-13 |
Family
ID=16834428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63225763A Pending JPH0273713A (ja) | 1988-09-09 | 1988-09-09 | 半導体集積回路のクロックラインバッフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273713A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04213914A (ja) * | 1990-12-11 | 1992-08-05 | Nec Ic Microcomput Syst Ltd | クロック重なり除去回路 |
| JP2006333105A (ja) * | 2005-05-26 | 2006-12-07 | Toshiba Microelectronics Corp | データラッチ回路およびそれを用いた液晶表示装置 |
| JP2008263147A (ja) * | 2007-04-13 | 2008-10-30 | Risho Kogyo Co Ltd | リアクトル |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181818A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | クロツク信号の発生回路 |
| JPS63110811A (ja) * | 1986-10-28 | 1988-05-16 | Mitsubishi Electric Corp | クロツクジエネレ−タ |
| JPH01268309A (ja) * | 1988-04-20 | 1989-10-26 | Mitsubishi Electric Corp | 二相クロツクジエネレータ |
-
1988
- 1988-09-09 JP JP63225763A patent/JPH0273713A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181818A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | クロツク信号の発生回路 |
| JPS63110811A (ja) * | 1986-10-28 | 1988-05-16 | Mitsubishi Electric Corp | クロツクジエネレ−タ |
| JPH01268309A (ja) * | 1988-04-20 | 1989-10-26 | Mitsubishi Electric Corp | 二相クロツクジエネレータ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04213914A (ja) * | 1990-12-11 | 1992-08-05 | Nec Ic Microcomput Syst Ltd | クロック重なり除去回路 |
| JP2006333105A (ja) * | 2005-05-26 | 2006-12-07 | Toshiba Microelectronics Corp | データラッチ回路およびそれを用いた液晶表示装置 |
| JP2008263147A (ja) * | 2007-04-13 | 2008-10-30 | Risho Kogyo Co Ltd | リアクトル |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3732556B2 (ja) | クロック供給回路 | |
| JP2002158567A (ja) | クロック信号からのパルス信号の生成 | |
| JPH04319693A (ja) | タイマ入力制御回路及びカウンタ制御回路 | |
| JPH0273713A (ja) | 半導体集積回路のクロックラインバッフア回路 | |
| JPH08116242A (ja) | 論理回路 | |
| JPS63227113A (ja) | 伝播回路 | |
| KR20040024788A (ko) | 스큐가 없는 듀얼 레일 버스 드라이버 | |
| JP2632512B2 (ja) | 半導体集積回路 | |
| US6346836B1 (en) | Synchronizing stage | |
| JP2001084773A (ja) | 半導体記憶装置 | |
| JPH04233014A (ja) | コンピュータ・システム | |
| JPH05327435A (ja) | 半導体集積回路装置 | |
| JPH03204222A (ja) | クロックドライバー回路 | |
| KR100295638B1 (ko) | 디디알에스디램용 부지연회로 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| US5675774A (en) | Circuit element on a single ended interconnection for generating a logical output finish/clock signal when detecting a state change to logical "1 or 0". | |
| JP3084856B2 (ja) | 双方向バッファ回路 | |
| JPH11134872A (ja) | Ｒａｍの出力回路 | |
| KR20000043231A (ko) | 데이타 출력장치 | |
| JPS63263943A (ja) | デ−タバス回路 | |
| JPH01212018A (ja) | パルスノイズ除去回路 | |
| JPH065090A (ja) | シフトレジスタ回路 | |
| JPH0685620A (ja) | フリップフロップ回路 | |
| JPS63220618A (ja) | 出力バツフア回路 | |
| JPH11144468A (ja) | アドレス遷移検出回路 |