JPS59154055A - 論理回路基板上の素子配置方法 - Google Patents
論理回路基板上の素子配置方法Info
- Publication number
- JPS59154055A JPS59154055A JP58028376A JP2837683A JPS59154055A JP S59154055 A JPS59154055 A JP S59154055A JP 58028376 A JP58028376 A JP 58028376A JP 2837683 A JP2837683 A JP 2837683A JP S59154055 A JPS59154055 A JP S59154055A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路基板上に素子を配置する方法に係り、
￥ｔｖＣ．高速電子論理回路で信号伝播遅延時間を考慮
した素子の配置を行なう際に好適な配置方法に関する。
￥ｔｖＣ．高速電子論理回路で信号伝播遅延時間を考慮
した素子の配置を行なう際に好適な配置方法に関する。
ＬＳＩや回路パッケージ等の電子部品の製造において、
論理回路基板上に素子を配置する場合、素子間金納ぶ信
号線に存在する浮遊容量、インダクタンス、抵抗による
信号の伝播遅延時間を考慮する必要がある。
論理回路基板上に素子を配置する場合、素子間金納ぶ信
号線に存在する浮遊容量、インダクタンス、抵抗による
信号の伝播遅延時間を考慮する必要がある。
一般に信号線長が長くなると浮遊容量、インダクタンス
、抵抗値は増大し、信号線を伝わる信号の電圧が一定電
圧レベルに到達するまでの時間が長くかかり、信号線の
長いもの程、信号伝播時間の遅れが大きくなる事になる
。このため、論理回路内の急゛ぐ信号の信号線長は、信
号の遅れによる誤動作を防ぐため短くシ、浮遊容量、イ
ンダクタンス、抵抗を減らす必要がある。
、抵抗値は増大し、信号線を伝わる信号の電圧が一定電
圧レベルに到達するまでの時間が長くかかり、信号線の
長いもの程、信号伝播時間の遅れが大きくなる事になる
。このため、論理回路内の急゛ぐ信号の信号線長は、信
号の遅れによる誤動作を防ぐため短くシ、浮遊容量、イ
ンダクタンス、抵抗を減らす必要がある。
このように、論理回路では急ぐ信号のレベルに応じて信
号線の長さを調整する必要があり、信号線の長さは、そ
の信号線に・つながる論理回路基板上の素子の位置で決
まる。
号線の長さを調整する必要があり、信号線の長さは、そ
の信号線に・つながる論理回路基板上の素子の位置で決
まる。
一般に、近くに存在する素子を結ぶ線は短かくなり、遠
くに離れた素子を結ぶ場合、信号線は長くなる。このた
め、急ぐレベルに応じた信号線長を最適化するためには
、急ぐ必要のあるイ百号につながる素子は近傍に、そう
でない素子は遠方に配置されるよう急ぐレベルに応じた
素子の配置が必要となる。
くに離れた素子を結ぶ場合、信号線は長くなる。このた
め、急ぐレベルに応じた信号線長を最適化するためには
、急ぐ必要のあるイ百号につながる素子は近傍に、そう
でない素子は遠方に配置されるよう急ぐレベルに応じた
素子の配置が必要となる。
しかしながら、従来の素子の配置方法では、総配線長が
最短となるように、回路基板上の素子の位置を決めてい
たため、素子の配置段階では、素子間の信号伝播遅延時
間が考慮されず、あとになって人手による素子の配置変
更等を余儀なくされる欠点があった。
最短となるように、回路基板上の素子の位置を決めてい
たため、素子の配置段階では、素子間の信号伝播遅延時
間が考慮されず、あとになって人手による素子の配置変
更等を余儀なくされる欠点があった。
これを図を用いて説明すると、第１図は配置対象となる
素子を回路基板上に収まるように任意に配置し、各素子
間の接続関係を示したものである第１図において、Ａ−
Ｆは基板上に配置する素子ＧとＨは入出力ピン、１〜８
は素子間を結ぶ仮の配線パターン、９はスルーホールで
ある。なお、基板に印した破線は配線チャネルを示す。
素子を回路基板上に収まるように任意に配置し、各素子
間の接続関係を示したものである第１図において、Ａ−
Ｆは基板上に配置する素子ＧとＨは入出力ピン、１〜８
は素子間を結ぶ仮の配線パターン、９はスルーホールで
ある。なお、基板に印した破線は配線チャネルを示す。
ここで、素子ＡＣ間、Ａ２間に各々像号線が１本、素子
ＡＤ間、Ａ８間に各々信号線が２本、素子Ｂから入出力
ピンＧ、 Ｈへ信号線が２本出ている。この論理回路中
で最も急ぐ信号線は素子ＡＣ間を結ぶ８の配線パターン
と、素子Ｂと入出力ピンを結ぶｌ、２の配線パターンで
あり、素子ＡＦ間を結ぶ配線パターン８は通常の時間で
良いものであり、素子ＡＩ）間を結ぶ４．５の配線パタ
ーンと素子ＡＥ間を結ぶ６．７の配線パターンが遅くて
良いものであり、又、第１図中、ＡＣＥの素子とＢＤＦ
の素子列の間の距離は７格子であるとする。この場合、
従来の素子配置方法で、素子間を結ぶ信号線の長さの総
和が最小になるように素子を配置した図が第２図である
。第２図によれば、第１図の素子を大幅に入れ替え、線
長の総和の最。 小化を実現しており、配線処理は容
易に行ない得、 る事が予測できるが、信号の信号伝
播遅延時間の見地からは、８の急ぐ信号線が長くなり、
信号伝播遅延時間も大きく、所期の目的を達成すること
ができない。
ＡＤ間、Ａ８間に各々信号線が２本、素子Ｂから入出力
ピンＧ、 Ｈへ信号線が２本出ている。この論理回路中
で最も急ぐ信号線は素子ＡＣ間を結ぶ８の配線パターン
と、素子Ｂと入出力ピンを結ぶｌ、２の配線パターンで
あり、素子ＡＦ間を結ぶ配線パターン８は通常の時間で
良いものであり、素子ＡＩ）間を結ぶ４．５の配線パタ
ーンと素子ＡＥ間を結ぶ６．７の配線パターンが遅くて
良いものであり、又、第１図中、ＡＣＥの素子とＢＤＦ
の素子列の間の距離は７格子であるとする。この場合、
従来の素子配置方法で、素子間を結ぶ信号線の長さの総
和が最小になるように素子を配置した図が第２図である
。第２図によれば、第１図の素子を大幅に入れ替え、線
長の総和の最。 小化を実現しており、配線処理は容
易に行ない得、 る事が予測できるが、信号の信号伝
播遅延時間の見地からは、８の急ぐ信号線が長くなり、
信号伝播遅延時間も大きく、所期の目的を達成すること
ができない。
本発明の目的は、上記従来方式の欠点を解決し、回路基
板上に素子の配置を行う際に、素子間の信号伝播遅延時
間を最適にする素子配置方法を提供することにある。
板上に素子の配置を行う際に、素子間の信号伝播遅延時
間を最適にする素子配置方法を提供することにある。
従来の素子配置方法は、単に素子間を結ぶ配線パターン
の総線長を最小にするものであった。この従来方法の評
価式は、素子間を結ぶ配線パターン長を’！ ＋ ’２
＋・・・八とし、総配線長をＬとすると、 Ｌ＝ｌ＋ｌ ＋・・・＋ら （１）２ で表わされ、Ｌを最／Ｊ％に子るように素子を配置する
。
の総線長を最小にするものであった。この従来方法の評
価式は、素子間を結ぶ配線パターン長を’！ ＋ ’２
＋・・・八とし、総配線長をＬとすると、 Ｌ＝ｌ＋ｌ ＋・・・＋ら （１）２ で表わされ、Ｌを最／Ｊ％に子るように素子を配置する
。
これに対し、本発明の方法は（１）の評価式に信号伝播
遅延時間を考慮した重みを与え、素子間の信号伝播遅延
時間を最適設計するものである。信号の急ぐ割合を８段
階のレベルに分けた場合の本発明における評価式は次の
ようになる。
遅延時間を考慮した重みを与え、素子間の信号伝播遅延
時間を最適設計するものである。信号の急ぐ割合を８段
階のレベルに分けた場合の本発明における評価式は次の
ようになる。
Ｌ＝Ｆ、−１，＋ＦＢ−１．＋Ｆ、−１．＋−・＋ＦＢ
−１，（２）Ｆｈ ＞ ＦＢ ＞ ＦＯ ここで、ＦＡ Ｉ ＦＢ ｅ ＦＯは信号伝播遅延時間
の重み付けであり、ＦＡ は遅延時間を最小にする必要
のあるもの、ＦＢ は通常の時間で良いもの、ＦＯは遅
くて良いものである。（２）式でＬが最小になるように
素子を配置すると、信号伝播時間を最適化した論理回路
を設計できる。
−１，（２）Ｆｈ ＞ ＦＢ ＞ ＦＯ ここで、ＦＡ Ｉ ＦＢ ｅ ＦＯは信号伝播遅延時間
の重み付けであり、ＦＡ は遅延時間を最小にする必要
のあるもの、ＦＢ は通常の時間で良いもの、ＦＯは遅
くて良いものである。（２）式でＬが最小になるように
素子を配置すると、信号伝播時間を最適化した論理回路
を設計できる。
第８図は、第１図の素子群と信号線群の関係を有するも
のに対して、本発明の素子配置方法を適用した場合の図
であり、詳しくは、信号の伝播遅延時間を考慮した前述
の評価式（２）により、総配線長りを最小にするように
第１図の素子の配置を繰り返して求めた図である。こ＼
で、（２）式中の信号線の重み付けはＦＡ ＝ ８、Ｆ
Ｂ ＝ ４、Ｆｃ＝１とした。
のに対して、本発明の素子配置方法を適用した場合の図
であり、詳しくは、信号の伝播遅延時間を考慮した前述
の評価式（２）により、総配線長りを最小にするように
第１図の素子の配置を繰り返して求めた図である。こ＼
で、（２）式中の信号線の重み付けはＦＡ ＝ ８、Ｆ
Ｂ ＝ ４、Ｆｃ＝１とした。
第８図によれば、信号の伝播速度の最も急ぐ配線パター
ン８の長さは？格子で最短となったことが分かる。一方
、第２図に比べて配線パターン４゜５、６．７は長くな
ったが、これらは信号伝播遅延時間が大きくても良いた
め問題はない。即ち、評何代（２）を適用し、総配線長
りを最小にするように素子の配ｔを行うことにより、信
号伝播遅延時間の見地から全ての条件を満足する効果が
得られる。
ン８の長さは？格子で最短となったことが分かる。一方
、第２図に比べて配線パターン４゜５、６．７は長くな
ったが、これらは信号伝播遅延時間が大きくても良いた
め問題はない。即ち、評何代（２）を適用し、総配線長
りを最小にするように素子の配ｔを行うことにより、信
号伝播遅延時間の見地から全ての条件を満足する効果が
得られる。
第４図及び第５図は本発明の別の実施例を説明する図で
ある。
ある。
第４図は、対象とする論理回路例の素子の論理接続関係
を示すブロック図である。第４図において、１１と１２
はフリップ７０ツブ素子であり、それぞれ信号線１８を
通してクロック端子１４゜１４’から供給されるクロッ
クパルスの立上りで、信号線１５．１６の論理値を記憶
する動作を行う。
を示すブロック図である。第４図において、１１と１２
はフリップ７０ツブ素子であり、それぞれ信号線１８を
通してクロック端子１４゜１４’から供給されるクロッ
クパルスの立上りで、信号線１５．１６の論理値を記憶
する動作を行う。
１７は該論理回路の入力ビン、１８は出力ピンである。
第４図の論理回路では、信号線１８にクロックパルスが
印加された時、素子１が変化する前の値を一旦、ＡＮＤ
ゲートを通して素子２へ取り込む動作をする論理になっ
ている。このため、この論理回路中、信号の伝播の最も
急ぐ必要のある信号線は１８であり、この信号線１８の
信号伝播遅延時間が大きい場合、素子１１の状態が変化
する途中、あるいは変化してしまった後に、素子１２が
信号線１６の論理値を取り込む事になり、設計者の意図
せぬ動作をする事になる。
印加された時、素子１が変化する前の値を一旦、ＡＮＤ
ゲートを通して素子２へ取り込む動作をする論理になっ
ている。このため、この論理回路中、信号の伝播の最も
急ぐ必要のある信号線は１８であり、この信号線１８の
信号伝播遅延時間が大きい場合、素子１１の状態が変化
する途中、あるいは変化してしまった後に、素子１２が
信号線１６の論理値を取り込む事になり、設計者の意図
せぬ動作をする事になる。
第５図は、第４図の例に対して（２）式を適用し、最も
急ぐ信号Ｎ８に８の重みを、他の信号線には１の重みを
与え、Ｌが最小になるように、半導体集積回路基板上へ
素子を最適配置した図である。
急ぐ信号Ｎ８に８の重みを、他の信号線には１の重みを
与え、Ｌが最小になるように、半導体集積回路基板上へ
素子を最適配置した図である。
第５図中、１９と２０は素子列、２１はスルーホールで
あり、１１〜１８は第４図の符号と対応している。第５
図においては、信号の伝播の最も急ぐ必要のある信号線
８は、ｌｌと１２の素子を結ぶ組合せのうち最小の格子
数となり、配線遅延時間は最小になっている。
あり、１１〜１８は第４図の符号と対応している。第５
図においては、信号の伝播の最も急ぐ必要のある信号線
８は、ｌｌと１２の素子を結ぶ組合せのうち最小の格子
数となり、配線遅延時間は最小になっている。
第６図はプリント基板上に大規模集積回路とＩＣ２信号
伝播遅延時間を最小にするよう配置した本発明の他の実
施例である。図中、８１で示す信号線が最も急ぐもので
あり、信号伝播遅延時間が最小になっている。なお、８
２は大規模集積回路、８８はＩＣを示している。
伝播遅延時間を最小にするよう配置した本発明の他の実
施例である。図中、８１で示す信号線が最も急ぐもので
あり、信号伝播遅延時間が最小になっている。なお、８
２は大規模集積回路、８８はＩＣを示している。
第７図はＬＳＩや回路パッケージの電子部品を自動的に
設計製造するシステムの概略図であり、４１は所定のプ
ログラムにより素子の最適配置処理を実行する電子計算
機、４ｚは電子計算機４１での処理結果を記録しておく
磁気テープ装置、４８は磁気テープ装置４２の製造情報
に従って回路パッケージを自動製造していくパッケージ
製造機、４４は同じく磁気テープ装置４２の製造情報に
従ってＬＳＩを自動製造してい（ＬＳＩ製造機、４５と
４６は回路パッケージ、ＬＳＩである。こ＼で、本発明
は電子計算機４１での素子の最適配置処理にか＼わるも
ので、本発明を適用した場合の電子計算機４１での処理
の流れを第８図に示す。
設計製造するシステムの概略図であり、４１は所定のプ
ログラムにより素子の最適配置処理を実行する電子計算
機、４ｚは電子計算機４１での処理結果を記録しておく
磁気テープ装置、４８は磁気テープ装置４２の製造情報
に従って回路パッケージを自動製造していくパッケージ
製造機、４４は同じく磁気テープ装置４２の製造情報に
従ってＬＳＩを自動製造してい（ＬＳＩ製造機、４５と
４６は回路パッケージ、ＬＳＩである。こ＼で、本発明
は電子計算機４１での素子の最適配置処理にか＼わるも
ので、本発明を適用した場合の電子計算機４１での処理
の流れを第８図に示す。
第８図において、５１が゛本発明で付加したステップで
あり、５２のステップは従来と同じである。
あり、５２のステップは従来と同じである。
電子計算機４１で（２）式を適用し、そのＬが最小にな
るように素子の最適配置を決める処理は１いわゆる最適
自動プログラミング手法を適用することにより容易に実
現可能である。
るように素子の最適配置を決める処理は１いわゆる最適
自動プログラミング手法を適用することにより容易に実
現可能である。
本発明によれば、論理回路内の素子間の信号伝播遅延時
間を考慮した素子配置が可能になるため、高速電子論理
回路のように、信号伝播遅延時間の制約の厳しいものに
も対応できる効果がある。
間を考慮した素子配置が可能になるため、高速電子論理
回路のように、信号伝播遅延時間の制約の厳しいものに
も対応できる効果がある。
第１図は回路基板上の素子と信号線の関係を示す図、第
２図は第１図の例に対し従来の方法で総配線長を最短に
した場合の図、第８図は第１図の例に対し本発明を適用
した場合の図、第４図及び第５図は本発明の他の適用例
を示す図、第６図は本発明の更に他の適用例を示す図、
第７図は自動電子部品製造システムの概略図、第８図は
本発明の処理フローを示す図である。 ４１・・・電子計算機、４２・・・磁気テープ装置、４
８・・・パッケージ製造機、４４・・・ＬＳＩ製造機、
５１・・・本発明による処理ステップ。 代理人 弁理士 鈴 木 誠 第１図 第２図 第３図
２図は第１図の例に対し従来の方法で総配線長を最短に
した場合の図、第８図は第１図の例に対し本発明を適用
した場合の図、第４図及び第５図は本発明の他の適用例
を示す図、第６図は本発明の更に他の適用例を示す図、
第７図は自動電子部品製造システムの概略図、第８図は
本発明の処理フローを示す図である。 ４１・・・電子計算機、４２・・・磁気テープ装置、４
８・・・パッケージ製造機、４４・・・ＬＳＩ製造機、
５１・・・本発明による処理ステップ。 代理人 弁理士 鈴 木 誠 第１図 第２図 第３図
Claims (2)
- （１） Ｌ Ｓ Ｉや回路パッケージの設計、製造を自
動的に行うシステムにおいて、回路基板上に配置する素
子間の信号線に重みを与え、全ての信号線について、そ
の長さと重みの積を求め、この積の総和が最小になるよ
うに回路基板上の素子の配置を決めるととｔ−特徴とす
る論理回路基板上の素子配置方法。 - （２）上記信号線に与える重みの度合は、当該信号線方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028376A JPS59154055A (ja) | 1983-02-22 | 1983-02-22 | 論理回路基板上の素子配置方法 |
| US06/578,211 US4636966A (en) | 1983-02-22 | 1984-02-08 | Method of arranging logic circuit devices on logic circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028376A JPS59154055A (ja) | 1983-02-22 | 1983-02-22 | 論理回路基板上の素子配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154055A true JPS59154055A (ja) | 1984-09-03 |
| JPS64821B2 JPS64821B2 (ja) | 1989-01-09 |
Family
ID=12246915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028376A Granted JPS59154055A (ja) | 1983-02-22 | 1983-02-22 | 論理回路基板上の素子配置方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4636966A (ja) |
| JP (1) | JPS59154055A (ja) |
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| JPH0494217U (ja) * | 1991-01-11 | 1992-08-17 |
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| JPH0756656B2 (ja) * | 1985-09-26 | 1995-06-14 | 株式会社日立製作所 | ゲ−ト論理自動更新方法 |
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-
1983
- 1983-02-22 JP JP58028376A patent/JPS59154055A/ja active Granted
-
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- 1984-02-08 US US06/578,211 patent/US4636966A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US4636966A (en) | 1987-01-13 |
| JPS64821B2 (ja) | 1989-01-09 |
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