JPH0679319B2 - 配置更新方法 - Google Patents

配置更新方法

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JPH0679319B2
JPH0679319B2 JP60074219A JP7421985A JPH0679319B2 JP H0679319 B2 JPH0679319 B2 JP H0679319B2 JP 60074219 A JP60074219 A JP 60074219A JP 7421985 A JP7421985 A JP 7421985A JP H0679319 B2 JPH0679319 B2 JP H0679319B2
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体集積回路あるいはプリント板上（以下
基板と称す。）の回路素子の配置の更新方法に係り、特
に対話形式で半導体集積回路上の回路素子の配置修正に
好適な配置更新方法に関する。
〔発明の背景〕
基板上に論理回路素子を配置し、素子の端子間の信号線
の配線を横方向は第１層の配線、縦方向は第２層の配線
を用いる等縦横の直交配線を用いて結線していくレイア
ウト方式（配置・配線手法そのものについては、例え
ば、電子通信学会論文誌1983年第J66−Ｃ巻No.12,p1164
〜1171参照）において、一般に、論理回路素子の駆動能
力により配線長を一定値以下にする必要がある。すなわ
ち、１つの信号線につながる論理回路素子の集合があま
り広い範囲に配置されると、この制約条件が守れなくな
る。
配置更新システムは、特に基板上の論理回路素子の配置
状態を更新するもので、論理回路素子の形状と配置位
置、および何も配置されてない空き位置等が表示でき、
論理回路素子の交換、移動が可能であり、ある特定の信
号線につながる論理回路素子の集合を色わけしたり線分
で結び表示することができる。
従来の配置更新方法によれば、特定の信号線につながる
論理回路の集合の配置を変更して、制約条件を守ろうと
する場合、どの素子を選択し、どの位置に移動または交
換すればよいかが不明なため、利用者の直感による試行
錯誤にたよることになり、配置制約条件を守つた最終的
配置を決定するのに多くの時間を要す欠点があつた。
〔発明の目的〕
本発明の目的は、配置制約条件を守るために論理回路素
子の配置位置を変更する際、選択すべき素子およびその
移動先の位置の決定が容易な配置方法を提供することに
ある。
〔発明の概要〕
論理回路素子の端子間の配線はｘ（横）方向とｙ（縦）
方向の直交した２方向を用いて、しかも配線層をｘ方向
とｙ方向で区別してなされる。このような配線方式を採
用する場合、２点間の距離は次式で表わされる直交距離
が用いられる。
ｄ（p1,p2）＝|x1−x2|＋|y1−y2| ここで（xi,yi）はpiの座標である。この距離がｌ以下
の領域は第１図に示すように、ｌを対角長とする菱形で
ある。すなわち、この菱形内の２点間距離はｌ以下であ
る。したがつて、配線長を基準値ｌ以下に押さえるため
には、ｌを対角長とする菱形を構成し、結線すべき端子
すなわち論理回路素子をこの菱形で示される範囲内に配
置しておけば、極端な配線の迂回がない限り配線長ｌ以
内で配線できる可能性が高い。
一般に、配置制約条件は、単純に配線長で与えられるよ
りも配線容量等で与えられる。単位長さ当りの配線容量
は、配線層により異なり、ｘ方向とｙ方向では同じ長さ
でも配線容量が異なつてくる。配線容量を基準値Ｃ以下
に押さえるためには、第２図に示すようにｘ方向とｙ方
向の配線材料の単位長さ当りの配線容量から基準値Ｃを
長さに換算したlxとlyを対角長とする菱形を求めその範
囲内に配置すればよい。
上述のように配置制約条件は菱形の範囲に換算でき、こ
の菱形と論理回路素子の配置状態を重ね合せて表示する
ことにより、菱形の外側に配置された素子を菱形の内側
に配置変更すれば、配置制約条件が容易に守れることに
なる。
〔発明の実施例〕
以下、本発明の一実施例を図により説明する。
第３図は、基板上の論理回路素子の配置状態を表示した
ものであり、線分８は論理回路素子4A〜4Eが、ある１つ
の信号線に属すことを示しており、素子4Dが他の素子よ
り遠い位置に配置されている。すなわち、この信号線に
対する配置制御条件より大きさを定めた菱形では、この
信号に属す５つの素子4A,4B,4C,4D,4E全部は囲むことが
できない。菱形６は、素子4Dを除き、４つの素子4A,4B,
4C,4Eを囲む位置に表示したものである。第４図は、第
３図の表示に基づき、菱形６の外側に配置された素子4D
と、菱形６の内側にある空き位置5Aを変換した状態を示
している。この信号に属す５つの素子全部が菱形６内に
配置されており、配置制約条件を満足していることがわ
かる。
第５図は、菱形６の外側に配置されている素子4Dを菱形
６の内側に配置されている素子と交換しようと考えたと
きの説明図である。交換相手が空き位置であれば、交換
しても相手が配置制約条件に違反することはない。しか
し、相手が別の信号線に属す素子の場合は、交換すると
違反する可能性があり、交換の前に違反するかどうかを
チエツクする必要がある。菱形６内に配置されている別
の信号線に属す素子4Fとの交換を考えたとき、4Fは線分
8Aで示すように素子4Gと関連しており、それらが配置制
約に適合しておれば、それらの配置制約条件より大きさ
を定めた菱形で、素子4Fおよび4Gを囲むことができる。
この菱形を素子4Fおよび4Gを囲みながら、しかも、注目
している素子4Dを囲む位置に移動したのが第５図に示す
菱形6Aである。第５図の表示に基づき、素子4Dと4Fの配
置位置を交換すれば、それぞれの素子の配置制約条件を
守ることができる。
第６図は、本発明に基づく菱形を表示するための構成図
の一実施例であり、第７図はその動作フローチャートで
ある。なお、第７図の実線枠は計算機処理を示し、一点
鎖線枠はCRT表示動作を示し、破線枠は操作者の入力動
作を示す。第６図において、DDSは設計情報の記憶装
置、LDGSは配置更新システム、GDSは表示装置である。
記憶装置DDS中のDRDは設計規則データで配置制約条件を
含み、DDは設計データで論理データと配置データを含
む、配置更新システムLDGS中のDINはデータ入力部、DOU
Tはデータ出力部、APRは自動配置配線処理部、DPLは配
置作図処理部、CHKは配置制約条件チエツク部、DIAは菱
形の作図処理部、PUPは配置更新処理部、GIFは表示装置
とのインタフエースである。表示装置中のCRTはブラウ
ン管、CONは表示用コンソールである。
第６図、第７図において、表示用コンソールCONより配
置状態の表示を指示すると（101）、配置更新システムL
DGSのデータ入力部DINが設計規則データDRDおよび設計
データDDを読み込み（102）配置データがない場合は自
動配置配線処理部APRにより配置データを作成した後、
配置作図処理部DPLが配置状態を作図して表示用インタ
フエースGIFを通して表示装置中のCRTに描画する（10
3）。さらに、操作者がコンソールCONより配置制約条件
に違反する論理回路素子の表示を指示すると（104）、
配置制約条件チエツク部CHKが信号線毎に配線長を求
め、それが許容されるための基準値以上であればその信
号線に属す論理回路素子を色わけしたり線分８（第３
図）で結ぶことにより他との識別を可能にする（10
5）。この時、操作者が特定の１つの信号線に属す素子
例えば4Eの配置されるべき範囲の表示をコンソールCON
より指示すると（106）、菱形作図処理部DIAが、設計規
則データより菱形の大きさを計算し配置状態図に重ね
て、この素子4Eに中心がくるようにこの菱形を表示する
（107）。この際、１つの信号線に属する素子グループ4
A,4B,4C,4Dの内、出来るだけ多くの素子がこの菱形内に
含まれるように菱形中心位置を定めることも望ましい。
このようにして第３図に示した配置状態図が得られる。
この表示に基づいて、レイアウト設計者が、コンソール
CONより論理回路素子4Dと空き位置5Aの交換を指示する
と（108）、配置更新処理部PUPが配置状態を変更する。
変更後の配置状態は、データ出力部DOUTにより記憶装置
DRD中の設計データDDに格納され、前述と同じ方法で結
果を表示でき、第４図に示した配置状態図が得られる
（109）。
第３図に示した表示において、レイアウト設計者が論理
回路素子4Dと4Fの交換を意図したときコンソールCONよ
り、素子4Fに対応する配置範囲の表示を指示すると素子
4Fを中心に有する菱形が表示され、これを、4Fの配置制
約条件を守りながら、4Dを囲む位置に移動することを指
示するにより、第５図の菱形6Aが得られる。4Dを4Fの位
置に移動すれば、4Dの配置制約条件を示す菱形６内に配
置でき、また4Fを4Dの位置に移動しても同じ菱形6A内で
あるから、4Dと4Fを交換すれば両者共に配置制約条件を
守れることになる。したがつて設計者はこの交換をコン
ソールCONより指示できる。
以上説明したように本実施例によれば、配置制約条件を
菱形の範囲という目に見える形に変換できるので配置修
正対象の選択と移動先の決定を容易にする効果がある。
以上の説明においては、配置制約条件として配線容量に
制約がある場合を示したが、配線抵抗に制約がある場合
も同様である。また配線容量と配線抵抗の両方のように
複数条件がある場合に複数の菱形を同時に表示すること
も可能である。
以上の説明においては、配置制約条件を菱形の配置範囲
に変換する際、基準値より直接求めたlxとlyを用いるこ
とを前提としたが、これに係数αとβを掛けてαlx,βl
yを用いることも可能である。これにより配線の迂回を
考慮に入れたり、実際の状況に合つた運用ができる。特
にある点から等基準にある点の範囲を求めたい場合はα
＝β＝２とすれば良い。
以上の説明においては、自動配置配線処理により配置デ
ータを作成する場合を示したが、人手設計により配置デ
ータを作成する場合も同様に適用可能である。
〔発明の効果〕
本発明によれば、配置制約条件を守るために、配置を修
正する場合、菱形という目に見える形で対象範囲が限定
できるため、修正対象とすべき論理回路素子の選択と、
移動先の決定が容易にでき、しかもその修正が配置制約
条件を守れないために再修正するような試行錯誤をなく
すことができるので設計効率向上の効果がある。
【図面の簡単な説明】
第１図は、ｌを対角長とする菱形で配線長ｌ以下の領域
を示す概念図、第２図はlxおよびlyを対角長とする菱形
で配置制約条件を示す概念図、第３図〜第５図は配置状
態と本発明に係る菱形を重ね合せて表示した配置状態
図、第６図は本発明の一実施例の構成図、第７図は第６
図の配置更新システムの動作フローチャートである。 １……半導体集積回路、２……ボンデイングパツド、３
……外部論理回路素子、４……論理回路素子、５……空
き素子、６……菱形、７……端子、８……線分。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】操作者から回路素子の配置状態の表示が指
    示されると、配置更新システムは複数の回路素子の配置
    制約条件を記述した設計規則データと該回路素子の配置
    データを記述した設計データを読み込み、該回路素子の
    配置データに基づいて各回路素子の配置状態を示す図形
    を表示し、表示された配置状態を示す図形で、前記設計
    規則データの配置制約条件に違反する回路素子の表示が
    指示されると、違反する該回路素子を他の回路素子群と
    識別して描画し、次に該配置制約条件を満たし、かつ回
    路素子群の一部が含まれる領域を決定して、該決定され
    た領域を表示されている配置状態の図形に重畳して表示
    し、違反する回路素子と該領域内の他の回路素子との配
    置交換が指示されると、指示に基づき該配置データを変
    更して前記設計データを更新することを特徴とする配置
    更新方法。
  2. 【請求項２】前記領域は、菱形の形状を有することを特
    徴とする特許請求の範囲第１項記載の配置更新方法。
  3. 【請求項３】前記領域は、配置制約条件としてあらかじ
    め与えられた、該素子群間を結ぶ許容配線長に基づき該
    菱形の縦横の対角長を決定することを特徴とする特許請
    求の範囲第２項に記載の配置更新方法。
  4. 【請求項４】前記領域は、配置制約条件としてあらかじ
    め与えられた該素子群間の配線に付随する静電容量の許
    容値に基づき該菱形の縦横の対角長を決定することを特
    徴とする特許請求の範囲第２項記載の配置更新方法。
  5. 【請求項５】前記縦横の対角長は、互いに独立に決定す
    ることを特徴とする特許請求の範囲第３項または第４項
    記載の配置更新方法。
  6. 【請求項６】前記表示された領域の中心位置を操作者か
    ら指示される位置に移動して該領域を表示することを特
    徴とする特許請求の範囲第１項または第２項に記載の配
    置更新方法。
  7. 【請求項７】前記回路素子の配置は、集積回路上の配置
    であることを特徴とする特許請求の範囲第１項から第５
    項までのいずれかに記載の配置更新方法。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4974175A (en) * 1987-06-19 1990-11-27 Hitachi, Ltd. Drawing information processing method and apparatus
JPH0650515B2 (ja) * 1987-06-19 1994-06-29 株式会社日立製作所 設計支援方法及びその設計支援装置
JPS6432337A (en) * 1987-07-29 1989-02-02 Hitachi Ltd Method for instructing influence of program change
US5684723A (en) * 1987-11-16 1997-11-04 Fujitsu Limited Device simulation method and device simulator
JP2664465B2 (ja) * 1989-03-15 1997-10-15 富士通株式会社 半導体装置のセル配置方法
US5309371A (en) * 1989-06-28 1994-05-03 Kawasaki Steel Corporation Method of and apparatus for designing circuit block layout in integrated circuit
US5231590A (en) * 1989-10-13 1993-07-27 Zilog, Inc. Technique for modifying an integrated circuit layout
KR0168829B1 (ko) * 1989-11-06 1999-02-01 리차드 알. 피카드 복수의 개별 집적 회로를 단일 집적 회로화하는 방법
JP2522420B2 (ja) * 1989-11-28 1996-08-07 日本電気株式会社 自動配線設計装置
JPH03188650A (ja) * 1989-12-18 1991-08-16 Hitachi Ltd 配線経路処理方法、配線経路処理システム、及び半導体集積回路
US5557531A (en) * 1990-04-06 1996-09-17 Lsi Logic Corporation Method and system for creating and validating low level structural description of electronic design from higher level, behavior-oriented description, including estimating power dissipation of physical implementation
US5541849A (en) * 1990-04-06 1996-07-30 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including estimation and comparison of timing parameters
US5553002A (en) * 1990-04-06 1996-09-03 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, using milestone matrix incorporated into user-interface
US5222030A (en) * 1990-04-06 1993-06-22 Lsi Logic Corporation Methodology for deriving executable low-level structural descriptions and valid physical implementations of circuits and systems from high-level semantic specifications and descriptions thereof
US5870308A (en) * 1990-04-06 1999-02-09 Lsi Logic Corporation Method and system for creating and validating low-level description of electronic design
US5598344A (en) * 1990-04-06 1997-01-28 Lsi Logic Corporation Method and system for creating, validating, and scaling structural description of electronic device
US5555201A (en) * 1990-04-06 1996-09-10 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information
US5867399A (en) * 1990-04-06 1999-02-02 Lsi Logic Corporation System and method for creating and validating structural description of electronic system from higher-level and behavior-oriented description
US5572436A (en) * 1990-04-06 1996-11-05 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design
US5623418A (en) * 1990-04-06 1997-04-22 Lsi Logic Corporation System and method for creating and validating structural description of electronic system
US5544066A (en) * 1990-04-06 1996-08-06 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including estimation and comparison of low-level design constraints
US5572437A (en) * 1990-04-06 1996-11-05 Lsi Logic Corporation Method and system for creating and verifying structural logic model of electronic design from behavioral description, including generation of logic and timing models
US5544067A (en) * 1990-04-06 1996-08-06 Lsi Logic Corporation Method and system for creating, deriving and validating structural description of electronic system from higher level, behavior-oriented description, including interactive schematic design and simulation
US5208764A (en) * 1990-10-29 1993-05-04 Sun Microsystems, Inc. Method for optimizing automatic place and route layout for full scan circuits
US5459673A (en) * 1990-10-29 1995-10-17 Ross Technology, Inc. Method and apparatus for optimizing electronic circuits
US5325309A (en) * 1991-04-30 1994-06-28 Lsi Logic Corporation Method and apparatus for integrated circuit diagnosis
US5315534A (en) * 1991-06-25 1994-05-24 Unisys Corporation Computer process for interconnecting logic circuits utilizing softwire statements
US5450331A (en) * 1992-01-24 1995-09-12 Vlsi Technology, Inc. Method for verifying circuit layout design
US5398195A (en) * 1992-02-21 1995-03-14 International Business Machines Corporation Method and system for providing a non-rectangular floor plan
US5363313A (en) * 1992-02-28 1994-11-08 Cadence Design Systems, Inc. Multiple-layer contour searching method and apparatus for circuit building block placement
US5526517A (en) * 1992-05-15 1996-06-11 Lsi Logic Corporation Concurrently operating design tools in an electronic computer aided design system
US5452224A (en) * 1992-08-07 1995-09-19 Hughes Aircraft Company Method of computing multi-conductor parasitic capacitances for VLSI circuits
US5629859A (en) * 1992-10-21 1997-05-13 Texas Instruments Incorporated Method for timing-directed circuit optimizations
US5493510A (en) * 1992-11-10 1996-02-20 Kawasaki Steel Corporation Method of and apparatus for placing blocks in semiconductor integrated circuit
JP2898493B2 (ja) * 1992-11-26 1999-06-02 三菱電機株式会社 ミリ波またはマイクロ波ｉｃのレイアウト設計方法及びレイアウト設計装置
US5436849A (en) * 1993-02-09 1995-07-25 International Business Machines Corporation Incremental logic synthesis system for efficient revision of logic circuit designs
US5481474A (en) * 1993-07-22 1996-01-02 Cadence Design Systems, Inc. Double-sided placement of components on printed circuit board
JPH0793386A (ja) * 1993-09-28 1995-04-07 Fujitsu Ltd Ｌｓｉ実装設計システム
JP3192057B2 (ja) * 1994-03-18 2001-07-23 富士通株式会社 配線プログラム生成方法及びその装置
JP3150527B2 (ja) * 1994-04-04 2001-03-26 富士通株式会社 プリント配線板の改造支援装置
US5535134A (en) * 1994-06-03 1996-07-09 International Business Machines Corporation Object placement aid
US5825661A (en) * 1996-05-01 1998-10-20 International Business Machines Corporation Method and apparatus for automatic post-layout optimization of an integrated circuit
US6175948B1 (en) 1998-02-05 2001-01-16 Motorola, Inc. Method and apparatus for a waveform compiler
US6532439B2 (en) 1998-06-18 2003-03-11 Sun Microsystems, Inc. Method for determining the desired decoupling components for power distribution systems
US6385565B1 (en) * 1998-06-18 2002-05-07 Sun Microsystems, Inc. System and method for determining the desired decoupling components for power distribution systems using a computer system
US6473891B1 (en) * 2000-05-03 2002-10-29 Lsi Logic Corporation Wire routing to control skew
US6789241B2 (en) * 2002-10-31 2004-09-07 Sun Microsystems, Inc. Methodology for determining the placement of decoupling capacitors in a power distribution system
US7269817B2 (en) * 2004-02-10 2007-09-11 International Business Machines Corporation Lithographic process window optimization under complex constraints on edge placement
JP6254365B2 (ja) * 2013-05-29 2017-12-27 Ｎｅｃプラットフォームズ株式会社 設計支援装置、設計支援方法および設計支援プログラム
US9378326B2 (en) * 2014-09-09 2016-06-28 International Business Machines Corporation Critical region identification

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3617714A (en) * 1969-04-15 1971-11-02 Bell Telephone Labor Inc Method of minimizing the interconnection cost of linked objects
JPS59154055A (ja) * 1983-02-22 1984-09-03 Hitachi Ltd 論理回路基板上の素子配置方法
US4577276A (en) * 1983-09-12 1986-03-18 At&T Bell Laboratories Placement of components on circuit substrates
US4630219A (en) * 1983-11-23 1986-12-16 International Business Machines Corporation Element placement method
US4636965A (en) * 1984-05-10 1987-01-13 Rca Corporation Routing method in computer-aided-customization of universal arrays and resulting integrated circuit

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