JP2898493B2

JP2898493B2 - ミリ波またはマイクロ波ｉｃのレイアウト設計方法及びレイアウト設計装置

Info

Publication number: JP2898493B2
Application number: JP4341712A
Authority: JP
Inventors: 憲之谷野; 善伸佐々木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-11-26
Filing date: 1992-11-26
Publication date: 1999-06-02
Anticipated expiration: 2014-06-02
Also published as: US5905654A; DE69327636T2; EP0599469A2; EP0599469B1; EP0599469A3; DE69327636D1; JPH06163698A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ミリ波半導体集積回
路（以下、ミリ波ＩＣと称す）またはマイクロ波半導体
集積回路（以下、マイクロ波ＩＣと称す）のレイアウト
設計方法およびレイアウト設計装置に関し、特に、設計
作業が容易で、回路設計者にかかる負担を軽減すること
ができ、しかも、レイアウトを最適化する際の処理速度
を速くできるミリ波またはマイクロ波ＩＣのレイアウト
設計方法およびレイアウト設計装置に関するものであ
る。

【０００２】

【従来の技術】従来、ＣＡＤシステムを用いたミリ波ま
たはマイクロ波ＩＣのレイアウト設計は、データベース
に所望のＩＣを構成する上で必要な回路素子データを格
納し、所定のマスクパターン作成用のデータフォーマッ
ト（例えば、ＣＡＬＭＡＧＤＳIIフォーマット）を用
い、ＩＣ製造プロセスの転写工程におけるマスク合わせ
精度や加工精度等に基づく重ね合わせのための合わせ余
裕をデザインルールとして定め、このデザインルールに
基づいて、回路設計者が手作業で各転写工程に対応した
マスクパターンを作成することにより行われていた。こ
こで、マスクパターンとは、ＩＣの製造プロセスにおい
て用いられるマスクまたはレティクル上に描かれる各転
写工程に対応したパターンのことである。

【０００３】しかしながら、上記マスクパターンのデー
タは、ＩＣの製造プロセスにおける転写工程の数だけ必
要であり、回路設計者は、上記のようにプロセス上のデ
ザインルールを考慮に入れて各転写工程毎のマスクパタ
ーンを作成しなければならず、マスクパターンを作成す
る上でのデータの入力，編集作業には熟練が必要とさ
れ、更に、ＩＣ製造プロセスの変更に伴い、その都度、
マスクパターンの修正を行う必要があり、これらの作業
には多大な労力と時間が必要であった。

【０００４】そこで、近年、人手によるデータ入力作業
を軽減できるものとして、設計すべきＩＣの回路図から
個々の回路素子のマスクパターンを自動発生できる市販
のソフトウエア（ Eesof社製Academy,HP社製MDS, Caden
ce社製Microwave Musician,Compact Software社製Seren
ade等）を用いたＣＡＤシステムにより、モノリシック
マイクロ波ＩＣ（以下、ＭＭＩＣと称す）のレイアウト
設計を行うレイアウト設計方法が検討された。図１８
は、このレイアウト設計方法のフローチャートである。

【０００５】このレイアウト設計方法は、このフローチ
ャートに示すように、先ず、設計すべきＭＭＩＣの回路
図から該ＭＭＩＣを構成する各回路素子のマスクパター
ンをＣＲＴディスプレイ上に自動発生させ、この自動発
生した各回路素子毎のマスクパターン間を接続し、ＭＭ
ＩＣ全体のマスクパターンの概略図を得た後、接続すべ
き回路素子間の接続方法に応じた接続部用のマスクパタ
ーンを入力するとともに、例えば、各転写工程毎に発生
させた各回路素子のマスクパターンの間隔を製造プロセ
ス上のデザインルールに応じて引き離す等を行ってＭＭ
ＩＣ全体のマスクパターンを編集し、この編集後のＭＭ
ＩＣ全体のマスクパターンから電気的パラメータを抽出
して回路シミュレーションを行い、所望の電気特性が得
られる場合は作業を終了し、所望の電気特性が得られな
い場合は、更に、上記接続部用のマスクパターンの大き
さ及び形状等を変更したり、ＭＭＩＣ全体のマスクパタ
ーンの再編集を行って、ＭＭＩＣ全体のマスクパターン
のレイアウトを最適化するものである。

【０００６】尚、上記フローにおいて、ＭＭＩＣ全体の
マスクパターンの概略図を作成した後、接続すべき回路
素子間毎にその接続方法に応じた接続部用のマスクパタ
ーンを入力するのは、ＭＭＩＣを構成するＦＥＴ，ＭＩ
Ｍキャパシタ，エアーブリッジ等の各回路素子では、接
続に用いる電気端子の導体層が異なり、接続する回路素
子の種類に応じてその接続方法が異なるためであり、ま
た、この接続部用のマスクパターンの入力後に、電気的
パラメータの抽出や、回路シミュレーションを行うの
は、ミリ波やマイクロ波ＩＣでは、回路素子間の接続部
の大きさや形状が、反射，損失，位相等の電気特性に影
響を及ぼすことから、接続部用のマスクパターンを考慮
してＭＭＩＣ全体の電気的パラメータを調整する必要が
あるためである。

【０００７】

【発明が解決しようとする課題】従来のＭＭＩＣのレイ
アウト設計方法は以上の工程から行われており、上記自
動発生して得られる各回路素子毎のマスクパターンを構
成するデータには、製造プロセス上のデザインルールに
基づくパターン部分、即ち、電気的には意味のない余分
なデータを含んでおり、上記電気的パラメー抽出及び回
路シミュレーションを行うためには、１０ＭＢを越える
大容量のメモリが必要になり、このため、設計装置自体
（即ち、ＣＡＤシステム）が高価になるばかりでなく、
その計算処理速度が遅くなり、レイアウトの最適化に要
する時間が長くなってしまうという問題点があった。特
に、製造プロセスの変更の要求があった場合は、変更し
た製造プロセスで定義されるデザインルールに基づく新
たなマスクパターンを作成し、これを入力して、ＭＭＩ
Ｃ全体のマスクパターンの編集を行った後、もう一度、
電気パラメータの抽出と回路シミュレーションを行わな
ければならないため、レイアウトの最適化に要する時間
が一層長くなってしまうという問題点があった。

【０００８】また、各回路素子のマスクパターンは、Ｉ
Ｃ製造プロセスにおける各回路素子を形成するに必要な
転写工程の数だけ作成する必要があり、更に、上述した
ようにＩＣ製造プロセスが変更されると、その変更され
た転写工程毎に新たなマスクパターンを作成する必要が
あるため、ＣＡＤプログラムの開発及び保守に費用がか
かるという問題点もあった。

【０００９】また、従来のＣＡＤシステムでは、回路素
子（マスクパターン）の電気端子は点で定義されてお
り、回路素子間の電気接続は点で接続するようになって
いるため、例えば、マイクロ波線路（マイクロ波線路用
のマスクパターン）の線路幅の中心点を接続点として定
めた場合は、互いに同方向に延びる幅が異なる２つのマ
イクロ波線路（即ち、マイクロ波線路用のマスクパター
ン）２ｄ，２ｅ間の接続は、図１９(a) に示すように、
これらマイクロ波線路（即ち、マイクロ波線路用のマス
クパターン）間を滑らかに接続できず、また、互いに直
角となる方向から延びる２つのマイクロ波線路（即ち、
マイクロ波線路用のマスクパターン）２ｆ，２ｇ間の接
続は、図１９(b) に示すように、接続点の周辺でパター
ンが重なったり、接続点の周辺に空き地が形成されてし
まう。従って、この様な滑らかに接続されない不連続部
分が生ずると、マイクロ波がこの部分で反射したり、放
射損失が増加したりするため、ＣＲＴディスプレイ上で
パターンの修正を行わなければならず、この作業が面倒
であるという問題点があった。

【００１０】尚、以上の問題点はＭＭＩＣをレイアウト
設計する上での問題点として記載したがマイクロ波ＩＣ
だけでなくミリ波ＩＣをレイアウト設計する上でも同様
の問題点が生ずる。

【００１１】この発明は上記のような問題点を解消する
ためになされたもので、レイアウトを最適化するための
データを、ＩＣの電気設計に必要な最小限のデータ量で
構成することができ、高価なメモリを必要とせず、レイ
アウトを最適化する際の処理速度を速くできるミリ波Ｉ
Ｃまたはマイクロ波ＩＣのレイアウト設計方法及びレイ
アウト設計装置を提供することを目的とする。更に、こ
の発明の他の目的は、設計作業が容易になり、回路設計
者にかかる負担を軽減することができるミリ波ＩＣまた
はマイクロ波ＩＣのレイアウト設計方法及びレイアウト
設計装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明に係るミリ波ま
たはマイクロ波ＩＣのレイアウト設計法は、ミリ波また
はマイクロ波のＩＣを構成する能動素子を含む集中定数
回路素子及び分布定数伝送線路のそれぞれを２次元平面
上で閉じた簡略化図形として表しその面積ならびに寸法
が回路素子及び線路それぞれの電気的データと対応する
とともに寸法がそれぞれの実寸法に比例するように規定
された図形データとして格納されたデータ記憶部から、
設計すべきＩＣを構成する集中定数回路素子及び分布定
数伝送線路の簡略化図形を外部信号に基づいて選択し、
表示部の画面上に画像表示する第１の工程と、表示部の
画面上に選択された簡略化図形を、設計すべきＩＣの回
路図に基づき、簡略化図形の所定の辺同士を重ね合わせ
て接続し簡略化図形の集合からなる回路図に対応したＩ
Ｃレイアウトパターンを、その面積が小さくなるよう
に、表示部の画面上に形成する第２の工程と、ＩＣレイ
アウトパターンを構成する簡略化図形の図形データを基
に、予め格納された集積回路を製造する各プロセスに対
応して定義されたデザインルールを含む演算処理データ
を外部信号に基づき呼び出すとともにこれを用いて図形
演算を行って集積回路製造用のマスクパターンを作成す
る第３の工程と、を含むものである。さらに、第２の工
程と第３の工程の間に、表示部の画面上に形成されたＩ
Ｃレイアウトパターンの回路シミュレーションを行い、
このシミュレーション結果に応じてＩＣレイアウトパタ
ーンが所望の電気的特性を有するとともに、その面積が
小さくなるように簡略化図形の面積ならびに寸法を変更
し、ＩＣレイアウトパターンを最適化する第４の工程を
更に含むものである。

【００１３】また集中定数回路素子の簡略化図形がその
一部に、製造プロセスにおける回路素子間の接続余裕に
対応した接続部を有するものである。

【００１４】また第５，第７の工程が、電磁解析理論に
基づいて簡略化図形の電磁結合を計算し、この計算結果
に基づいて、ＩＣレイアウトパターンの回路シミュレー
ションを行う第８の工程と、この回路シミュレーション
結果に応じて、ＩＣレイアウトパターンの面積が小さく
なるように、集中定数回路素子の簡略化図形の配置及び
分布定数線路の簡略化図形の形状を変更する第９のステ
ップを含むものである。

【００１５】またこの発明に係るミリ波またはマイクロ
波ＩＣのレイアウト設計装置は、ミリ波またはマイクロ
波のＩＣを構成する集中定数回路素子及び分布定数伝送
線路のそれぞれを２次元平面上で閉じた簡略化図形とし
て表しその面積ならびに寸法が回路素子及び線路それぞ
れの電気的データと対応するとともに寸法がそれぞれの
実寸法に比例するように規定された図形データを格納す
るデータ記憶部と、このデータ記憶部から設計すべきＩ
Ｃを構成する集中定数回路素子及び分布定数伝送線路の
簡略化図形の図形データを外部信号に基づいて選択し、
この選択された図形データを基に、その面積が小さくな
るように、選択された簡略化図形の所定の辺を外部信号
に基づいて重ね合わせて接続するとともに選択された簡
略化図形の面積、寸法及び形状を外部信号に基づき変更
する画面表示制御部と、この画像表示制御部からの信号
に基づき簡略化図形ならびにこの簡略化図形の集合から
構成されるＩＣレイアウトパターンを画像表示する画像
表示部と、この画像表示部に画像表示されたＩＣレイア
ウトパターンの図形データに基づき、予め格納された集
積回路を製造する各プロセスに対応して定義されたデザ
インルールを含む演算処理データを外部信号に基づき呼
び出すとともにこれを用いて、図形演算を行って集積回
路製造用のマスクパターンを作成するマスクパターン発
生部と、を備えたものである。

【００１６】

【作用】この発明に係るミリ波またはマイクロ波ＩＣの
レイアウト設計法は、能動素子を含む集中定数回路素子
及び分布定数伝送線路のそれぞれを２次元平面上で閉じ
た簡略化図形として表しその図形データが格納されたデ
ータ記憶部から、設計すべきＩＣを構成する集中定数回
路素子及び分布定数伝送線路の簡略化図形を外部信号に
基づいて選択し、表示部の画面上に画像表示する第１の
工程と、設計すべきＩＣの回路図に対応した簡略化図形
の集合からなるＩＣレイアウトパターンを、その面積が
小さくなるように、表示部の画面上に形成する第２の工
程と、ＩＣレイアウトパターンの図形データを基に、予
め格納された集積回路を製造する各プロセスに対応して
定義されたデザインルールを含む演算処理データを外部
信号に基づき呼び出すとともにこれを用いて図形演算を
行って集積回路製造用のマスクパターンを作成する第３
の工程と、を含むので、ＩＣレイアウトパターンの設計
とマスクパターンの設計を分離でき、図形データ量を必
要最小限に抑えることができ、製造プロセスの変更にも
迅速に対応できる。さらに、第２の工程と第３の工程の
間に、表示部の画面上に形成されたＩＣレイアウトパタ
ーンの回路シミュレーションを行い、このシミュレーシ
ョン結果に応じてＩＣレイアウトパターンが所望の電気
的特性を有するとともに、その面積が小さくなるように
簡略化図形の面積ならびに寸法を変更し、ＩＣレイアウ
トパターンを最適化する第４の工程を更に含むので、Ｉ
Ｃレイアウトパターンを最適化する際の処理速度が速く
なる。

【００１７】また集中定数回路素子の簡略化図形がその
一部に、製造プロセスにおける回路素子間の接続余裕に
対応した接続部を有するので、離すべき素子間を近づけ
過ぎたりすることがなくなり、設計作業を容易に行うこ
とができる。

【００１８】また第５，第７の工程が、電磁解析理論に
基づいて簡略化図形の電磁結合を計算し、この計算結果
に基づいて、ＩＣレイアウトパターンの回路シミュレー
ションを行う第８の工程と、この回路シミュレーション
結果に応じて、ＩＣレイアウトパターンの面積が小さく
なるように、集中定数回路素子の簡略化図形の配置及び
分布定数線路の簡略化図形の形状を変更する第９のステ
ップを含むので、ＩＣレイアウトパターンを構成する簡
略化図形間を接続した後の電気特性の変動を考慮して、
ＩＣレイアウトパターンを構成する簡略化図形のレイア
ウトが最適化されることとなり、より精度の高いレイア
ウト設計を行うことができる。

【００１９】またこの発明に係るミリ波またはマイクロ
波ＩＣのレイアウト設計装置は、集中定数回路素子及び
分布定数伝送線路のそれぞれを２次元平面上で閉じた簡
略化図形として表しその図形データを格納するデータ記
憶部と、このデータ記憶部から設計すべきＩＣを構成す
る簡略化図形の図形データを外部信号に基づいて選択
し、この選択された図形データを基に、その面積が小さ
くなるように、選択された簡略化図形を接続するととも
に選択された簡略化図形の面積、寸法及び形状を外部信
号に基づき変更する画面表示制御部と、この画像表示制
御部からの信号に基づき簡略化図形ならびに簡略化図形
の集合から構成されるＩＣレイアウトパターンを画像表
示する画像表示部と、この画像表示部に画像表示された
ＩＣレイアウトパターンの図形データに基づき、予め格
納された製造プロセスに対応して定義されたデザインル
ールを含む演算処理データを外部信号に基づき呼び出す
とともにこれを用いて、図形演算を行って集積回路製造
用のマスクパターンを作成するマスクパターン発生部
と、を備えたもので、ＩＣレイアウトパターンの設計と
マスクパターンの設計を分離して図形データを電気設計
に必要な最小限に抑えることができ、回路シミュレーシ
ョンを行う上で必要なメモリを縮小できる。

【００２０】

【実施例】

実施例１．図２は、この発明の第１の実施例によるＣＡ
Ｄシステムのハードウェア構成を示すブロック図であ
り、このレイアウトＣＡＤシステムは、中央処理装置
（ＣＰＵ）１０と、ＩＣレイアウト設計に必要なデータ
の格納及びデータの入出力を行うデータ入出力システム
２０と、中央処理装置１０からのデータを画像情報に変
換してＣＲＴディスプレイ上に表示する画像表示装置３
０と、中央処理装置１０で作成されたデータファイルを
格納するデータファイル格納装置４０とから構成されて
いる。

【００２１】ここで、データ入出力システム２０は、回
路設計者がＩＣのレイアウト設計を行うための必要なデ
ータや命令及び設計信号を入力するためのキーボードや
マウス等からなる入力装置１３と、マイクロ波ＩＣを構
成する各回路素子、即ち、ＦＥＴやＭＩＭキャパシタ等
の集中定数回路素子とマイクロ波線路等の分布定数伝送
線路を各素子毎にＣＲＴディスプレイ上に２次元平面上
閉じた図形で表示するための図形データを格納するディ
スク装置１２と、ディスク装置１２に格納されたデータ
や画像表示システム３０のＣＲＴディスプレイ１６上に
表示された画像を必要に応じて出力するプリンタ装置１
４と、これら入力装置１３，ディスク装置１２及びプリ
ンタ装置１４の制御プログラム等を記憶する主記憶装置
１１とから構成されている。

【００２２】また、中央処理装置１０は、回路設計者か
らの設計信号を受けて、これを解読し、該設計信号に応
じてＣＲＴディスプレイ１６上に表示された上記図形の
大きさや形状またはその配置を変更する画像表示制御手
段１０ａと、画像表示制御手段１０ａにより、ＣＲＴデ
ィスプレイ１６上に作成された模擬ＩＣのレイアウトデ
ータファイルを作成するレイアウトデータファイル作成
手段１０ｂと、画像表示制御手段１０ａにより、ＣＲＴ
ディスプレイ１６上に作成された模擬ＩＣの回路シュミ
レーョンを行う回路シミュレーション実行手段１０ｄ
と、模擬ＩＣのレイアウトデータを図形演算してＩＣ製
造用のマスクパターンを発生するマスクパターン発生手
段１０ｃとから構成されている。

【００２３】また、画像表示装置３０は、データ入出力
システム２０，中央処理装置１０からのデータを画像デ
ータに変換する画像データ変換装置１５と画像を表示す
るＣＲＴディスプレイ１６とから構成されている。尚、
レイアウトデータファイル作成手段１０ｂで作成された
レイアウトデータファイルはデータファイル格納装置４
０に格納され、また、上記ディスク１２には上記マスク
パターン発生手段１０ｃで図形演算する際、その演算処
理を特定する実際の製造プロセスにおけるデザインルー
ルに基づいて作成された演算処理用データが記憶されて
いる。

【００２４】一方、図３はこのＣＡＤシステムによりレ
イアウト設計されるマイクロ波ＩＣの一例を示す回路図
であり、図において、１はＩＣチップ、２はマイクロ波
線路、３はＭＩＭキャパシタ、６はバイアホール、７は
ボンディングパッド、８はＦＥＴである。

【００２５】以下、図３に示すマイクロ波ＩＣのレイア
ウト設計作業を図１のフローチャートに基づいて説明す
る。先ず、設計者が図３のマイクロ波ＩＣの回路図を見
ながら、入力装置１３から図３のマイクロ波ＩＣを構成
する各回路素子を特定する信号と各回路素子をＣＲＴデ
イスプレイ１６上の所定位置に表示するための座標デー
タ等を入力すると、デイスク装置１２に格納された種々
の集中定数回路素子と分布定数伝送線路のそれぞれを特
定する図形データから、該マイクロ波ＩＣを構成する回
路素子のそれぞれに対応した各回路素子を表す図形デー
タが読み出され、画像表示装置３０によりＣＲＴデイス
プレイ１６上に図形表示される（ステップＳ１）。

【００２６】図４は、ディスク装置１２に格納された回
路素子の図形データを、ＣＲＴディスプレイ画面１６上
に図形表示した時の図形を示した図であり、この図に見
られるように、抵抗，ＦＥＴ，ＭＩＭキャパシタ，バイ
ヤホール、ボンディングパッド、エアブリッジ等の各集
中定数回路素子は、矩形または矩形と円形の組合せから
なる２次元平面上閉じた図形でもってＣＲＴディスプレ
イ画面１６上に表示される。ここで、各図形の形状や大
きさ（寸法）は対応する回路素子の電気的データを示
す。また、図形の大きさ（寸法）は実際の素子寸法の比
例倍にしており、これは、回路設計者がＣＲＴディスプ
レイ１６上で、波の伝搬距離や回路素子間のアイソレー
ションを視覚的にモニタできるようにするためである。
例えば、ＭＩＭキャパシタを例にとって説明すると、Ｍ
ＩＭキャパシタの容量は、上記図３の回路図で指定され
ているので、この指定された容量になるキャパシタの面
積が決まり、その面積に対応した矩形で表される。但
し、この段階では矩形の縦横比は定まらないので指定し
ない限り例えば正方形として表示する。また、マイクロ
ストリップ線路等の分布定数線路は回路設計時点におい
て線路インピーダンスと電気長が指定されているので、
線路インピーダンスから線路幅が、電気長から物理長が
決定され、２次元平面上閉じた図形で一意に表示され
る。尚、これら各図形はＣＲＴディスプレイ上では色分
けされ、回路設計者によって区別できるようになってい
る。また、図４に示すように、各回路素子を表す図形の
側部には、同時に実際の製造プロセスにおいて異なる回
路素子間の接続余裕（マージン）を示す矩形の接続部が
表示される。この矩形の接続部は、回路素子を特定する
図形よりも小さく表示され、図中の×が付された矩形
と、◇が付された矩形とは回路素子を構成する導体層の
内の異なる層に接続されることを意味している。

【００２７】次に、設計者が上記図３のマイクロ波ＩＣ
の回路図に基づいて、入力装置１３から設計信号（接続
命令）を入力すると、画像表示制御手段１０ａはこの設
計信号を解読し、該設計信号に応じて上記ＣＲＴデイス
プレイ１６上に表示された図形を移動させ、上記図４の
接続例に示すように、図形の辺同士を重ねあわせて接続
し、２次元平面上閉じた図形の集合体からなる模擬ＩＣ
（レイアウトパターン）を作成する（ステップＳ２）。
ここで、回路素子間を接続しにくい場合は、上述したよ
うに、ＦＥＴやＭＩＭキャパシタ等の集中定数回路素子
を表す図形の大きさ及び寸法は、その素子の電気データ
に基づいて決定されていることから、大きさ及び形状を
変えることができないので、マイクロストリップ線路等
の分布定数線路を表す図形を折り曲げることによって接
続する。また、接続する図形の辺の長さがあわない場
合、例えば、同方向に延びる異なる線路幅の２つのマイ
クロストリップ線路を表す図形の接続は、図５(a) に示
すように、異なる線路幅の２つのマイクロストリップ線
路２ｄ，２ｅ間に、台形の（デーパ状の）マイクロスト
リップ線路２ｃを表す図形を表示し、これを介して両者
を接続し、また、直交する２つのマイクロストリップ線
路を表す図形の接続は、図５(b) に示すように、直交す
る２つのマイクロストリップ線路を表す図形２ｆ，２ｇ
間に、鉤型のマイクロストリップ線路を表す図形２ｈを
表示し、これを介して両者を接続する。

【００２８】次に、設計者が入力装置１３から回路シミ
ュレーションを実行させる命令信号を入力すると、回路
シミュレーション実行手段１０ｄが上記模擬ＩＣ（レイ
アウトパターン）の回路シミュレーションを実行する
（ステップＳ３）。次に、上記ＣＲＴデイスプレイ１６
上に表示されたシミュレーション結果に応じて、各回路
素子の電気パラメータ、例えば、マイクロストリップ線
路の線路長、ＭＩＭキャパシタの容量が所望の値となる
ように、設計者が入力装置１３から上記ＣＲＴデイスプ
レイ１６上に表示された各回路素子に対応する図形の大
きさ（寸法）及び形状を変更する設計信号を入力する
と、画像表示制御手段１０ａがこの設計信号を解読し、
該設計信号に応じて各回路素子に対応する図形の大きさ
（寸法）を変更し、この変更された模擬ＩＣ（レイアウ
トパターン）をＣＲＴディスプレイ１６上に再表示する
（ステップＳ４）。

【００２９】次に、ステップＳ４で得られた模擬ＩＣ
（レイアウトパターン）の接続構成を基本的には変えな
いで、チップ面積が最小になり、入出力パッドの配置が
仕様に合うように、設計者がＣＲＴディスプレイ１６上
を見ながら、入力装置１３からＦＥＴやキャパシタ等の
集中定数回路素子に対応する図形の配置、マイクロ波線
路等の等の分布定数線路に対応する図形の折り曲げ方を
変更する設計信号を入力すると、画像表示制御手段１０
ａがこの設計信号を解読し、該設計信号に応じて図形の
配置及び形状を変更し、上記模擬ＩＣ（レイアウトパタ
ーン）のレイアウトが最適化される（ステップＳ５）。

【００３０】次に、設計者が入力装置１３から回路シミ
ュレーションを実行させる命令信号を入力すると、回路
シミュレーション実行手段１０ｄは、模擬ＩＣ（レイア
ウトパターン）を構成する各回路素子の図形をさらに小
さいパッチに分割し、各パッチ間の電磁結合を電磁界解
析理論に基づいて計算して電気パラメータを抽出し、こ
の抽出したパラメータを用いて回路シミュレーションを
行う（ステップＳ６，Ｓ７）。そして、このシミュレー
ション結果が所望の値であったら（ステップＳ８）、設
計者は入力装置１３からレイアウトデータファイルの作
成命令を入力し、これを受けたレイアウトデータファイ
ル作成手段１０ｃは、上記レイアウトが最適化された模
擬ＩＣ（レイアウトパターン）のレイアウトデータから
データファイルを作成し、データファイル格納装置４０
にこれを格納する。このシミュレーション結果が所望の
値にならない場合は、上記ステップ５，６，７が繰り返
され、シミュレーション結果が所望の値になった時点
で、レイアウトデータファイルを作成する（ステップＳ
９）。図６は、上記ＣＲＴディスプレイ１６上に表示さ
れたレイアウトが最適化された模擬ＩＣ（レイアウトパ
ターン）を示した図であり、この模擬ＩＣ（レイアウト
パターン）を表示するデータがレイアウトデータファイ
ルとしてデータファイル格納装置４０に格納される。図
６中、図３と同一符号は、図３で説明した回路素子に対
応する図形を示し、１はＩＣチップ、４はＭＩＭキャパ
シタの下地電極接続部を表す図形、５はＭＩＭキャパシ
タの上地電極接続部を表す図形、８はＦＥＴを表す図
形、９はＦＥＴの接続部を表す図形である。

【００３１】次に、設計者が入力装置１３からマスクパ
ターンの作成命令を入力すると、マスクパターン発生手
段１０ｃがこの命令信号を受けて、データファイル格納
装置４０から上記図６の模擬ＩＣ（レイアウトパター
ン）を表示するレイアウトデータを読み出し、ディスク
装置１２から実際の製造プロセス（製造装置，製造環
境）におけるデザインルールに基づいて作成された演算
処理用データを読み出し、このレイアウトデータをこの
演算処理用データに基づいて図形演算し、図７に示すＩ
Ｃ製造用のマスクパターンをＣＲＴディスプレイ上に発
生する。（ステップ１０，１１）。

【００３２】尚、図３に示したマイクロ波ＩＣの製造工
程は、ＦＥＴ部イオン注入工程，ＦＥＴ部オーミック金
属形成工程，ＦＥＴ部ゲート金属形成工程，ＭＩＭキャ
パシタ下地電極形成工程，第１コンタクトホール形成工
程，第２配線金属形成工程，第２コンタクトホール形成
工程，エアーブリッジ金属形成工程，バイアホール形成
工程からなり、上記図形演算はこれら工程の各工程に対
応して行われ、図形のオーバーサイズや図形のＡＮＤ及
びＯＲ等を行う演算処理にて行われる。尚、図９〜図１
７はこれら各工程毎の演算処理にて作成されたマスクパ
ターンを示し、これらを全てＣＲＴディスプレ上に表示
したものが上記図７である。

【００３３】以下、上記演算処理をＭＩＭキャパシタと
マイクロ波線路の接続部を例にあげて詳しく説明する。
図８(a) はデータファイル格納装置４０から読み出され
たレイアウトデータ（模擬ＩＣ）のＭＩＭキャパシタと
マイクロ波線路の接続部を示し、図８(b) はレイアウト
データ（模擬ＩＣ）から得られたＩＣ製造用のマスクパ
ターンにおけるＭＩＭキャパシタとマイクロ波線路の接
続部を示している。この図に示すように、ＭＩＭキャパ
シタの上地電極のマスクパターン３ａはＭＩＭキャパシ
タ（の図形）３をそのままコピーすることにより作成さ
れ、ＭＩＭキャパシタの下地電極のマスクパターン３ｂ
はＭＩＭキャパシタ（の図形）３とＭＩＭキャパシタの
下地電極接続部（の図形）４のＯＲを取り、このＯＲし
たものをさらにオーバーサイズすることにより作成され
る。ここで、オーバーサイズ量は上記デザインルールに
より設定される。また、ＭＩＭキャパシタ下地電極側の
マイクロ波線路となる第２層配線金属のマスクパターン
２ａは、ＭＩＭキャパシタの下地電極接続部（の図形）
４とマイクロ波線路（の図形）２のＯＲと，ＭＩＭキャ
パシタ（の図形）３のオーバーサイズしたものの補集合
とのＡＮＤから作成される。また、ＭＩＭキャパシタ下
地電極とマイクロ波線路のコンタクトホールのマスクパ
ターン４ａは第２層配線金属のパターン２ａとＭＩＭキ
ャパシタ下地電極のパターン３ｂとのＡＮＤをとり、さ
らにアンダーサイズすることにより作成する。同様にし
て、ＭＩＭキャパシタ上地電極側のマイクロ波線路のマ
スクパターン２ｂ，ＭＩＭキャパシタ上地電極とマイク
ロ波線路２を接続するエアーブリッジ金属のマスクパタ
ーン５ａ，エアーブリッジ金属とマイクロ波線路２を接
続するコンタクトホールのパターン５ｂ，エアーブリッ
ジ金属とＭＩＭキャパシタの上地電極を接続するコンタ
クトホールのマスクパターン５ｃが図形演算によって作
成される。

【００３４】このような本実施例のレイアウト設計方法
では、その面積及び寸法が電気的データとなる矩形の図
形でもってミリ波またはマイクロ波ＩＣを構成する各回
路素子をＣＲＴディスプレイ１６上に表示し、これら図
形間をＣＲＴディスプレイ１６上で接続して模擬ＩＣを
作成し、該模擬ＩＣの電気特性が設計すべきＩＣの電気
特性に等しくなり、且つ、その面積が最小になるよう模
擬ＩＣのレイアウトを最適化し、該模擬ＩＣのレイアウ
トデータからＩＣ製造用のマスクパターンを得るように
したから、設計すべきＩＣのレイアウト設計を電気設計
に必要なデータのみで行うことができ、回路シミュレー
ションを行う上で必要なメモリを従来に比べて縮小で
き、レイアウト設計装置自体を安価に構成できるととも
に、回路シミュレーションの処理速度が速くなって、設
計作業時間を短縮することができる。また、模擬ＩＣの
レイアウトデータを図形演算して、ＩＣ製造用のマスク
パターンを得るため、従来のように製造プロセスの変更
毎に、レイアウトパターン（マスクパターン）のレイア
ウトを最適化するといった作業を行う必要がなくなり、
設計作業が容易になる。また、各回路素子に対応する図
形をＣＲＴディスプレイ上に表示する際、該図形の側部
に、実際の製造プロセスにおける素子間の接続余裕を表
す矩形の図形を同時に表示するため、図形の大きさや形
状または配置を変更する際、離すべき素子間（図形間）
を近づけ過ぎたりすることがなくなり、設計作業が容易
になり、且つ、設計精度が向上する。また、ＣＲＴディ
フプレイ上で回路素子を表す図形を接続する際、各図形
の辺同士を重ねて接続することをルール化しているた
め、実際のＩＣの配線構造に極めて近似させて模擬ＩＣ
を作成することができ、設計精度が向上する。また、上
記模擬ＩＣの回路素子間の電磁結合を電磁界解析理論に
基づいて計算し、回路素子間の電磁結合を考慮して回路
シミュレーションを行っているため、回路素子間を接続
した後の電気特性の変動を考慮して、上記模擬ＩＣのレ
イアウトを最適化でき、設計精度が一層向上する。

【００３５】尚、上記実施例ではＭＩＭキャパシタに矩
形で表された接続部を設け、この接続部を介してマイク
ロ波線路を接続する例を示したが、この接続部が面積の
ない線分であっても、例えば図８(a) に示したＭＩＭキ
ャパシタの下地電極接続部（の図形）４はＭＩＭキャパ
シタ（の図形）３のオーバーサイズとマイクロ波線路
（の図形）２のＡＮＤをとることにより作成することが
でき、本発明では、マスクパターンの自動発生は、回路
素子間の接続部を示す図形がなくとも可能である。

【００３６】また、上記実施例では、マスクパターン発
生手段１０ｃを、他の画像表示制御手段１０ａ，回路シ
ミュレーション実行手段１０ｄ及びレイアウトデータフ
ァイル作成手段１０ｂと共に同一の中央処理装置１０内
に設けたが、本発明においては、このマスクパターン発
生手段１０ｃを別のＣＡＤ装置（の中央処理装置内）に
設け、模擬ＩＣの作成（レイアウトデータの作成）とＩ
Ｃ製造用のマスクパターンの作成とをそれぞれ別のＣＡ
Ｄ装置を用いて行ってもよい。

【００３７】

【発明の効果】以上のように、この発明に係るミリ波ま
たはマイクロ波ＩＣのレイアウト設計法は、能動素子を
含む集中定数回路素子及び分布定数伝送線路のそれぞれ
を２次元平面上で閉じた簡略化図形として表しその図形
データが格納されたデータ記憶部から、設計すべきＩＣ
を構成する集中定数回路素子及び分布定数伝送線路の簡
略化図形を外部信号に基づいて選択し、表示部の画面上
に画像表示する第１の工程と、設計すべきＩＣの回路図
に対応した簡略化図形の集合からなるＩＣレイアウトパ
ターンを、その面積が小さくなるように、表示部の画面
上に形成する第２の工程と、ＩＣレイアウトパターンの
図形データを基に、予め格納された集積回路を製造する
各プロセスに対応して定義されたデザインルールを含む
演算処理データを外部信号に基づき呼び出すとともにこ
れを用いて図形演算を行って集積回路製造用のマスクパ
ターンを作成する第３の工程と、を含むので、ＩＣレイ
アウトパターンの設計とマスクパターンの設計を分離で
き、図形データ量を必要最小限に抑えることにより、設
計作業時間を短縮化でき、製造プロセスの変更にも迅速
に対応することができるという効果を有する。さらに、
第２の工程と第３の工程の間に、表示部の画面上に形成
されたＩＣレイアウトパターンの回路シミュレーション
を行い、このシミュレーション結果に応じてＩＣレイア
ウトパターンが所望の電気的特性を有するとともに、そ
の面積が小さくなるように簡略化図形の面積ならびに寸
法を変更し、ＩＣレイアウトパターンを最適化する第４
の工程を更に含むので、ＩＣレイアウトパターンを最適
化する際の処理速度が速くなり、最適化に要する設計作
業時間を短縮化できるという効果がある。

【００３８】また集中定数回路素子の簡略化図形がその
一部に、製造プロセスにおける回路素子間の接続余裕に
対応した接続部を有するので、離すべき素子間を近づけ
過ぎたりすることがなくなり、設計作業を容易に行うこ
とができるから設計作業時間を短縮することができると
いう効果がある。

【００３９】また第５，第７の工程が、電磁解析理論に
基づいて簡略化図形の電磁結合を計算し、この計算結果
に基づいて、ＩＣレイアウトパターンの回路シミュレー
ションを行う第８の工程と、この回路シミュレーション
結果に応じて、ＩＣレイアウトパターンの面積が小さく
なるように、集中定数回路素子の簡略化図形の配置及び
分布定数線路の簡略化図形の形状を変更する第９のステ
ップを含むので、ＩＣレイアウトパターンを構成する簡
略化図形間を接続した後の電気特性の変動を考慮して、
ＩＣレイアウトパターンを構成する簡略化図形のレイア
ウトが最適化されることとなり、より精度の高いレイア
ウト設計を行う際の設計作業時間を短縮することができ
るという効果がある。

【００４０】またこの発明に係るミリ波またはマイクロ
波ＩＣのレイアウト設計装置は、集中定数回路素子及び
分布定数伝送線路のそれぞれを２次元平面上で閉じた簡
略化図形として表しその図形データを格納するデータ記
憶部と、このデータ記憶部から設計すべきＩＣを構成す
る簡略化図形の図形データを外部信号に基づいて選択
し、この選択された図形データを基に、その面積が小さ
くなるように、選択された簡略化図形を接続するととも
に選択された簡略化図形の面積、寸法及び形状を外部信
号に基づき変更する画面表示制御部と、この画像表示制
御部からの信号に基づき簡略化図形ならびに簡略化図形
の集合から構成されるＩＣレイアウトパターンを画像表
示する画像表示部と、この画像表示部に画像表示された
ＩＣレイアウトパターンの図形データに基づき、予め格
納された製造プロセスに対応して定義されたデザインル
ールを含む演算処理データを外部信号に基づき呼び出す
とともにこれを用いて、図形演算を行って集積回路製造
用のマスクパターンを作成するマスクパターン発生部
と、を備えたもので、ＩＣレイアウトパターンの設計と
マスクパターンの設計を分離して図形データを電気設計
に必要な最小限に抑えることにより、回路シミュレーシ
ョンを行う上で必要なメモリを縮小できるから、高速な
回路シミュレーションが可能で製造プロセスの変更に迅
速に対応できる設計装置を安価に構成できるという効果
がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるレイアウト設計方法
における設計作業の流れを示すフローチャート図であ
る。

【図２】この発明の一実施例によるレイアウト設計装置
の構成を示すブロック図である。

【図３】この発明の一実施例によるレイアウト設計装置
によりレイアウト設計されるマイクロ波ＩＣの一例を示
す等価回路図である。

【図４】上記図２に示したレイアウト設計装置のＣＲＴ
ディスプレイ上に表示されるマイクロ波ＩＣを構成する
各回路素子を表す図形と各図形の接続例とを示した図で
ある。

【図５】上記図２に示したレイアウト設計装置のＣＲＴ
ディスプレイ上に表示された線幅が異なる２つのマイク
ロ波線路用の図形の接続例と、互いに垂直方向に延びる
２つのマイクロ波線路用の図形の接続例とを示した図で
ある。

【図６】上記図２に示したレイアウト設計装置のＣＲＴ
ディスプレイ上に表示されたマイクロ波ＩＣを構成する
各回路素子を表す図形の集合体によって形成された模擬
ＩＣのレイアウトパターンを示した図である。

【図７】上記図６に示した模擬ＩＣのレイアウトデータ
を図形演算処理して得られたＩＣ製造用のマスクパター
ンを示した図である。

【図８】上記図６に示した模擬ＩＣと上記図７に示した
マスクパターンにおけるＭＩＭキャパシタとマイクロ波
線路間の接続部を拡大して示した図である。

【図９】ＦＥＴイオン注入工程用のマスクパターンを示
す図である。

【図１０】ＦＥＴオーミック電極形成工程用のマスクパ
ターンを示す図である。

【図１１】ＦＥＴゲート電極形成工程用のマスクパター
ンを示す図である。

【図１２】ＭＩＭキャパシタ下地電極形成工程用のマス
クパターンを示す図である。

【図１３】第１コンタクトホール形成工程用のマスクパ
ターンを示す図である。

【図１４】第２配線金属形成工程用のマスクパターンを
示す図である。

【図１５】第２コンタクトホール（エアーブリッジ金属
と第２配線金属のコンタクトホール）形成工程用のマス
クパターンを示す図である。

【図１６】エアーブリッジ金属形成工程用のマスクパタ
ーンを示す図である。

【図１７】バイアホール形成工程用のマスクパターンを
示す図である。

【図１８】従来のレイアウト設計方法における設計作業
の流れを示すフローチャートである。

【図１９】従来のレイアウト設計装置のＣＲＴディスプ
レイ上に表示された線幅が異なる２つのマイクロ波線路
用マスクパターンの接続例と、互いに垂直方向に延びる
２つのマイクロ波線路用マスクパターン接続例とを示し
た図である。

【符号の説明】

１ＩＣチップ２，２ｄ，２ｅ，２ｆ，２ｇマイクロ波線路（マイク
ロ波線路を表す図形）２ａ，２ｂマイクロ波線路用のマスクパターン２ｃ〜２ｈマイクロ波線路を表す図形３ＭＩＭキャパシタ（ＭＩＭキャパシタを表す図形）３ａＭＩＭキャパシタの上地電極用のマスクパターン３ｂＭＩＭキャパシタの下地電極用のマスクパターン４ＭＩＭキャパシタの下地電極接続部を表す図形４ａＭＩＭキャパシタの下地電極とマイクロ波線路の
コンタクトホール用のマスクパターン５ＭＩＭキャパシタの上地電極接続部を表す図形５ａＭＩＭキャパシタの上地電極とマイクロ波線路を
接続するエアーブリッジ金属用のマスクパターン５ｂエアーブリッジ金属とマイクロ波線路を接続する
コンタクトホール用のマスクパターン５ｃエアーブリッジ金属とＭＩＭキャパシタの上地電
極を接続するコンタクトホール用のマスクパターン６バイアホール（バイアホールを表す図形）７ボンディングパッド（ボンディングパッドを表す図
形）８ＦＥＴ（ＦＥＴを表す図形）９ＦＥＴ接続部を表す図形１０中央処理装置（ＣＰＵ）１０ａ画像表示制御手段１０ｂレイアウトデータファイル作成手段１０ｃマスクパターン作成手段１０ｄ回路シミュレーション実行手段１１主記憶装置１２ディスク装置１３入力装置１４プリンタ装置１５画像データ変換装置１６ＣＲＴディスプレイ２０データ入出力システム３０画像表示装置４０データファイル格納装置

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/82 G06F 17/50

Claims

(57)【特許請求の範囲】

【請求項１】ミリ波またはマイクロ波の集積回路（以
下ＩＣという）を構成する能動素子を含む集中定数回路
素子及び分布定数伝送線路のそれぞれを２次元平面上で
閉じた簡略化図形として表しその面積ならびに寸法が上
記回路素子及び上記線路それぞれの電気的データと対応
するとともに上記寸法がそれぞれの実寸法に比例するよ
うに規定された図形データとして格納されたデータ記憶
部から、設計すべきＩＣを構成する集中定数回路素子及
び分布定数伝送線路の上記簡略化図形を外部信号に基づ
いて選択し、表示部の画面上に画像表示する第１の工程
と、表示部の画面上に選択された簡略化図形を、設計すべき
ＩＣの回路図に基づき、上記簡略化図形の所定の辺同士
を重ね合わせて接続し上記簡略化図形の集合からなる上
記回路図に対応したＩＣレイアウトパターンを、その面
積が小さくなるように、表示部の画面上に形成する第２
の工程と、ＩＣレイアウトパターンを構成する簡略化図形の図形デ
ータを基に、予め格納された上記集積回路を製造する各
プロセスに対応して定義されたデザインルールを含む演
算処理データを外部信号に基づき呼び出すとともにこれ
を用いて図形演算を行って集積回路製造用のマスクパタ
ーンを作成する第３の工程と、を含むミリ波またはマイクロ波ＩＣのレイアウト設計
法。
【請求項２】第２の工程と第３の工程の間に、表示部
の画面上に形成されたＩＣレイアウトパターンの回路シ
ミュレーションを行い、このシミュレーション結果に応
じて上記ＩＣレイアウトパターンが所望の電気的特性を
有するとともに、その面積が小さくなるように簡略化図
形の面積ならびに寸法を変更し、ＩＣレイアウトパター
ンを最適化する第４の工程を更に含むことを特徴とする
請求項１記載のミリ波またはマイクロ波ＩＣのレイアウ
ト設計法。
【請求項３】第２の工程と第３の工程の間に、表示部
の画面上に形成されたＩＣレイアウトパターンが有する
所望の電気的特性を保持したままその面積が小さくなる
ように、集中定数回路素子の簡略化図形の配置及び分布
定数線路の簡略化図形の形状を変更し、上記ＩＣレイア
ウトパターンを最適化する第５の工程を更に含むことを
特徴とする請求項１記載のミリ波またはマイクロ波ＩＣ
のレイアウト設計法。
【請求項４】第２の工程と第３の工程の間に、表示部
の画面上に形成されたＩＣレイアウトパターンの回路シ
ミュレーションを行い、このシミュレーション結果に応
じて上記ＩＣレイアウトパターンが所望の電気的特性を
有するように上記簡略化図形の面積ならびに寸法を変更
して上記ＩＣレイアウトパターンを最適化する第６の工
程と、ＩＣレイアウトパターンが有する所望の電気的特性を保
持したままＩＣレイアウトパターンの面積が小さくなる
ように、集中定数回路素子の簡略化図形の配置及び分布
定数線路の簡略化図形の形状を変更し、上記ＩＣレイア
ウトパターンを最適化する第７の工程を更に含むことを
特徴とする請求項１記載のミリ波またはマイクロ波ＩＣ
のレイアウト設計法。
【請求項５】集中定数回路素子の簡略化図形がその一
部に、製造プロセスにおける回路素子間の接続余裕に対
応した接続部を有することを特徴とする請求項１乃至４
のいずれか１項に記載のミリ波またはマイクロ波ＩＣの
レイアウト設計法。
【請求項６】第５，第７の工程が、電磁解析理論に基づいて簡略化図形の電磁結合を計算
し、この計算結果に基づいて、ＩＣレイアウトパターン
の回路シミュレーションを行う第８の工程と、この回路シミュレーション結果に応じて、ＩＣレイアウ
トパターンの面積が小さくなるように、集中定数回路素
子の簡略化図形の配置及び分布定数線路の簡略化図形の
形状を変更する第９のステップを含むことを特徴とする
請求項３又は請求項４記載のミリ波またはマイクロ波Ｉ
Ｃのレイアウト設計法。
【請求項７】ミリ波またはマイクロ波のＩＣを構成す
る集中定数回路素子及び分布定数伝送線路のそれぞれを
２次元平面上で閉じた簡略化図形として表しその面積な
らびに寸法が上記回路素子及び上記線路それぞれの電気
的データと対応するとともに上記寸法がそれぞれの実寸
法に比例するように規定された図形データを格納するデ
ータ記憶部と、このデータ記憶部から設計すべきＩＣを構成する集中定
数回路素子及び分布定数伝送線路の簡略化図形の図形デ
ータを外部信号に基づいて選択し、この選択された図形
データを基に、その面積が小さくなるように、選択され
た上記簡略化図形の所定の辺を外部信号に基づいて重ね
合わせて接続するとともに選択された上記簡略化図形の
面積、寸法及び形状を外部信号に基づき変更する画面表
示制御部と、この画像表示制御部からの信号に基づき簡略化図形なら
びにこの簡略化図形の集合から構成されるＩＣレイアウ
トパターンを画像表示する画像表示部と、この画像表示部に画像表示された上記ＩＣレイアウトパ
ターンの図形データに基づき、予め格納された上記集積
回路を製造する各プロセスに対応して定義されたデザイ
ンルールを含む演算処理データを外部信号に基づき呼び
出すとともにこれを用いて、図形演算を行って集積回路
製造用のマスクパターンを作成するマスクパターン発生
部と、を備えたミリ波またはマイクロ波ＩＣのレイアウト設計
装置。