JP2675411B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP2675411B2 JP2675411B2 JP1245747A JP24574789A JP2675411B2 JP 2675411 B2 JP2675411 B2 JP 2675411B2 JP 1245747 A JP1245747 A JP 1245747A JP 24574789 A JP24574789 A JP 24574789A JP 2675411 B2 JP2675411 B2 JP 2675411B2
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体集積回路の製造方法に関し、特に小
型化が可能であるMMIC（Monolithic Microwave Integra
ted Circuits:モノリシックマイクロ波集積回路）の製
造方法に関するものである。
型化が可能であるMMIC（Monolithic Microwave Integra
ted Circuits:モノリシックマイクロ波集積回路）の製
造方法に関するものである。
（ロ）従来の技術 従来マイクロ波集積回路には、絶縁基板上に能動素子
及び受動回路素子を取付けるハイブリッド集積回路技術
を用いられているが、近年、小型量産化に適したMMICが
実用化されるようになってきている。HEMT（High−Elec
tron−Mobility Transistor:高電子移動度トランジス
タ）、GaAs MES FET（GaAs Metal−Semiconductor Fiel
d Effect Transistor:金属−半導体電界効果トランジス
タ）またはHBT（Hetero−Bipolar Transistor:ヘテロバ
イポーラトランジスタ）等を用いたMMICはMIC（Microwa
ve Integrated Circuits）等のハイブリッドICと比較し
て、小型化及び軽量化に有利であり、しかも量産性及び
信頼性に優れているので、各種のマイクロ波機器のキー
デバイスとして期待されている。
及び受動回路素子を取付けるハイブリッド集積回路技術
を用いられているが、近年、小型量産化に適したMMICが
実用化されるようになってきている。HEMT（High−Elec
tron−Mobility Transistor:高電子移動度トランジス
タ）、GaAs MES FET（GaAs Metal−Semiconductor Fiel
d Effect Transistor:金属−半導体電界効果トランジス
タ）またはHBT（Hetero−Bipolar Transistor:ヘテロバ
イポーラトランジスタ）等を用いたMMICはMIC（Microwa
ve Integrated Circuits）等のハイブリッドICと比較し
て、小型化及び軽量化に有利であり、しかも量産性及び
信頼性に優れているので、各種のマイクロ波機器のキー
デバイスとして期待されている。
MMICの回路要素としては、HEMT、GaAsFET、HBT等の能
動素子と、伝送線路（マイクロストリップ線路、コプレ
ーナ線路等）、キャパシタ、インダクタ、カップラ等の
受動回路素子とがあり、両種の素子の整合性を良好とす
るためには、これらの素子の形成方法として、マイクロ
波的な設計技術が必要である。
動素子と、伝送線路（マイクロストリップ線路、コプレ
ーナ線路等）、キャパシタ、インダクタ、カップラ等の
受動回路素子とがあり、両種の素子の整合性を良好とす
るためには、これらの素子の形成方法として、マイクロ
波的な設計技術が必要である。
マイクロ波整合の方法としては、集中定数または分布
定数回路を用いたシミュレーションによって能動素子の
特性に受動回路素子を整合させることが一般的である。
そして従来では、基板上に形成したいくつかの能動素子
のDC、RF特性の平均値を算出し、この平均値をもとにシ
ミュレーションを行い受動回路素子の回路パターンを一
義的に決定するか、DC、RF特性の目標値をもとにシミュ
レーションを行い回路パターンを一義的に決定する。そ
して、この決定した回路パターンに基づいて予めフォト
マスク等を作製しておき、実際に集積回路を製造する際
には、まず能動素子を基板上に形成し、次にこのフォト
マスクを用いて受動回路素子を形成している。
定数回路を用いたシミュレーションによって能動素子の
特性に受動回路素子を整合させることが一般的である。
そして従来では、基板上に形成したいくつかの能動素子
のDC、RF特性の平均値を算出し、この平均値をもとにシ
ミュレーションを行い受動回路素子の回路パターンを一
義的に決定するか、DC、RF特性の目標値をもとにシミュ
レーションを行い回路パターンを一義的に決定する。そ
して、この決定した回路パターンに基づいて予めフォト
マスク等を作製しておき、実際に集積回路を製造する際
には、まず能動素子を基板上に形成し、次にこのフォト
マスクを用いて受動回路素子を形成している。
（ハ）発明が解決しようとする課題 一般に基板上に能動素子を形成した場合、同じ形成条
件に設定しておいても形成工程のバラツキによって各基
板間において能動素子の特性が異なり、また同一の基板
内にあってもその形成位置によって能動素子の特性は異
なる。従って均一なフォトマスクパターンを用いる従来
のような整合方法では、能動素子と受動回路素子との整
合性がとれなくなることがあって、このような際には実
際にMMICを製造した時点にて始めて両素子の不整合性が
判明することになり、製造の歩留りが低いという問題が
あった。
件に設定しておいても形成工程のバラツキによって各基
板間において能動素子の特性が異なり、また同一の基板
内にあってもその形成位置によって能動素子の特性は異
なる。従って均一なフォトマスクパターンを用いる従来
のような整合方法では、能動素子と受動回路素子との整
合性がとれなくなることがあって、このような際には実
際にMMICを製造した時点にて始めて両素子の不整合性が
判明することになり、製造の歩留りが低いという問題が
あった。
更に、ホトマスクの製作には日数を要するので、一つ
の回路特性が測定できるまでに、時間がかかりすぎると
いう問題点があった。
の回路特性が測定できるまでに、時間がかかりすぎると
いう問題点があった。
本発明はかかる事情に鑑みてなされたものであり、基
板上に形成された能動素子の特性を測定し、この測定結
果に基づいて受動回路素子の回路パターンを基板に塗布
したレジスト上に直接描画することにより、１チップ毎
の能動素子の特性に合せて受動回路素子を形成できるの
で、各チップ毎に両素子の整合性を確実なものとするこ
とができ、製造の歩留りを大幅に向上できる半導体集積
回路の製造方法にを提供することを目的とする。
板上に形成された能動素子の特性を測定し、この測定結
果に基づいて受動回路素子の回路パターンを基板に塗布
したレジスト上に直接描画することにより、１チップ毎
の能動素子の特性に合せて受動回路素子を形成できるの
で、各チップ毎に両素子の整合性を確実なものとするこ
とができ、製造の歩留りを大幅に向上できる半導体集積
回路の製造方法にを提供することを目的とする。
（ニ）課題を解決するための手段 本発明に係る第１の発明は、基板上に能動素子と受動
回路素子とを有する半導体集積回路を製造する方法にお
いて、能動素子を基板上に形成し、形成した能動素子の
特性を測定し、この測定結果に基づいて受動回路素子の
回路パターンをシミュレーションし、シミュレーション
して得られる回路パターンを描画することを特徴とす
る。
回路素子とを有する半導体集積回路を製造する方法にお
いて、能動素子を基板上に形成し、形成した能動素子の
特性を測定し、この測定結果に基づいて受動回路素子の
回路パターンをシミュレーションし、シミュレーション
して得られる回路パターンを描画することを特徴とす
る。
また、本発明に係る第２の発明は、基板上に能動素子
と受動回路素子とを有する半導体集積回路を製造する方
法において、能動素子を基板上に形成し、形成した能動
素子の特性を測定し、この測定結果に基づいて、予め設
計されている受動回路素子の複数の回路パターンから最
適な回路パターンを選択し、この最適な回路パターンを
描画することを特徴とする。
と受動回路素子とを有する半導体集積回路を製造する方
法において、能動素子を基板上に形成し、形成した能動
素子の特性を測定し、この測定結果に基づいて、予め設
計されている受動回路素子の複数の回路パターンから最
適な回路パターンを選択し、この最適な回路パターンを
描画することを特徴とする。
また、本発明に係る第３の発明は、基板上に能動素子
と受動回路素子とを有する半導体集積回路を製造する方
法において、能動素子及び受動回路素子を基板上に形成
し、形成した能動素子の特性を測定し、この測定結果に
基づいて受動回路素子の回路パターンをシミュレーショ
ンし、シミュレーションして得られる回路パターンと既
に前記基板上に形成されている受動回路素子の回路パタ
ーンとを比較して変更すべき部分を決定し、この変更す
べき部分について前記シミュレーションして得られた回
路パターンを描画することを特徴とする。
と受動回路素子とを有する半導体集積回路を製造する方
法において、能動素子及び受動回路素子を基板上に形成
し、形成した能動素子の特性を測定し、この測定結果に
基づいて受動回路素子の回路パターンをシミュレーショ
ンし、シミュレーションして得られる回路パターンと既
に前記基板上に形成されている受動回路素子の回路パタ
ーンとを比較して変更すべき部分を決定し、この変更す
べき部分について前記シミュレーションして得られた回
路パターンを描画することを特徴とする。
また、本発明に係る第４の発明は、基板上に能動素子
と受動回路素子とを有する半導体集積回路を製造する方
法において、能動素子及び受動回路素子を基板上に形成
し、形成した両素子の整合性を評価し、整合性が不良で
ある場合には、形成した能動素子の特性を測定し、この
測定結果に基づいて受動回路素子の回路パターンをシミ
ュレーションし、シミュレーションして得られる回路パ
ターンと既に前記基板上に形成されている受動回路素子
の回路パターンとを比較して変更すべき部分を決定し、
この変更すべき部分について前記シミュレーションして
得られた回路パターンを描画することを特徴とする。
と受動回路素子とを有する半導体集積回路を製造する方
法において、能動素子及び受動回路素子を基板上に形成
し、形成した両素子の整合性を評価し、整合性が不良で
ある場合には、形成した能動素子の特性を測定し、この
測定結果に基づいて受動回路素子の回路パターンをシミ
ュレーションし、シミュレーションして得られる回路パ
ターンと既に前記基板上に形成されている受動回路素子
の回路パターンとを比較して変更すべき部分を決定し、
この変更すべき部分について前記シミュレーションして
得られた回路パターンを描画することを特徴とする。
また、本発明に係る第５の発明は、複数の能動素子を
基板上に形成し、形成した各能動素子の静特性を第１の
計測手段で測定し、この測定結果から静特性規格に合致
した全ての能動素子を、第２の計測手段にてＳパラメー
タ等の諸特性を測定し、この測定結果をもとに、受動回
路素子の回路パターンをシミュレーションシステムにて
シミュレーションし、各能動素子に所望の回路パターン
を夫々決定し、決定した回路パターンを基板上に塗布さ
れたレジスト上に描画し、各受動回路素子を形成するこ
とを特徴とする。
基板上に形成し、形成した各能動素子の静特性を第１の
計測手段で測定し、この測定結果から静特性規格に合致
した全ての能動素子を、第２の計測手段にてＳパラメー
タ等の諸特性を測定し、この測定結果をもとに、受動回
路素子の回路パターンをシミュレーションシステムにて
シミュレーションし、各能動素子に所望の回路パターン
を夫々決定し、決定した回路パターンを基板上に塗布さ
れたレジスト上に描画し、各受動回路素子を形成するこ
とを特徴とする。
さらに、本発明に係る第６の発明は、第１、２、３、
４または５の発明において、基板の厚さも受動回路素子
の回路パターンを決定する際の基準とすることを特徴と
する。
４または５の発明において、基板の厚さも受動回路素子
の回路パターンを決定する際の基準とすることを特徴と
する。
（ホ）作用 第１の発明の製造方法では、基板上に形成した能動素
子の特性を測定し、この測定結果に基づいて受動回路素
子の回路パターンをシミュレーションする。そしてこの
シミュレーション結果を直接レジスト上に描画する。そ
うすると能動素子と受動回路素子との整合性は良好であ
る。
子の特性を測定し、この測定結果に基づいて受動回路素
子の回路パターンをシミュレーションする。そしてこの
シミュレーション結果を直接レジスト上に描画する。そ
うすると能動素子と受動回路素子との整合性は良好であ
る。
また第２の発明の製造方法では、基板上に形成した能
動素子の特性を測定し、この測定結果に基づいて、予め
準備されている受動回路素子の複数の回路パターンの中
から最適なパターンを決定する。次にこの最適な回路パ
ターンを直接レジスト上に描画する。そうするとシミュ
レーションの必要がない。
動素子の特性を測定し、この測定結果に基づいて、予め
準備されている受動回路素子の複数の回路パターンの中
から最適なパターンを決定する。次にこの最適な回路パ
ターンを直接レジスト上に描画する。そうするとシミュ
レーションの必要がない。
また第３の発明の製造方法では、まず能動素子及び受
動回路素子を基板上に形成する。次に形成した能動素子
の特性の測定結果に基づいて受動回路素子の回路パター
ンをシミュレーションする。このシミュレーション結果
と既に形成した受動回路素子のパターンとを比較して、
変更すべき部分を決定する。最後にこの変更すべき部分
のみについてシミュレーション結果を直接レジスト上に
描画する。そうすると変更すべき部分がない場合には、
一連の形成工程にて能動素子及び受動回路素子が形成さ
れる。
動回路素子を基板上に形成する。次に形成した能動素子
の特性の測定結果に基づいて受動回路素子の回路パター
ンをシミュレーションする。このシミュレーション結果
と既に形成した受動回路素子のパターンとを比較して、
変更すべき部分を決定する。最後にこの変更すべき部分
のみについてシミュレーション結果を直接レジスト上に
描画する。そうすると変更すべき部分がない場合には、
一連の形成工程にて能動素子及び受動回路素子が形成さ
れる。
また第４の発明の製造方法では、まず能動素子及び受
動回路素子を基板上に形成し、形成した両素子の整合性
を評価する。整合性が不良である場合には、形成した能
動素子の特性の測定結果に基づいて、受動回路素子の回
路パターンをシミュレーションする。そしてこのシミュ
レーション結果と既に形成した受動回路素子のパターン
とを比較して、変更すべき部分を決定する。最後にこの
変更すべき部分のみについてシミュレーション結果を直
接レジスト上に描画する。そうすると両素子の整合性を
評価することになり、整合性に優れた集積回路が確実に
製造される。
動回路素子を基板上に形成し、形成した両素子の整合性
を評価する。整合性が不良である場合には、形成した能
動素子の特性の測定結果に基づいて、受動回路素子の回
路パターンをシミュレーションする。そしてこのシミュ
レーション結果と既に形成した受動回路素子のパターン
とを比較して、変更すべき部分を決定する。最後にこの
変更すべき部分のみについてシミュレーション結果を直
接レジスト上に描画する。そうすると両素子の整合性を
評価することになり、整合性に優れた集積回路が確実に
製造される。
更に、第５の発明の製造方法では、まず基板上に複数
の能動素子を形成し、次に形成した各能動素子の静特性
を測定し、静特性規格に合致した能動素子全ての諸特性
を測定する。そして、その測定結果の応じてシミュレー
ションして各能動素子に夫々対応した受動回路素子の回
路パターンを決定する。この決定した回路パターンを直
接レジスト上に描画する。このように、基板上に形成さ
れた複数の能動素子に夫々最適な受動回路素子が形成さ
れ、整合性に優れた集積回路が基板上に形成される。し
かも、静特性規格に合致しないものにたいしては受動回
路素子の回路パターンは形成しないので良品の能動素子
を使用した集積回路だけを適確かつ迅速に提供できる。
の能動素子を形成し、次に形成した各能動素子の静特性
を測定し、静特性規格に合致した能動素子全ての諸特性
を測定する。そして、その測定結果の応じてシミュレー
ションして各能動素子に夫々対応した受動回路素子の回
路パターンを決定する。この決定した回路パターンを直
接レジスト上に描画する。このように、基板上に形成さ
れた複数の能動素子に夫々最適な受動回路素子が形成さ
れ、整合性に優れた集積回路が基板上に形成される。し
かも、静特性規格に合致しないものにたいしては受動回
路素子の回路パターンは形成しないので良品の能動素子
を使用した集積回路だけを適確かつ迅速に提供できる。
このような何れの製造方法にあっても、各チップ毎に
能動素子の特性に合せて受動回路素子を形成する。そう
すると形成された能動素子の特性のバラツキはキャンセ
ルされ、すべてのチップにおいて能動素子と受動回路素
子との整合性は良好となる。
能動素子の特性に合せて受動回路素子を形成する。そう
すると形成された能動素子の特性のバラツキはキャンセ
ルされ、すべてのチップにおいて能動素子と受動回路素
子との整合性は良好となる。
第６の発明の製造方法では、前述の第１、２、３、
４、５の各製造方法において、受動回路素子の回路パタ
ーンを決定するための基準として能動素子の特性以外に
基板の厚さも用いる。そうすると能動素子と受動回路素
子との整合性はより良好となる。
４、５の各製造方法において、受動回路素子の回路パタ
ーンを決定するための基準として能動素子の特性以外に
基板の厚さも用いる。そうすると能動素子と受動回路素
子との整合性はより良好となる。
（ヘ）実施例 以下、本発明をその実施例を示す図面に基づいて具体
的に説明する。
的に説明する。
まず、本発明の第１の発明について、HEMTを能動素子
としたHEMT MMIC増幅器を例として説明する。第１図は
半絶縁性のGaAs基板１上に形成するHEMTの構造を示す断
面図であって、GaAs基板１上に、ノンドープGaAs層２、
ノンドープAlGaAs層３、n+AlGaAs層４、nGaAs層５及びn
+GaAs層６をこの順に積層形成し、n+GaAs層６が部分的
にエッチング除去されたnGaAs層５上にゲート電極７を
形成し、ソース電極８及びドレイン電極９をn+GaAs層６
上に形成した構成を、HEMTはなしている。
としたHEMT MMIC増幅器を例として説明する。第１図は
半絶縁性のGaAs基板１上に形成するHEMTの構造を示す断
面図であって、GaAs基板１上に、ノンドープGaAs層２、
ノンドープAlGaAs層３、n+AlGaAs層４、nGaAs層５及びn
+GaAs層６をこの順に積層形成し、n+GaAs層６が部分的
にエッチング除去されたnGaAs層５上にゲート電極７を
形成し、ソース電極８及びドレイン電極９をn+GaAs層６
上に形成した構成を、HEMTはなしている。
次にこのHEMT MMIC増幅器の製造工程について説明す
る。まず第１図に示すようにHEMTをGaAs基板１上に形成
し、形成したHEMTの静特性及び高周波特性をウェハプロ
ーバにて測定する。測定した特性結果に基づいて、受動
回路素子の電極パターンの寸法をシミュレーションによ
り計算する。次いでこの計算結果を、電子ビーム露光装
置または集束イオンビーム露光装置のCADデータに入力
する。これらの装置を用い、電子ビームまたは集束イオ
ンビームの照射による基板１上のレジストへの直接露光
にてこのパターンを描画して、受動回路素子を基板１上
に形成する。
る。まず第１図に示すようにHEMTをGaAs基板１上に形成
し、形成したHEMTの静特性及び高周波特性をウェハプロ
ーバにて測定する。測定した特性結果に基づいて、受動
回路素子の電極パターンの寸法をシミュレーションによ
り計算する。次いでこの計算結果を、電子ビーム露光装
置または集束イオンビーム露光装置のCADデータに入力
する。これらの装置を用い、電子ビームまたは集束イオ
ンビームの照射による基板１上のレジストへの直接露光
にてこのパターンを描画して、受動回路素子を基板１上
に形成する。
この際、測定した能動素子の特性が規格に合わないよ
うなチップに対しては、受動回路素子のパターン描画を
行わないようにすれば、製造作業の高速化が図れる。
うなチップに対しては、受動回路素子のパターン描画を
行わないようにすれば、製造作業の高速化が図れる。
第２図（ａ）はこのようにして製造したHEMT MMIC増
幅器の特性の度数分布を示すグラフであり、また比較例
として、従来の製造方法にて製造した同様なHEMT MMIC
増幅器の特性の度数分布を示すグラフを第２図（ｂ）に
示す。なお両グラフとも横軸に12GHzにおける最小雑音
指数NFmin（dB）を、縦軸に度数（個）を示している。1
2GHzにおける目標値としてNFmin≦1.7dBと設定すると、
第２図においてハッチングを施した部分が不良品とな
る。不良品率が40％以上である従来例に比して、本発明
例では不良品率が20％程度に低減されており、製造の歩
留りを向上できたことが理解される。
幅器の特性の度数分布を示すグラフであり、また比較例
として、従来の製造方法にて製造した同様なHEMT MMIC
増幅器の特性の度数分布を示すグラフを第２図（ｂ）に
示す。なお両グラフとも横軸に12GHzにおける最小雑音
指数NFmin（dB）を、縦軸に度数（個）を示している。1
2GHzにおける目標値としてNFmin≦1.7dBと設定すると、
第２図においてハッチングを施した部分が不良品とな
る。不良品率が40％以上である従来例に比して、本発明
例では不良品率が20％程度に低減されており、製造の歩
留りを向上できたことが理解される。
次に、FETを能動素子とした12GHz帯低雑音MMIC増幅器
を製造する本発明の別の実施例について説明する。なお
本実施例では回路構成として第３図に示すような回路を
有するシングルエンド型増幅器を例とする。
を製造する本発明の別の実施例について説明する。なお
本実施例では回路構成として第３図に示すような回路を
有するシングルエンド型増幅器を例とする。
まず第３図に示すFETを基板上に形成し、形成したFET
の静特性及び高周波特性をウェハプローバにて測定す
る。測定した特性結果に基づいて、受動回路素子、即ち
直列マイクロストリップライン（第３図ａ、ｃ）、並列
マイクロストリップライン（第３図ｂ、ｄ）、シャント
キャパシタ（第３図CG、CD）及びDCカットコンデンサ
（第３図CC）の形状をシミュレーションにより導出す
る。第４図はシミュレーションにて導出された回路パタ
ーンを図面化した図である。なお、図中Ｇ、Ｓ、Ｄは夫
々ゲート電極、ソース電極、ドレイン電極を示し、
VGG、VDDは夫々、ゲートデバイス、ドレインバイアスを
示しており、FETのソース電極Ｓはバイアホールにより
アースされている。
の静特性及び高周波特性をウェハプローバにて測定す
る。測定した特性結果に基づいて、受動回路素子、即ち
直列マイクロストリップライン（第３図ａ、ｃ）、並列
マイクロストリップライン（第３図ｂ、ｄ）、シャント
キャパシタ（第３図CG、CD）及びDCカットコンデンサ
（第３図CC）の形状をシミュレーションにより導出す
る。第４図はシミュレーションにて導出された回路パタ
ーンを図面化した図である。なお、図中Ｇ、Ｓ、Ｄは夫
々ゲート電極、ソース電極、ドレイン電極を示し、
VGG、VDDは夫々、ゲートデバイス、ドレインバイアスを
示しており、FETのソース電極Ｓはバイアホールにより
アースされている。
第４図に示すような最適な回路パターンのデータを、
電子ビーム露光装置または集束イオンビーム露光装置に
CADデータとして入力し、電子ビームまたは集束イオン
ビームの照射による基板上のレジストへの直接露光にて
この回路パターンを描画して、上述したような受動回路
素子を形成する。この際、測定したFETの高周波特性に
応じて、マイクロストリップラインの長さ及び幅を最適
値とする。
電子ビーム露光装置または集束イオンビーム露光装置に
CADデータとして入力し、電子ビームまたは集束イオン
ビームの照射による基板上のレジストへの直接露光にて
この回路パターンを描画して、上述したような受動回路
素子を形成する。この際、測定したFETの高周波特性に
応じて、マイクロストリップラインの長さ及び幅を最適
値とする。
なお、シャントキャパシタCG、CD及びDCカットコンデ
ンサCCは、MIMコンデンサ、またはpn接合、ショットキ
接合によって生じる空乏層を用いることもできる。また
基板面内において容量が変化する場合には、能動素子
（FET）を形成する際に同時にシャントキャパシタCG、C
D及びDCカットコンデンサCCも形成し、また能動素子（F
ET）の特性を測定する際に同時にこれらのシャントキャ
パシタCG、CD及びDCカットコンデンサCCの容量も測定
し、これらに整合するように直列マイクロストリップラ
インａ、ｃ及び並列マイクロストリップラインｂ、ｄの
形状をシミュレーションにより導出することとしてもよ
い。
ンサCCは、MIMコンデンサ、またはpn接合、ショットキ
接合によって生じる空乏層を用いることもできる。また
基板面内において容量が変化する場合には、能動素子
（FET）を形成する際に同時にシャントキャパシタCG、C
D及びDCカットコンデンサCCも形成し、また能動素子（F
ET）の特性を測定する際に同時にこれらのシャントキャ
パシタCG、CD及びDCカットコンデンサCCの容量も測定
し、これらに整合するように直列マイクロストリップラ
インａ、ｃ及び並列マイクロストリップラインｂ、ｄの
形状をシミュレーションにより導出することとしてもよ
い。
次に、本発明による回路パターンのシミュレーション
につき更に詳細に説明する。
につき更に詳細に説明する。
基板上に夫々形成したMESFET1及びMESFET2のＳパラメ
ータをRFプローバで測定する。その測定結果として、表
１及び表２に示すデータが得られた。このデータをもと
にシミュレーションして得られた回路パターンを第４図
（ｂ）及び（ｃ）に夫々示す。
ータをRFプローバで測定する。その測定結果として、表
１及び表２に示すデータが得られた。このデータをもと
にシミュレーションして得られた回路パターンを第４図
（ｂ）及び（ｃ）に夫々示す。
この集積回路パターンはMMIC一段増幅器を示し、MESE
Tの入出力に整合回路を設けたものである。
Tの入出力に整合回路を設けたものである。
表１及び表２に示すように、MESFET1とMESFET2のＳパ
ラメータはS11の位相が変化しておりその他のパラメー
タは同じである。
ラメータはS11の位相が変化しておりその他のパラメー
タは同じである。
第４図（ｃ）は第４図（ｂ）に示すMESFET1を用いた
ときと同じ増幅器の特性にするべくシミュレーションさ
れている。第４図（ｃ）に示すようにこの実施例におい
ては、入力からFETまでの距離（図中矢印Ａ）が約0.1mm
短かくなっている。そして、その他の出力整合は全く両
者とも同じパターンである。
ときと同じ増幅器の特性にするべくシミュレーションさ
れている。第４図（ｃ）に示すようにこの実施例におい
ては、入力からFETまでの距離（図中矢印Ａ）が約0.1mm
短かくなっている。そして、その他の出力整合は全く両
者とも同じパターンである。
第５図は、このようにして製造した第３図に示すよう
なシングルエンド型増幅器の12GHzにおける雑音指数NF
及び利得Gaの度数分布を示すグラフである。なお比較例
として、固定された均一の回路パターンにて受動素子回
路を形成する従来の製造方法にて製造した同様なシング
ルエンド型増幅器の12GHzにおけるNF及びGaの度数分布
を示すグラフを第６図に示す。第５、６図を比較する
と、本発明にて製造した増幅器にあっては従来の方法に
て製造したものに比して、特性の平均値が向上し、分散
も小さくなっており、製造精度の良化が理解される。こ
れは、本発明では各基板に形成したFET（能動素子）の
特性の測定結果に合せて、適正なマイクロストリップラ
イン等の受動素子回路を形成したことに起因している。
なシングルエンド型増幅器の12GHzにおける雑音指数NF
及び利得Gaの度数分布を示すグラフである。なお比較例
として、固定された均一の回路パターンにて受動素子回
路を形成する従来の製造方法にて製造した同様なシング
ルエンド型増幅器の12GHzにおけるNF及びGaの度数分布
を示すグラフを第６図に示す。第５、６図を比較する
と、本発明にて製造した増幅器にあっては従来の方法に
て製造したものに比して、特性の平均値が向上し、分散
も小さくなっており、製造精度の良化が理解される。こ
れは、本発明では各基板に形成したFET（能動素子）の
特性の測定結果に合せて、適正なマイクロストリップラ
イン等の受動素子回路を形成したことに起因している。
次に、ユニプレーナ型MMICを製造する実施例について
説明する。ユニプレーナ型MMICは、基本伝送線路として
のコプレーナ線路を有し、この受動回路素子たるコプレ
ーナ線路と能動素子たるFETとの整合性が問題である。
コプレーナ線路は中心導体と周囲の接地導体とにて構成
され、中心導体の幅及び長さと中心導体、接地導体間の
距離とによってコプレーナ線路の特性を変化させること
ができる。
説明する。ユニプレーナ型MMICは、基本伝送線路として
のコプレーナ線路を有し、この受動回路素子たるコプレ
ーナ線路と能動素子たるFETとの整合性が問題である。
コプレーナ線路は中心導体と周囲の接地導体とにて構成
され、中心導体の幅及び長さと中心導体、接地導体間の
距離とによってコプレーナ線路の特性を変化させること
ができる。
マイクロ波トランジスタとして、ゲート長0.5μｍ、
ゲート幅200μｍのHEMTをGaAs基板上に形成する。この
ときのHEMT単体では、12GHzにおけるNHが1.0dB、Gaが10
dBである。次に、予め大まかな計算にて求められたコプ
レーナ線路の長さまたは形状に応じてコプレーナ線路の
接地導体を形成する。次いで形成したHEMTのＳパラメー
タ、定雑音指数円、定利得円等の特性を、マイクロ波プ
ローバまたはネットワークアナライザにて測定する。こ
のとき、HEMTの周囲にも接地導体を形成しておくと、そ
の測定精度が向上して都合が良い。
ゲート幅200μｍのHEMTをGaAs基板上に形成する。この
ときのHEMT単体では、12GHzにおけるNHが1.0dB、Gaが10
dBである。次に、予め大まかな計算にて求められたコプ
レーナ線路の長さまたは形状に応じてコプレーナ線路の
接地導体を形成する。次いで形成したHEMTのＳパラメー
タ、定雑音指数円、定利得円等の特性を、マイクロ波プ
ローバまたはネットワークアナライザにて測定する。こ
のとき、HEMTの周囲にも接地導体を形成しておくと、そ
の測定精度が向上して都合が良い。
次いでこの測定した特性結果に応じた整合回路のイン
ピーダンスをシミュレーションにより算出する。この算
出したパターンに合せて、その線路幅及び長さ、接地導
体からの距離を考慮して、電子ビーム露光等の直接描画
法を用いてコプレーナ線路の中心導体を形成し、整合性
に優れたユニプレーナ型MMICを製造する。
ピーダンスをシミュレーションにより算出する。この算
出したパターンに合せて、その線路幅及び長さ、接地導
体からの距離を考慮して、電子ビーム露光等の直接描画
法を用いてコプレーナ線路の中心導体を形成し、整合性
に優れたユニプレーナ型MMICを製造する。
次に、受動回路素子としてオーバレイ構造（MIM）の
キャパシタを形成する際に、本発明方法を適用した実施
例について説明する。インタディジタル構造をなす小容
量なキャパシタにあっては、上述したような能動素子の
特性に基づく１回の直接描画にて形成することは可能で
あるが、容量が大きいキャパシタでは、オーバレイ構造
となるので、１回の直接描画では形成することはできな
い。従って、直接描画を繰り返して行うことにより、こ
のようなキャパシタを形成する。
キャパシタを形成する際に、本発明方法を適用した実施
例について説明する。インタディジタル構造をなす小容
量なキャパシタにあっては、上述したような能動素子の
特性に基づく１回の直接描画にて形成することは可能で
あるが、容量が大きいキャパシタでは、オーバレイ構造
となるので、１回の直接描画では形成することはできな
い。従って、直接描画を繰り返して行うことにより、こ
のようなキャパシタを形成する。
このようなオーバレイ構造を有するキャパシタの形成
工程を、オーバレイ構造の断面（第７図（ａ））及び上
面（第７図（ｂ））を示す第７図を参照して説明する。
まず、HEMT、MESFET等の能動素子を形成し、各能動素子
の特性（静特性、高周波特性）を測定する。この測定結
果に応じて、以下に述べる一連の直接描画の描画パター
ンを制御する。他の線路または抵抗と同時にレジストへ
の直接描画法を用いて下層金属11を半絶縁性のGaAs基板
10上に形成し、次にレジストをかぶせ、このレジスト上
に誘電体のパターンを直接描画し、このパターンを用い
てSiO2、SiN等からなる誘電体薄膜12を形成し、最後に
下層金属11を形成した際と同様の直接描画法を用いて、
誘電体薄膜12上に上層金属13を形成する。以上のように
して、能動素子との整合性に優れたオーバレイ構造をな
すキャパシタを形成することができる。
工程を、オーバレイ構造の断面（第７図（ａ））及び上
面（第７図（ｂ））を示す第７図を参照して説明する。
まず、HEMT、MESFET等の能動素子を形成し、各能動素子
の特性（静特性、高周波特性）を測定する。この測定結
果に応じて、以下に述べる一連の直接描画の描画パター
ンを制御する。他の線路または抵抗と同時にレジストへ
の直接描画法を用いて下層金属11を半絶縁性のGaAs基板
10上に形成し、次にレジストをかぶせ、このレジスト上
に誘電体のパターンを直接描画し、このパターンを用い
てSiO2、SiN等からなる誘電体薄膜12を形成し、最後に
下層金属11を形成した際と同様の直接描画法を用いて、
誘電体薄膜12上に上層金属13を形成する。以上のように
して、能動素子との整合性に優れたオーバレイ構造をな
すキャパシタを形成することができる。
ところでキャパシタとしては、上述したようなオーバ
レイ構造をなすもの以外に、ダイオードを用いたキャパ
シタもある。第８図は、ショットキバリアダイオードを
用いたキャパシタを示す断面図であり、図中10は半絶縁
性のGaAs基板、21は金属、22はオーミック電極、23はｎ
層である。能動素子を形成する際にGaAs基板10へのイオ
ン注入にてｎ層23を形成しておき、能動素子を形成後、
この能動素子に整合するような容量を有するキャパシタ
を形成する。ここでキャパシタ容量Ｃは、下記（１）式
の如く決定されるので、金属21とｎ層23との接合面積
（ダイオード面積）Ｓを制御することにより、形成する
キャパシタの容量Ｃを能動素子に整合させることができ
る。
レイ構造をなすもの以外に、ダイオードを用いたキャパ
シタもある。第８図は、ショットキバリアダイオードを
用いたキャパシタを示す断面図であり、図中10は半絶縁
性のGaAs基板、21は金属、22はオーミック電極、23はｎ
層である。能動素子を形成する際にGaAs基板10へのイオ
ン注入にてｎ層23を形成しておき、能動素子を形成後、
この能動素子に整合するような容量を有するキャパシタ
を形成する。ここでキャパシタ容量Ｃは、下記（１）式
の如く決定されるので、金属21とｎ層23との接合面積
（ダイオード面積）Ｓを制御することにより、形成する
キャパシタの容量Ｃを能動素子に整合させることができ
る。
e:電子電荷 εs:半導体の比誘電率 ε0:真空中の比誘電率 n0:不純物濃度 VB1:ビルトイン電圧 V:ショットキバリア逆バイアス電圧 またｐ−ｎ接合ダイオードを用いたキャパシタの例を
第９図に示し、バラクタダイオードを用いたキャパシタ
の例を第10図に示す。第９図にあっては10が半絶縁性の
GaAs基板であり、31、32、33は夫々金属、ｐ層、ｎ層を
示し、第10図にあっては10が半絶縁性のGaAs基板であ
り、41、42、43、44、45は夫々金属、p+層、ｎ層、n
-層、n+層を示す。このような例にあっては、ダイオー
ドの接合面積にてキャパシタの容量が決定されるので、
予め複数個のキャパシタを形成しておき、回路への接続
方法（個数、並列、直列等）を制御して、能動素子に対
する良好な整合性を実現させる。
第９図に示し、バラクタダイオードを用いたキャパシタ
の例を第10図に示す。第９図にあっては10が半絶縁性の
GaAs基板であり、31、32、33は夫々金属、ｐ層、ｎ層を
示し、第10図にあっては10が半絶縁性のGaAs基板であ
り、41、42、43、44、45は夫々金属、p+層、ｎ層、n
-層、n+層を示す。このような例にあっては、ダイオー
ドの接合面積にてキャパシタの容量が決定されるので、
予め複数個のキャパシタを形成しておき、回路への接続
方法（個数、並列、直列等）を制御して、能動素子に対
する良好な整合性を実現させる。
以上詳述したような製造方法では、形成した各能動素
子夫々についてその特性を測定し、この測定結果に基づ
いて受動回路素子の回路パターンをシミュレーションに
て算出し、その算出結果に基づいて各能動素子毎に、両
素子の整合性が最適となるように受動回路素子を形成す
ることとしている。従って、能動素子と受動回路素子と
の整合性は各チップにおいて常に良好であり、製造の歩
留りが向上する。また特に試作品を製造しようとする場
合、つまり同一基板上に多品質のモジュールを少数ずつ
作製する場合において、このような方法は極めて有用で
ある。
子夫々についてその特性を測定し、この測定結果に基づ
いて受動回路素子の回路パターンをシミュレーションに
て算出し、その算出結果に基づいて各能動素子毎に、両
素子の整合性が最適となるように受動回路素子を形成す
ることとしている。従って、能動素子と受動回路素子と
の整合性は各チップにおいて常に良好であり、製造の歩
留りが向上する。また特に試作品を製造しようとする場
合、つまり同一基板上に多品質のモジュールを少数ずつ
作製する場合において、このような方法は極めて有用で
ある。
ところがこの製造方法では各能動素子毎にシミュレー
ションを行って受動回路素子の最適な回路パターンを算
出した後、受動回路素子のパターンを各列にレジストに
直接描画することになるので、回路の製造に長時間を要
すという難点がある。このような難点を解消している方
法が、本発明の第２、３、４の発明における製造方法で
ある。
ションを行って受動回路素子の最適な回路パターンを算
出した後、受動回路素子のパターンを各列にレジストに
直接描画することになるので、回路の製造に長時間を要
すという難点がある。このような難点を解消している方
法が、本発明の第２、３、４の発明における製造方法で
ある。
第２の発明の製造方法では、シミュレーションにて算
出した受動回路素子の複数の回路パターンを予め準備し
ておき、基板上に能動素子を形成し、形成した能動素子
の特性の測定結果に基づいて準備した回路パターンから
最適とされるパターンを選択し、選択した回路パターン
を基板上のレジストに直接描画して受動回路素子を形成
する。なお、この際の直接描画法は前述した第１の発明
と同様である。そして第１の発明の実施例として説明し
たすべての実施例について、この第２の発明を適用する
ことができる。
出した受動回路素子の複数の回路パターンを予め準備し
ておき、基板上に能動素子を形成し、形成した能動素子
の特性の測定結果に基づいて準備した回路パターンから
最適とされるパターンを選択し、選択した回路パターン
を基板上のレジストに直接描画して受動回路素子を形成
する。なお、この際の直接描画法は前述した第１の発明
と同様である。そして第１の発明の実施例として説明し
たすべての実施例について、この第２の発明を適用する
ことができる。
このような第２の発明の方法では第１の発明に比して
各能動素子における整合性の点では少し劣るが、能動素
子を形成した後シミュレーションを行わなくてもよいの
で、短時間にて整合性に優れた回路を製造できるという
利点がある。また第１の発明の方法と同様に、特性の測
定結果が不良である能動素子については受動回路素子を
形成しないようにすれば、更に製造時間を短縮すること
が可能である。なお整合性の劣化については、特性の細
かいクラス分けに合せて多数の回路パターンを準備して
おけば、かなりの程度緩和することができる。
各能動素子における整合性の点では少し劣るが、能動素
子を形成した後シミュレーションを行わなくてもよいの
で、短時間にて整合性に優れた回路を製造できるという
利点がある。また第１の発明の方法と同様に、特性の測
定結果が不良である能動素子については受動回路素子を
形成しないようにすれば、更に製造時間を短縮すること
が可能である。なお整合性の劣化については、特性の細
かいクラス分けに合せて多数の回路パターンを準備して
おけば、かなりの程度緩和することができる。
第３の発明の製造方法では、まず基板上に能動素子及
び受動回路素子を形成した後、形成した能動素子の特性
を測定する。そしてこの測定結果に基づいてシミュレー
ションによって受動回路素子の最適な回路パターンを算
出し、既に形成されている受動回路素子のパターンとこ
のシミュレーション結果とを比較して、変更が必要であ
る部分についてのみ基板上のレジストに変更回路パター
ンを直接描画する。次にパターンの減少が必要である場
合にはエッチングを行い、パターンの追加が必要である
場合には蒸着とこれに続くリフトオフとを行う。
び受動回路素子を形成した後、形成した能動素子の特性
を測定する。そしてこの測定結果に基づいてシミュレー
ションによって受動回路素子の最適な回路パターンを算
出し、既に形成されている受動回路素子のパターンとこ
のシミュレーション結果とを比較して、変更が必要であ
る部分についてのみ基板上のレジストに変更回路パター
ンを直接描画する。次にパターンの減少が必要である場
合にはエッチングを行い、パターンの追加が必要である
場合には蒸着とこれに続くリフトオフとを行う。
次に、この第３の発明の具体例について説明する。
まず、MMICの受動回路素子であるインダクタの寸法を
大きくする例について、その工程を示す第11図に基づき
説明する。なお第11図において、左列の図はその工程の
上面図であり、右列の図はその工程の断面図である。
大きくする例について、その工程を示す第11図に基づき
説明する。なお第11図において、左列の図はその工程の
上面図であり、右列の図はその工程の断面図である。
MMICの能動素子及び受動回路素子をGaAs基板50上に形
成した後、能動素子の特性を測定してこの測定結果に基
づいて受動回路素子の最適な回路パターンを算出する。
この最適な回路パターンと形成されている受動回路素子
の回路パターンとを比較して、両素子の整合性を良好に
するためにはインダクタ51の寸法を大きくする必要があ
ることが判明した（第11図（ａ））。GaAs基板50上に、
PMMA、ポリメチルメタクリレート等のレジスト52を回転
塗布する（第11図（ｂ））。インダクタの寸法を広げる
部分に対応する領域のレジスト52aを、電子ビーム描画
技術を用いて感光させた後、現像を行う（第11図
（ｃ））。次にTi/Pd/Auからなる金属層53を蒸着する
（第11図（ｄ））。最後に有機溶媒を用いて、レジスト
52と共に除去し、インダクタ51の寸法の拡大を完了する
（第11図（ｅ））。
成した後、能動素子の特性を測定してこの測定結果に基
づいて受動回路素子の最適な回路パターンを算出する。
この最適な回路パターンと形成されている受動回路素子
の回路パターンとを比較して、両素子の整合性を良好に
するためにはインダクタ51の寸法を大きくする必要があ
ることが判明した（第11図（ａ））。GaAs基板50上に、
PMMA、ポリメチルメタクリレート等のレジスト52を回転
塗布する（第11図（ｂ））。インダクタの寸法を広げる
部分に対応する領域のレジスト52aを、電子ビーム描画
技術を用いて感光させた後、現像を行う（第11図
（ｃ））。次にTi/Pd/Auからなる金属層53を蒸着する
（第11図（ｄ））。最後に有機溶媒を用いて、レジスト
52と共に除去し、インダクタ51の寸法の拡大を完了する
（第11図（ｅ））。
次に、インダクタの寸法を小さくする例について、そ
の工程を示す第12図に基づき説明する。なお第12図にお
いて、左列の図はその工程の上面図であり、右列の図は
その工程の断面図である。
の工程を示す第12図に基づき説明する。なお第12図にお
いて、左列の図はその工程の上面図であり、右列の図は
その工程の断面図である。
MMICの能動素子及び受動回路素子をGaAs基板50上に形
成した後、整合性を良好にするためにはインダクタ51の
寸法を小さくする必要があることが、能動素子の特性の
測定結果に基づくシミュレーションにて判明した（第12
図（ａ））。まずGaAs基板50上に、PMMA、ポリメチルメ
タクリレート等のレジスト52を回転塗布する（第12図
（ｂ））。インダクタの寸法を小さくする部分に対応す
る領域のレジスト52bを、電子ビーム描画技術を用いて
感光させた後、現像を行う（第12図（ｃ））。次に小さ
くする必要がある領域のTi/Pd/Auからなるインダクタ51
aを、CF4＋O2（O2:4％）ガスを用いたRIE（反応性イオ
ンエッチング）法にてエッチング除去する（第12図
（ｄ））。最後に有機溶媒を用いて、残存するレジスト
52を除去し、インダクタ51の寸法の縮小を完了する（第
12図（ｅ））。
成した後、整合性を良好にするためにはインダクタ51の
寸法を小さくする必要があることが、能動素子の特性の
測定結果に基づくシミュレーションにて判明した（第12
図（ａ））。まずGaAs基板50上に、PMMA、ポリメチルメ
タクリレート等のレジスト52を回転塗布する（第12図
（ｂ））。インダクタの寸法を小さくする部分に対応す
る領域のレジスト52bを、電子ビーム描画技術を用いて
感光させた後、現像を行う（第12図（ｃ））。次に小さ
くする必要がある領域のTi/Pd/Auからなるインダクタ51
aを、CF4＋O2（O2:4％）ガスを用いたRIE（反応性イオ
ンエッチング）法にてエッチング除去する（第12図
（ｄ））。最後に有機溶媒を用いて、残存するレジスト
52を除去し、インダクタ51の寸法の縮小を完了する（第
12図（ｅ））。
なお、本実施例ではインダクタの寸法変更の例につい
て説明したが、伝送線路、キャパシタ、カップラ等の他
の受動回路素子の寸法変更についても全く同様に行え、
前述した第１の発明の各実施例について、この第３の発
明を適用することができる。
て説明したが、伝送線路、キャパシタ、カップラ等の他
の受動回路素子の寸法変更についても全く同様に行え、
前述した第１の発明の各実施例について、この第３の発
明を適用することができる。
このような第３の発明の方法では、能動素子及び受動
回路素子を最初に同時に形成した後、必要な部分につい
てのみ回路パターンを変更するだけであるので、もし変
更が必要でない場合には、一連の作業にて能動素子及び
受動回路素子の形成を行えるという利点がある。また変
更が不要である場合にはこのままの状態にて整合性は良
好であるので、多数の回路を製造するという全体的見地
から見ると、第１の発明に比して製造のための時間が短
縮される。
回路素子を最初に同時に形成した後、必要な部分につい
てのみ回路パターンを変更するだけであるので、もし変
更が必要でない場合には、一連の作業にて能動素子及び
受動回路素子の形成を行えるという利点がある。また変
更が不要である場合にはこのままの状態にて整合性は良
好であるので、多数の回路を製造するという全体的見地
から見ると、第１の発明に比して製造のための時間が短
縮される。
本発明の第４の発明の製造方法について説明する。こ
の第４の発明では、まず基板上に能動素子及び受動回路
素子を形成し、その後、両素子の整合性を評価する。整
合が不適切である場合には、前述の第３の発明と同様
に、形成した能動素子の特性を測定し、この測定結果に
基づいてシミュレーションによって受動回路素子の最適
な回路パターンを算出し、既に形成されている受動回路
素子の中から変更が必要である部分のみについて、直接
描画法を用いてレジスト上に選択的に露光を行い、続い
てパターンの減少が必要である場合にはエッチングを行
い、パターンの追加が必要である場合には蒸着とこれに
続くリフトオフとを行う。なお、前述した第１の発明の
各実施例について、この第４の発明を適用することがで
きる。
の第４の発明では、まず基板上に能動素子及び受動回路
素子を形成し、その後、両素子の整合性を評価する。整
合が不適切である場合には、前述の第３の発明と同様
に、形成した能動素子の特性を測定し、この測定結果に
基づいてシミュレーションによって受動回路素子の最適
な回路パターンを算出し、既に形成されている受動回路
素子の中から変更が必要である部分のみについて、直接
描画法を用いてレジスト上に選択的に露光を行い、続い
てパターンの減少が必要である場合にはエッチングを行
い、パターンの追加が必要である場合には蒸着とこれに
続くリフトオフとを行う。なお、前述した第１の発明の
各実施例について、この第４の発明を適用することがで
きる。
このような第４の発明の方法では、形成した能動素子
と受動回路素子との実際の整合性を評価するので、製造
された半導体集積回路における両素子の整合性が良好で
ある確実性は、前述の第１、２、３の発明の方法より高
い。また評価した整合性が良好である場合には、変更を
必要としないので、前述の第３の製造方法と同様に、こ
のような場合に能動素子及び受動回路素子の形成を一連
の工程にて行え、第１の発明の方法に比して全体として
製造の作業時間を短縮できる。
と受動回路素子との実際の整合性を評価するので、製造
された半導体集積回路における両素子の整合性が良好で
ある確実性は、前述の第１、２、３の発明の方法より高
い。また評価した整合性が良好である場合には、変更を
必要としないので、前述の第３の製造方法と同様に、こ
のような場合に能動素子及び受動回路素子の形成を一連
の工程にて行え、第１の発明の方法に比して全体として
製造の作業時間を短縮できる。
次に、第５の発明の方法につき、第15図を参照して説
明する。
明する。
複数の能動素子としてのHEMTが形成されたGaAsウェハ
100をプローバ台に載置し、DCプローバ101でウェハ100
内のチップにプロービングを行う。そして、DC特性測定
システム102で、各チップの静特性（Idss、gm、Vp、V
r、Vf、ｎ等）を測定し、その測定データがDC測定デー
タ部103に入力される。ここでDC特性システム102には、
半導体パラメータアナライザ、容量計等を含み、これら
の機器からのデータをコンピュータからなる制御回路に
よりシステム及びデータ収集制御し、測定データを出力
する。そして、DC測定データ部103は、入力された各チ
ップの静特性データを記憶する。この各チップのうち、
DC規格合格もののチップ全てをRF計測システム105へ通
知する。RF計測システム105はDC規格合格のチップ全て
にRFプローバ104でプロービングをし、ＳパラメータN
F、Ga等の諸特性を計測し、計測データ部106へ計特性を
入力する。
100をプローバ台に載置し、DCプローバ101でウェハ100
内のチップにプロービングを行う。そして、DC特性測定
システム102で、各チップの静特性（Idss、gm、Vp、V
r、Vf、ｎ等）を測定し、その測定データがDC測定デー
タ部103に入力される。ここでDC特性システム102には、
半導体パラメータアナライザ、容量計等を含み、これら
の機器からのデータをコンピュータからなる制御回路に
よりシステム及びデータ収集制御し、測定データを出力
する。そして、DC測定データ部103は、入力された各チ
ップの静特性データを記憶する。この各チップのうち、
DC規格合格もののチップ全てをRF計測システム105へ通
知する。RF計測システム105はDC規格合格のチップ全て
にRFプローバ104でプロービングをし、ＳパラメータN
F、Ga等の諸特性を計測し、計測データ部106へ計特性を
入力する。
RF計測システム106は１ポート及び２ポートネットワ
ークのＳパラメータ測定を行うネットワークアアライ
ザ、NF、Ga測定するNFメータ、周波数をふってパワーを
出力するシンセサイズドスイーパ、入出力の整合を取る
チューナ、パワーメータ等を含む。そして、これら機器
からのデータをコンピュータからなる制御回路によりシ
ステム及びデータ収集制御を行い、測定データを出力す
る。計測データ部106に入力され記憶された各チップの
諸特性の測定結果に基き、マイクロ波回路シミュレーシ
ョン部107で受動回路素子のシミュレーションを行う。
マイクロ波シミュレーション部107は、直列マイクロス
トリップライン、並列マイクロストリップライン、シャ
ントキャパシタ及びDCカットコンデンサの形状を第４図
に示す如く、シミュレーションにより導出する。このシ
ミュレーションにより得られた各チップの回路パターン
をCADデータ作成部108でCADデータに変換し、露光装置
制御システム109に入力する。露光装置制御システム109
は、電子ビームまたは集束イオンビームの照射によるウ
ェハ100上のレジストへの直接露光（110）にて、各チッ
プに夫々整合する回路パターンを描画する。
ークのＳパラメータ測定を行うネットワークアアライ
ザ、NF、Ga測定するNFメータ、周波数をふってパワーを
出力するシンセサイズドスイーパ、入出力の整合を取る
チューナ、パワーメータ等を含む。そして、これら機器
からのデータをコンピュータからなる制御回路によりシ
ステム及びデータ収集制御を行い、測定データを出力す
る。計測データ部106に入力され記憶された各チップの
諸特性の測定結果に基き、マイクロ波回路シミュレーシ
ョン部107で受動回路素子のシミュレーションを行う。
マイクロ波シミュレーション部107は、直列マイクロス
トリップライン、並列マイクロストリップライン、シャ
ントキャパシタ及びDCカットコンデンサの形状を第４図
に示す如く、シミュレーションにより導出する。このシ
ミュレーションにより得られた各チップの回路パターン
をCADデータ作成部108でCADデータに変換し、露光装置
制御システム109に入力する。露光装置制御システム109
は、電子ビームまたは集束イオンビームの照射によるウ
ェハ100上のレジストへの直接露光（110）にて、各チッ
プに夫々整合する回路パターンを描画する。
次に、上述した本発明の製造方法を第16図に従い説明
する。第16図はMMICの各工程における断面図である。
する。第16図はMMICの各工程における断面図である。
まず、第16図（イ）に示すように、半絶縁性のGaAs基
板60上にMBE法によりHEMT動作層（n+GaAs/nGaAs/n+AlGa
As）を成長させる。ここでn+GaAsは２×1018cm-3厚み20
0Å、nGaAsは５×1017cm-3厚み500Å、n+AlGaAsは２×1
018cm-3厚み500Åに夫々MBE法により成長形成する。
板60上にMBE法によりHEMT動作層（n+GaAs/nGaAs/n+AlGa
As）を成長させる。ここでn+GaAsは２×1018cm-3厚み20
0Å、nGaAsは５×1017cm-3厚み500Å、n+AlGaAsは２×1
018cm-3厚み500Åに夫々MBE法により成長形成する。
次いで第16図（ロ）に示すように、絶縁分離の為にフ
ォトレジスト（例えば、東京応化工業（株）製OMR−8
3）を用いて、深0.5μｍメサエッチングを行う。ここで
用いるエッチング液では、水酸化ナトリウム溶液と過酸
化水素水の混合液である。続いて第16図（ハ）に示すよ
うに、HEMT部と抵抗部にオーミック電極９を、例えば、
富士薬品工業（株）製のLMRレジストを用いてリフトオ
フ法により形成する。蒸着金属は、Au・Ge（800Å）/Ni
（100Å）/Au（2000Å）であり、リフトオフ後に420
℃、90秒のオーミックアロイを施す。抵抗部はこの時点
ではほぼ製作が完了し、この時点でオーミック特性を求
めることができる。
ォトレジスト（例えば、東京応化工業（株）製OMR−8
3）を用いて、深0.5μｍメサエッチングを行う。ここで
用いるエッチング液では、水酸化ナトリウム溶液と過酸
化水素水の混合液である。続いて第16図（ハ）に示すよ
うに、HEMT部と抵抗部にオーミック電極９を、例えば、
富士薬品工業（株）製のLMRレジストを用いてリフトオ
フ法により形成する。蒸着金属は、Au・Ge（800Å）/Ni
（100Å）/Au（2000Å）であり、リフトオフ後に420
℃、90秒のオーミックアロイを施す。抵抗部はこの時点
ではほぼ製作が完了し、この時点でオーミック特性を求
めることができる。
さらに第16図（ニ）に示すように、HEMT部にショット
キー電極を形成し、ゲート電極63とする。まず、東京応
化工業（株）製レジストOEBR−1000Mを１μｍ層に塗布
し、deepUV光を用いて0.4μｍの間口パターンを得る。
そして所望するIDSS値が得られる様にリセスエッチング
する。エッチング液はりん酸、過酸化水素水、水の混合
液である。ここでは残存膜厚が350Å程度になるように
エッチングした。その後電極材料としてTi500Å/A16000
Åを電子ビーム蒸着により形成し、リフトオフを行う。
キー電極を形成し、ゲート電極63とする。まず、東京応
化工業（株）製レジストOEBR−1000Mを１μｍ層に塗布
し、deepUV光を用いて0.4μｍの間口パターンを得る。
そして所望するIDSS値が得られる様にリセスエッチング
する。エッチング液はりん酸、過酸化水素水、水の混合
液である。ここでは残存膜厚が350Å程度になるように
エッチングした。その後電極材料としてTi500Å/A16000
Åを電子ビーム蒸着により形成し、リフトオフを行う。
ここでRFプローバを用いて、HEMT部のＳパラメータ及
び雑音パラメータをオンウェハ状態で測定する。この測
定結果に基づき、シミュレーションをし、シミュレーシ
ョンから所望するMMIC特性を得るに必要なマイクロスト
リップ線路及びMIM容量の数値とそのパターン形状を決
める。
び雑音パラメータをオンウェハ状態で測定する。この測
定結果に基づき、シミュレーションをし、シミュレーシ
ョンから所望するMMIC特性を得るに必要なマイクロスト
リップ線路及びMIM容量の数値とそのパターン形状を決
める。
第16図（ホ）に示すように、パターン形状が決定した
ら、マイクロストリップ線路65とMIM容量の下層金属64
パターンを形成する。ここで、このパターン形成とし
て、電子ビームを基板上に塗布したレジストにする為
に、電子線レジストを用いたリフトオフ法を用いる。金
属層64、65はTi1000Å/Pd2000Å/Au3000Åである。その
後膜厚2000ÅのSiN膜66によりパッシベーションを行
う。
ら、マイクロストリップ線路65とMIM容量の下層金属64
パターンを形成する。ここで、このパターン形成とし
て、電子ビームを基板上に塗布したレジストにする為
に、電子線レジストを用いたリフトオフ法を用いる。金
属層64、65はTi1000Å/Pd2000Å/Au3000Åである。その
後膜厚2000ÅのSiN膜66によりパッシベーションを行
う。
最後に第16図（ヘ）に示すように、MIM容量の上層金
属67を上記手法と同様に形成して、さらにマイクロスト
リップ線路部を低損失化する為に金メッキ68を施し、HE
MT70、MIM抵抗71、抵抗72及びマイクロストリップ線路7
3からなるMMICが形成される。
属67を上記手法と同様に形成して、さらにマイクロスト
リップ線路部を低損失化する為に金メッキ68を施し、HE
MT70、MIM抵抗71、抵抗72及びマイクロストリップ線路7
3からなるMMICが形成される。
以上述べた製造方法にあっては、形成した各能動素子
の特性の測定結果に基づいたシミュレーションにて受動
回路素子の回路パターンを算出することとしているが、
これだけでは両素子の良好な整合性が得られないことが
ある。なぜならGaAs等の基板の厚さの影響が問題となる
からである。つまり基板の厚さが異なっていると、回路
パターンが同じであっても特性インピーダンスは異な
る。また、バイアホールを用いた場合には、基板の厚さ
によって接地条件が異なり、ショートスタブ等の特性に
影響を及ぼす。
の特性の測定結果に基づいたシミュレーションにて受動
回路素子の回路パターンを算出することとしているが、
これだけでは両素子の良好な整合性が得られないことが
ある。なぜならGaAs等の基板の厚さの影響が問題となる
からである。つまり基板の厚さが異なっていると、回路
パターンが同じであっても特性インピーダンスは異な
る。また、バイアホールを用いた場合には、基板の厚さ
によって接地条件が異なり、ショートスタブ等の特性に
影響を及ぼす。
回路特性における基板厚さの影響について説明する。
GaAs基板（誘電率εｒ＝12.5）上にマイクロストリップ
線路を形成し、この線路の幅（72.3μｍ）を固定した際
の、GaAs基板の厚さ（μｍ）と特性インピーダンス
（Ω）との関係を第13図に示す。例えばGaAs基板の厚さ
が100μｍである場合、特性インピーダンスは50Ω程度
であるが、基板厚さが±50％程度変動すると、特性イン
ピーダンスは10Ω程度変化する。
GaAs基板（誘電率εｒ＝12.5）上にマイクロストリップ
線路を形成し、この線路の幅（72.3μｍ）を固定した際
の、GaAs基板の厚さ（μｍ）と特性インピーダンス
（Ω）との関係を第13図に示す。例えばGaAs基板の厚さ
が100μｍである場合、特性インピーダンスは50Ω程度
であるが、基板厚さが±50％程度変動すると、特性イン
ピーダンスは10Ω程度変化する。
また、GaAs基板上にバンドパスフィルタを設計した際
の、バンドパスフィルタの特性を第14図に示す。図中
（ａ）はGaAs基板の厚さが120μｍである場合を示し、
図中（ｂ）はGaAs基板の厚さが80μｍである場合を示し
ている。第14図に示す結果から、基板の厚さが変化する
とバンドパスフィルタのＱ値または伝送損失等の特性が
大きく変動することが理解される。
の、バンドパスフィルタの特性を第14図に示す。図中
（ａ）はGaAs基板の厚さが120μｍである場合を示し、
図中（ｂ）はGaAs基板の厚さが80μｍである場合を示し
ている。第14図に示す結果から、基板の厚さが変化する
とバンドパスフィルタのＱ値または伝送損失等の特性が
大きく変動することが理解される。
一般に基板の厚さは、素子形成時における作業性を考
慮して厚い状態を維持している。ところがMMICでは、小
型化または特性上の問題点によってマイクロ波領域での
動作を可能とするために基板を薄くする必要がある。そ
こでMMICの製造工程中、能動素子の形成後に基板の裏面
をエッチングすることが一般的である。従って同一のウ
ェハ内にあっても基板の厚さにバラツキが生じたり、ま
たはウェハ全体が薄肉化したりすることがあり、実際の
製造工程では、基板の厚さの誤差が±20μｍ程度であ
る。
慮して厚い状態を維持している。ところがMMICでは、小
型化または特性上の問題点によってマイクロ波領域での
動作を可能とするために基板を薄くする必要がある。そ
こでMMICの製造工程中、能動素子の形成後に基板の裏面
をエッチングすることが一般的である。従って同一のウ
ェハ内にあっても基板の厚さにバラツキが生じたり、ま
たはウェハ全体が薄肉化したりすることがあり、実際の
製造工程では、基板の厚さの誤差が±20μｍ程度であ
る。
このように製造工程中に基板の厚さのバラツキが発生
し、しかも上述したようにこのバラツキは回路特性に大
きな影響を及ぼすので、能動素子の特性だけでなく基板
の厚さにも基づいたシミュレーションを行って、受動回
路素子の回路パターンを算出することが必要である。
し、しかも上述したようにこのバラツキは回路特性に大
きな影響を及ぼすので、能動素子の特性だけでなく基板
の厚さにも基づいたシミュレーションを行って、受動回
路素子の回路パターンを算出することが必要である。
このような事情により考案された方法が、本発明の第
６の発明の製造方法であり、この方法は、形成した能動
素子の特性を測定すると共に、基板の厚さも計測し、得
られた両方のデータに基づいたシミュレーションを行っ
て受動回路素子の回路パターンを算出し、このパターン
に応じてレジスト上に直接描画する方法である。なお、
この第６の発明を前述した第１、２、３、４、５の発明
に適用できることは勿論である。
６の発明の製造方法であり、この方法は、形成した能動
素子の特性を測定すると共に、基板の厚さも計測し、得
られた両方のデータに基づいたシミュレーションを行っ
て受動回路素子の回路パターンを算出し、このパターン
に応じてレジスト上に直接描画する方法である。なお、
この第６の発明を前述した第１、２、３、４、５の発明
に適用できることは勿論である。
このような第６の発明の製造方法では厚さを考慮して
シミュレーションを行うので、前述の第１、２、３、４
の各発明にこの第５の発明を適用した各製造方法では、
第１、２、３、４の各発明より夫々について歩留りをよ
り向上させることが可能である。
シミュレーションを行うので、前述の第１、２、３、４
の各発明にこの第５の発明を適用した各製造方法では、
第１、２、３、４の各発明より夫々について歩留りをよ
り向上させることが可能である。
（ト）発明の効果 以上詳述した如く本発明の製造方法では、形成した各
能動素子の特性を測定し、その測定結果に基づいて受動
回路素子の回路パターンを描画することとしているの
で、１チップ毎の能動素子の特性に合せて受動回路素子
を形成できる。この結果、能動素子の特性のバラツキを
キャンセルして、両素子の整合性が優れた半導体回路
（MMIC）を製造することができ、製造の歩留りが大幅に
向上する。
能動素子の特性を測定し、その測定結果に基づいて受動
回路素子の回路パターンを描画することとしているの
で、１チップ毎の能動素子の特性に合せて受動回路素子
を形成できる。この結果、能動素子の特性のバラツキを
キャンセルして、両素子の整合性が優れた半導体回路
（MMIC）を製造することができ、製造の歩留りが大幅に
向上する。
また第２の発明の製造方法では、形成した能動素子の
特性の測定結果に基づいて、予め形成しておいた受動回
路素子の複数の回路パターンから最適なものを選択する
ので、シミュレーションを行う必要がなく、両素子の整
合性が優れた半導体回路を短時間にて製造することが可
能である。
特性の測定結果に基づいて、予め形成しておいた受動回
路素子の複数の回路パターンから最適なものを選択する
ので、シミュレーションを行う必要がなく、両素子の整
合性が優れた半導体回路を短時間にて製造することが可
能である。
また第３、４の発明の製造方法では、最初に能動素子
及び受動回路素子を形成し、不適切な部分についてのみ
回路パターンを変更するだけなので、多くの回路につい
ては能動素子及び受動回路素子を一連の工程にて形成で
きる、 また第５の発明の製造方法では、基板上に形成された
複数の能動素子に夫々最適な受動回路素子が形成され、
整合性の優れた集積回路が基板上に形成される。しか
も、静特性規格に合致しないものにたいしては受動回路
素子の回路パターンは形成しないので、良品の能動素子
を使用した集積回路だけを適確かつ迅速に提供できる。
及び受動回路素子を形成し、不適切な部分についてのみ
回路パターンを変更するだけなので、多くの回路につい
ては能動素子及び受動回路素子を一連の工程にて形成で
きる、 また第５の発明の製造方法では、基板上に形成された
複数の能動素子に夫々最適な受動回路素子が形成され、
整合性の優れた集積回路が基板上に形成される。しか
も、静特性規格に合致しないものにたいしては受動回路
素子の回路パターンは形成しないので、良品の能動素子
を使用した集積回路だけを適確かつ迅速に提供できる。
更に、第６の発明の製造方法では、受動回路素子の回
路パターンを決定する際のデータとして、能動素子の特
性だけでなく基板の厚さも加えることとしているので、
製造の歩留りの一層の向上を図ることができる。
路パターンを決定する際のデータとして、能動素子の特
性だけでなく基板の厚さも加えることとしているので、
製造の歩留りの一層の向上を図ることができる。
第１図は本発明にて製造したHEMT MMIC増幅器の能動素
子（MMIC）の断面構造図、第２図は本発明及び従来法に
て製造した夫々のHEMT MMIC増幅器の特性を示すヒスト
グラム、第３図は本発明にて製造したFET MMICの等価回
路図、第４図は第３図におけるFETの特性に基づいて設
計した伝送線路のパターン図、第５図は本発明にて製造
したFET MMICの特性を示すヒストグラム、第６図は従来
法にて製造したFET MMICの特性を示すヒストグラム、第
７図は本発明にて製造したキャパシタのオーバレイ構造
を示す上面図及び断面図、第８図はショットキバリアダ
イオードを用いたキャパシタの断面構造図、第９図はｐ
−ｎ接合ダイオードを用いたキャパシタの断面構造図、
第10図はバラクタダイオードを用いたキャパシタの断面
構造図、第11図、第12図は本発明の製造方法の工程を示
す模式図、第13図はマイクロストリップ線路における基
板厚さと特性インピーダンスとの関係を示すグラフ、第
14図は基板厚さとバンドパスフィルタの特性との関係を
示すグラフである。第15図は本発明の製造方法を説明す
るためのブロック図、第16図は本発明の製造方法におけ
る各工程の断面図である。 １、10、50……GaAs基板、51……インダクタ、52……レ
ジスト。
子（MMIC）の断面構造図、第２図は本発明及び従来法に
て製造した夫々のHEMT MMIC増幅器の特性を示すヒスト
グラム、第３図は本発明にて製造したFET MMICの等価回
路図、第４図は第３図におけるFETの特性に基づいて設
計した伝送線路のパターン図、第５図は本発明にて製造
したFET MMICの特性を示すヒストグラム、第６図は従来
法にて製造したFET MMICの特性を示すヒストグラム、第
７図は本発明にて製造したキャパシタのオーバレイ構造
を示す上面図及び断面図、第８図はショットキバリアダ
イオードを用いたキャパシタの断面構造図、第９図はｐ
−ｎ接合ダイオードを用いたキャパシタの断面構造図、
第10図はバラクタダイオードを用いたキャパシタの断面
構造図、第11図、第12図は本発明の製造方法の工程を示
す模式図、第13図はマイクロストリップ線路における基
板厚さと特性インピーダンスとの関係を示すグラフ、第
14図は基板厚さとバンドパスフィルタの特性との関係を
示すグラフである。第15図は本発明の製造方法を説明す
るためのブロック図、第16図は本発明の製造方法におけ
る各工程の断面図である。 １、10、50……GaAs基板、51……インダクタ、52……レ
ジスト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 澤井 徹郎 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 中野 晴夫 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 永見 公彦 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭63−199421（ＪＰ，Ａ) 特開 昭63−148112（ＪＰ，Ａ) 特開 昭60−25256（ＪＰ，Ａ)
Claims (6)
- 【請求項１】基板上に能動素子と受動回路素子とを有す
る半導体集積回路を製造する方法において、能動素子を
基板上に形成し、形成した能動素子の特性を測定し、こ
の測定結果に基づいて受動回路素子の回路パターンをシ
ミュレーションし、シミュレーションして得られる回路
パターンを描画することを特徴とする半導体集積回路の
製造方法。 - 【請求項２】基板上に能動素子と受動回路素子とを有す
る半導体集積回路を製造する方法において、能動素子を
基板上に形成し、形成した能動素子の特性を測定し、こ
の測定結果に基づいて、予め設計されている受動回路素
子の複数の回路パターンから最適な回路パターンを描画
することを特徴とする半導体集積回路の製造方法。 - 【請求項３】基板上に能動素子と受動回路素子とを半導
体集積回路を製造する方法において、能動素子及び受動
回路素子を基板上に形成し、形成した能動素子の特性を
測定し、この測定結果に基づいて受動回路素子の回路パ
ターンをシミュレーションし、シミュレーションして得
られる回路パターンと既に前記基板上に形成されている
受動回路素子の回路パターンとを比較して変更すべき部
分を決定し、この変更すべき部分について前記シミュレ
ーションして得られた回路パターンを描画することを特
徴とする半導体集積回路の製造方法。 - 【請求項４】基板上に能動素子と受動回路素子とを有す
る半導体集積回路を製造する方法において、能動素子及
び受動回路素子を基板上に形成し、形成した両素子の整
合性を評価し、整合性が不良である場合には、形成した
能動素子の特性を測定し、この測定結果に基づいて受動
回路素子の回路パターンをシミュレーションし、シミュ
レーションして得られる回路パターンと既に前記基板上
に形成されている受動回路素子の回路パターンとを比較
して変更すべき部分を決定し、この変更すべき部分につ
いて前記シミュレーションして得られた回路パターンを
描画することを特徴とする半導体集積回路の製造方法。 - 【請求項５】基板上に能動素子と受動回路素子とを有す
る半導体集積回路を製造する方法において、 複数の能動素子を基板上に形成し、形成した各能動素子
の静特性を第１の計測手段で測定し、この測定結果から
静特性規格に合致した全ての能動素子を、第２の計測手
段にてＳパラメータ等の諸特性を測定し、この測定結果
をもとに、受動回路素子の回路パターンをシミュレーシ
ョンシステムにてシミュレーションし、各能動素子に所
望の回路パターンを夫々決定し、決定した回路パターン
を基板上に塗布されたレジスト上に描画し、各受動回路
素子を形成することを特徴とする半導体集積回路の製造
方法。 - 【請求項６】前記基板の厚さを測定し、この測定値を前
記測定結果に加える請求項１ないし５のいずれかに記載
の半導体集積回路の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245747A JP2675411B2 (ja) | 1989-02-16 | 1989-09-20 | 半導体集積回路の製造方法 |
| US07/461,356 US5051373A (en) | 1989-02-16 | 1990-01-05 | Method of fabricating MMIC semiconductor integrated circuits using the RF and DC measurements of an active device on a substrate to design the passive elements, which are then E-beam written to the substrate |
| FR9001536A FR2643193B1 (fr) | 1989-02-16 | 1990-02-09 | Procede pour fabriquer des circuits integres a semi-conducteurs |
| GB9003315A GB2228619B (en) | 1989-02-16 | 1990-02-14 | Method of fabricating semiconductor integrated circuits |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-37494 | 1989-02-16 | ||
| JP3749489 | 1989-02-16 | ||
| JP1245747A JP2675411B2 (ja) | 1989-02-16 | 1989-09-20 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02298103A JPH02298103A (ja) | 1990-12-10 |
| JP2675411B2 true JP2675411B2 (ja) | 1997-11-12 |
Family
ID=26376621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245747A Expired - Fee Related JP2675411B2 (ja) | 1989-02-16 | 1989-09-20 | 半導体集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5051373A (ja) |
| JP (1) | JP2675411B2 (ja) |
| FR (1) | FR2643193B1 (ja) |
| GB (1) | GB2228619B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2284094B8 (en) * | 1990-04-05 | 1995-12-04 | Gen Electric | Microwave component having tailored operating characteristics and method of tailoring |
| GB2283856B (en) * | 1990-04-05 | 1995-09-20 | Gen Electric | Microwave component having tailored operating characteristics and method of tailoring |
| JP2844857B2 (ja) * | 1990-06-21 | 1999-01-13 | ソニー株式会社 | 混成集積回路の製造装置 |
| JP2672197B2 (ja) * | 1991-04-24 | 1997-11-05 | シャープ株式会社 | 金属配線膜の性能評価方法 |
| JP2898493B2 (ja) * | 1992-11-26 | 1999-06-02 | 三菱電機株式会社 | ミリ波またはマイクロ波ｉｃのレイアウト設計方法及びレイアウト設計装置 |
| US5457399A (en) * | 1992-12-14 | 1995-10-10 | Hughes Aircraft Company | Microwave monolithic integrated circuit fabrication, test method and test probes |
| FI19992361A (fi) * | 1999-11-01 | 2001-05-02 | Nokia Mobile Phones Ltd | Integroitujen piirien valmistusmenetelmä |
| US6711723B2 (en) | 2000-04-28 | 2004-03-23 | Northrop Grumman Corporation | Hybrid semi-physical and data fitting HEMT modeling approach for large signal and non-linear microwave/millimeter wave circuit CAD |
| US6507248B2 (en) * | 2000-05-29 | 2003-01-14 | Citizen Watch Co., Ltd. | Voltage-controlled crystal oscillator |
| GB2366422A (en) * | 2001-03-02 | 2002-03-06 | Mitel Semiconductor Ltd | Design, test simulation and manufacture of a semiconductor device |
| US6806106B2 (en) * | 2001-03-20 | 2004-10-19 | Infineon Technologies Ag | Bond wire tuning of RF power transistors and amplifiers |
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