JPH06163698A - ミリ波またはマイクロ波ｉｃのレイアウト設計方法及びレイアウト設計装置 - Google Patents
ミリ波またはマイクロ波ｉｃのレイアウト設計方法及びレイアウト設計装置Info
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- JPH06163698A JPH06163698A JP4341712A JP34171292A JPH06163698A JP H06163698 A JPH06163698 A JP H06163698A JP 4341712 A JP4341712 A JP 4341712A JP 34171292 A JP34171292 A JP 34171292A JP H06163698 A JPH06163698 A JP H06163698A
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- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 高価なメモリが不要で、レイアウトを最適化
する際の処理速度を高速化できるＣＡＤシステムを用い
たレイアト設計方法とレイアウト設計装置を提供する。 【構成】 設計すべきＩＣを構成する回路素子のそれぞ
れを、各素子毎にその面積及び寸法が電気的データとな
る２次元平面上閉じた図形でもってＣＲＴディスプレイ
上に表示し、これら図形の辺同士を接続して設計すべき
ＩＣの回路構成と同様の回路構成からなる模擬ＩＣを作
成し、ＣＲＴディスプレイ上で模擬ＩＣ全体の面積がで
きるだけ小さくなり、且つ、該模擬ＩＣの電気特性が所
望の電気特性となるように、該模擬ＩＣを構成する図形
の大きさ（寸法）及びレイアウトを最適化した後、この
最適化された模擬ＩＣのレイアウトデータを図形演算処
理してＩＣ製造用のマスクパターンを作成する。
する際の処理速度を高速化できるＣＡＤシステムを用い
たレイアト設計方法とレイアウト設計装置を提供する。 【構成】 設計すべきＩＣを構成する回路素子のそれぞ
れを、各素子毎にその面積及び寸法が電気的データとな
る２次元平面上閉じた図形でもってＣＲＴディスプレイ
上に表示し、これら図形の辺同士を接続して設計すべき
ＩＣの回路構成と同様の回路構成からなる模擬ＩＣを作
成し、ＣＲＴディスプレイ上で模擬ＩＣ全体の面積がで
きるだけ小さくなり、且つ、該模擬ＩＣの電気特性が所
望の電気特性となるように、該模擬ＩＣを構成する図形
の大きさ（寸法）及びレイアウトを最適化した後、この
最適化された模擬ＩＣのレイアウトデータを図形演算処
理してＩＣ製造用のマスクパターンを作成する。
Description
【０００１】
【産業上の利用分野】この発明は、ミリ波半導体集積回
路（以下、ミリ波ＩＣと称す）またはマイクロ波半導体
集積回路（以下、マイクロ波ＩＣと称す）のレイアウト
設計方法およびレイアウト設計装置に関し、特に、設計
作業が容易で、回路設計者にかかる負担を軽減すること
ができ、しかも、レイアウトを最適化する際の処理速度
を速くできるミリ波またはマイクロ波ＩＣのレイアウト
設計方法およびレイアウト設計装置に関するものであ
る。
路（以下、ミリ波ＩＣと称す）またはマイクロ波半導体
集積回路（以下、マイクロ波ＩＣと称す）のレイアウト
設計方法およびレイアウト設計装置に関し、特に、設計
作業が容易で、回路設計者にかかる負担を軽減すること
ができ、しかも、レイアウトを最適化する際の処理速度
を速くできるミリ波またはマイクロ波ＩＣのレイアウト
設計方法およびレイアウト設計装置に関するものであ
る。
【０００２】
【従来の技術】従来、ＣＡＤシステムを用いたミリ波ま
たはマイクロ波ＩＣのレイアウト設計は、データベース
に所望のＩＣを構成する上で必要な回路素子データを格
納し、所定のマスクパターン作成用のデータフォーマッ
ト（例えば、ＣＡＬＭＡ ＧＤＳIIフォーマット）を用
い、ＩＣ製造プロセスの転写工程におけるマスク合わせ
精度や加工精度等に基づく重ね合わせのための合わせ余
裕をデザインルールとして定め、このデザインルールに
基づいて、回路設計者が手作業で各転写工程に対応した
マスクパターンを作成することにより行われていた。こ
こで、マスクパターンとは、ＩＣの製造プロセスにおい
て用いられるマスクまたはレティクル上に描かれる各転
写工程に対応したパターンのことである。
たはマイクロ波ＩＣのレイアウト設計は、データベース
に所望のＩＣを構成する上で必要な回路素子データを格
納し、所定のマスクパターン作成用のデータフォーマッ
ト（例えば、ＣＡＬＭＡ ＧＤＳIIフォーマット）を用
い、ＩＣ製造プロセスの転写工程におけるマスク合わせ
精度や加工精度等に基づく重ね合わせのための合わせ余
裕をデザインルールとして定め、このデザインルールに
基づいて、回路設計者が手作業で各転写工程に対応した
マスクパターンを作成することにより行われていた。こ
こで、マスクパターンとは、ＩＣの製造プロセスにおい
て用いられるマスクまたはレティクル上に描かれる各転
写工程に対応したパターンのことである。
【０００３】しかしながら、上記マスクパターンのデー
タは、ＩＣの製造プロセスにおける転写工程の数だけ必
要であり、回路設計者は、上記のようにプロセス上のデ
ザインルールを考慮に入れて各転写工程毎のマスクパタ
ーンを作成しなければならず、マスクパターンを作成す
る上でのデータの入力，編集作業には熟練が必要とさ
れ、更に、ＩＣ製造プロセスの変更に伴い、その都度、
マスクパターンの修正を行う必要があり、これらの作業
には多大な労力と時間が必要であった。
タは、ＩＣの製造プロセスにおける転写工程の数だけ必
要であり、回路設計者は、上記のようにプロセス上のデ
ザインルールを考慮に入れて各転写工程毎のマスクパタ
ーンを作成しなければならず、マスクパターンを作成す
る上でのデータの入力，編集作業には熟練が必要とさ
れ、更に、ＩＣ製造プロセスの変更に伴い、その都度、
マスクパターンの修正を行う必要があり、これらの作業
には多大な労力と時間が必要であった。
【０００４】そこで、近年、人手によるデータ入力作業
を軽減できるものとして、設計すべきＩＣの回路図から
個々の回路素子のマスクパターンを自動発生できる市販
のソフトウエア（ Eesof社製Academy,HP社製MDS, Caden
ce社製Microwave Musician,Compact Software社製Seren
ade等）を用いたＣＡＤシステムにより、モノリシック
マイクロ波ＩＣ（以下、ＭＭＩＣと称す）のレイアウト
設計を行うレイアウト設計方法が検討された。図１８
は、このレイアウト設計方法のフローチャートである。
を軽減できるものとして、設計すべきＩＣの回路図から
個々の回路素子のマスクパターンを自動発生できる市販
のソフトウエア（ Eesof社製Academy,HP社製MDS, Caden
ce社製Microwave Musician,Compact Software社製Seren
ade等）を用いたＣＡＤシステムにより、モノリシック
マイクロ波ＩＣ（以下、ＭＭＩＣと称す）のレイアウト
設計を行うレイアウト設計方法が検討された。図１８
は、このレイアウト設計方法のフローチャートである。
【０００５】このレイアウト設計方法は、このフローチ
ャートに示すように、先ず、設計すべきＭＭＩＣの回路
図から該ＭＭＩＣを構成する各回路素子のマスクパター
ンをＣＲＴディスプレイ上に自動発生させ、この自動発
生した各回路素子毎のマスクパターン間を接続し、ＭＭ
ＩＣ全体のマスクパターンの概略図を得た後、接続すべ
き回路素子間の接続方法に応じた接続部用のマスクパタ
ーンを入力するとともに、例えば、各転写工程毎に発生
させた各回路素子のマスクパターンの間隔を製造プロセ
ス上のデザインルールに応じて引き離す等を行ってＭＭ
ＩＣ全体のマスクパターンを編集し、この編集後のＭＭ
ＩＣ全体のマスクパターンから電気的パラメータを抽出
して回路シミュレーションを行い、所望の電気特性が得
られる場合は作業を終了し、所望の電気特性が得られな
い場合は、更に、上記接続部用のマスクパターンの大き
さ及び形状等を変更したり、ＭＭＩＣ全体のマスクパタ
ーンの再編集を行って、ＭＭＩＣ全体のマスクパターン
のレイアウトを最適化するものである。
ャートに示すように、先ず、設計すべきＭＭＩＣの回路
図から該ＭＭＩＣを構成する各回路素子のマスクパター
ンをＣＲＴディスプレイ上に自動発生させ、この自動発
生した各回路素子毎のマスクパターン間を接続し、ＭＭ
ＩＣ全体のマスクパターンの概略図を得た後、接続すべ
き回路素子間の接続方法に応じた接続部用のマスクパタ
ーンを入力するとともに、例えば、各転写工程毎に発生
させた各回路素子のマスクパターンの間隔を製造プロセ
ス上のデザインルールに応じて引き離す等を行ってＭＭ
ＩＣ全体のマスクパターンを編集し、この編集後のＭＭ
ＩＣ全体のマスクパターンから電気的パラメータを抽出
して回路シミュレーションを行い、所望の電気特性が得
られる場合は作業を終了し、所望の電気特性が得られな
い場合は、更に、上記接続部用のマスクパターンの大き
さ及び形状等を変更したり、ＭＭＩＣ全体のマスクパタ
ーンの再編集を行って、ＭＭＩＣ全体のマスクパターン
のレイアウトを最適化するものである。
【０００６】尚、上記フローにおいて、ＭＭＩＣ全体の
マスクパターンの概略図を作成した後、接続すべき回路
素子間毎にその接続方法に応じた接続部用のマスクパタ
ーンを入力するのは、ＭＭＩＣを構成するＦＥＴ，ＭＩ
Ｍキャパシタ，エアーブリッジ等の各回路素子では、接
続に用いる電気端子の導体層が異なり、接続する回路素
子の種類に応じてその接続方法が異なるためであり、ま
た、この接続部用のマスクパターンの入力後に、電気的
パラメータの抽出や、回路シミュレーションを行うの
は、ミリ波やマイクロ波ＩＣでは、回路素子間の接続部
の大きさや形状が、反射，損失，位相等の電気特性に影
響を及ぼすことから、接続部用のマスクパターンを考慮
してＭＭＩＣ全体の電気的パラメータを調整する必要が
あるためである。
マスクパターンの概略図を作成した後、接続すべき回路
素子間毎にその接続方法に応じた接続部用のマスクパタ
ーンを入力するのは、ＭＭＩＣを構成するＦＥＴ，ＭＩ
Ｍキャパシタ，エアーブリッジ等の各回路素子では、接
続に用いる電気端子の導体層が異なり、接続する回路素
子の種類に応じてその接続方法が異なるためであり、ま
た、この接続部用のマスクパターンの入力後に、電気的
パラメータの抽出や、回路シミュレーションを行うの
は、ミリ波やマイクロ波ＩＣでは、回路素子間の接続部
の大きさや形状が、反射，損失，位相等の電気特性に影
響を及ぼすことから、接続部用のマスクパターンを考慮
してＭＭＩＣ全体の電気的パラメータを調整する必要が
あるためである。
【０００７】
【発明が解決しようとする課題】従来のＭＭＩＣのレイ
アウト設計方法は以上の工程から行われており、上記自
動発生して得られる各回路素子毎のマスクパターンを構
成するデータには、製造プロセス上のデザインルールに
基づくパターン部分、即ち、電気的には意味のない余分
なデータを含んでおり、上記電気的パラメータの抽出及
び回路シミュレーションを行うためには、１０ＭＢを越
える大容量のメモリが必要になり、このため、設計装置
自体（即ち、ＣＡＤシステム）が高価になるばかりでな
く、その計算処理速度が遅くなり、レイアウトの最適化
に要する時間が長くなってしまうという問題点があっ
た。特に、製造プロセスの変更の要求があった場合は、
変更した製造プロセスで定義されるデザインルールに基
づく新たなマスクパターンを作成し、これを入力して、
ＩＣ全体のマスクパターンの編集を行った後、もう一
度、電気パラメータの抽出と回路シミュレーションを行
わなければならないため、レイアウトの最適化に要する
時間が一層長くなってしまうという問題点があった。
アウト設計方法は以上の工程から行われており、上記自
動発生して得られる各回路素子毎のマスクパターンを構
成するデータには、製造プロセス上のデザインルールに
基づくパターン部分、即ち、電気的には意味のない余分
なデータを含んでおり、上記電気的パラメータの抽出及
び回路シミュレーションを行うためには、１０ＭＢを越
える大容量のメモリが必要になり、このため、設計装置
自体（即ち、ＣＡＤシステム）が高価になるばかりでな
く、その計算処理速度が遅くなり、レイアウトの最適化
に要する時間が長くなってしまうという問題点があっ
た。特に、製造プロセスの変更の要求があった場合は、
変更した製造プロセスで定義されるデザインルールに基
づく新たなマスクパターンを作成し、これを入力して、
ＩＣ全体のマスクパターンの編集を行った後、もう一
度、電気パラメータの抽出と回路シミュレーションを行
わなければならないため、レイアウトの最適化に要する
時間が一層長くなってしまうという問題点があった。
【０００８】また、各回路素子のマスクパターンは、Ｉ
Ｃ製造プロセスにおける各回路素子を形成するに必要な
転写工程の数だけ作成する必要があり、更に、上述した
ようにＩＣ製造プロセスが変更されると、その変更され
た転写工程毎に新たなマスクパターンを作成する必要が
あるため、ＣＡＤプログラムの開発及び保守に費用がか
かるという問題点もあった。
Ｃ製造プロセスにおける各回路素子を形成するに必要な
転写工程の数だけ作成する必要があり、更に、上述した
ようにＩＣ製造プロセスが変更されると、その変更され
た転写工程毎に新たなマスクパターンを作成する必要が
あるため、ＣＡＤプログラムの開発及び保守に費用がか
かるという問題点もあった。
【０００９】また、従来のＣＡＤシステムでは、回路素
子（マスクパターン）の電気端子は点で定義されてお
り、回路素子間の電気接続は点で接続するようになって
いるため、例えば、マイクロ波線路（マイクロ波線路用
のマスクパターン）の線路幅の中心点を接続点として定
めた場合は、互いに同方向に延びる幅が異なる２つのマ
イクロ波線路（即ち、マイクロ波線路用のマスクパター
ン）２ｄ，２ｅ間の接続は、図１９(a) に示すように、
これらマイクロ波線路（即ち、マイクロ波線路用のマス
クパターン）間を滑らかに接続できず、また、互いに直
角となる方向から延びる２つのマイクロ波線路（即ち、
マイクロ波線路用のマスクパターン）２ｆ，２ｇ間の接
続は、図１９(b) に示すように、接続点の周辺でパター
ンが重なったり、接続点の周辺に空き地が形成されてし
まう。従って、この様な滑らかに接続されない不連続部
分が生ずると、マイクロ波がこの部分で反射したり、放
射損失が増加したりするため、ＣＲＴディスプレイ上で
パターンの修正を行わなければならず、この作業が面倒
であるという問題点があった。
子（マスクパターン）の電気端子は点で定義されてお
り、回路素子間の電気接続は点で接続するようになって
いるため、例えば、マイクロ波線路（マイクロ波線路用
のマスクパターン）の線路幅の中心点を接続点として定
めた場合は、互いに同方向に延びる幅が異なる２つのマ
イクロ波線路（即ち、マイクロ波線路用のマスクパター
ン）２ｄ，２ｅ間の接続は、図１９(a) に示すように、
これらマイクロ波線路（即ち、マイクロ波線路用のマス
クパターン）間を滑らかに接続できず、また、互いに直
角となる方向から延びる２つのマイクロ波線路（即ち、
マイクロ波線路用のマスクパターン）２ｆ，２ｇ間の接
続は、図１９(b) に示すように、接続点の周辺でパター
ンが重なったり、接続点の周辺に空き地が形成されてし
まう。従って、この様な滑らかに接続されない不連続部
分が生ずると、マイクロ波がこの部分で反射したり、放
射損失が増加したりするため、ＣＲＴディスプレイ上で
パターンの修正を行わなければならず、この作業が面倒
であるという問題点があった。
【００１０】尚、以上の問題点はＭＭＩＣをレイアウト
設計する上での問題点として記載したがマイクロ波ＩＣ
だけでなくミリ波ＩＣをレイアウト設計する上でも同様
の問題点が生ずる。
設計する上での問題点として記載したがマイクロ波ＩＣ
だけでなくミリ波ＩＣをレイアウト設計する上でも同様
の問題点が生ずる。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、レイアウトを最適化するための
データを、ＩＣの電気設計に必要な最小限のデータ量で
構成することができ、高価なメモリを必要とせず、レイ
アウトを最適化する際の処理速度を速くできるミリ波Ｉ
Ｃまたはマイクロ波ＩＣのレイアウト設計方法及びレイ
アウト設計装置を提供することを目的とする。更に、こ
の発明の他の目的は、設計作業が容易になり、回路設計
者にかかる負担を軽減することができるミリ波ＩＣまた
はマイクロ波ＩＣのレイアウト設計方法及びレイアうト
設計装置を提供することを目的とする。
ためになされたもので、レイアウトを最適化するための
データを、ＩＣの電気設計に必要な最小限のデータ量で
構成することができ、高価なメモリを必要とせず、レイ
アウトを最適化する際の処理速度を速くできるミリ波Ｉ
Ｃまたはマイクロ波ＩＣのレイアウト設計方法及びレイ
アウト設計装置を提供することを目的とする。更に、こ
の発明の他の目的は、設計作業が容易になり、回路設計
者にかかる負担を軽減することができるミリ波ＩＣまた
はマイクロ波ＩＣのレイアウト設計方法及びレイアうト
設計装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明にかかるミリ波
またはマイクロ波ＩＣのレイアウト設計方法は、設計す
べきＩＣチップを構成する種々の集中定数回路素子と分
布定数伝送線路のそれぞれを、各素子毎にその面積及び
寸法が電気的データとなる２次元平面上閉じた図形でも
ってＣＲＴデイスプレイ上に表示し、ＣＲＴディスプレ
イ上でこれら各図形の辺同士を接続して模擬ＩＣを形成
し、この後、該模擬ＩＣ全体の面積ができるだけ小さく
なり、且つ、その電気特性が所望の電気特性となるよう
に、該模擬ＩＣを構成する各図形の大きさや寸法または
その配置を変更して該模擬ＩＣのレイアウトを最適化し
た後、該レイアウトを最適化した模擬ＩＣが２次元平面
上に閉じた図形の集合体であることを利用して、該模擬
ＩＣのレイアウトデータを図形演算して、ＩＣ製造用の
マスクパターンを得るようにしたものである。
またはマイクロ波ＩＣのレイアウト設計方法は、設計す
べきＩＣチップを構成する種々の集中定数回路素子と分
布定数伝送線路のそれぞれを、各素子毎にその面積及び
寸法が電気的データとなる２次元平面上閉じた図形でも
ってＣＲＴデイスプレイ上に表示し、ＣＲＴディスプレ
イ上でこれら各図形の辺同士を接続して模擬ＩＣを形成
し、この後、該模擬ＩＣ全体の面積ができるだけ小さく
なり、且つ、その電気特性が所望の電気特性となるよう
に、該模擬ＩＣを構成する各図形の大きさや寸法または
その配置を変更して該模擬ＩＣのレイアウトを最適化し
た後、該レイアウトを最適化した模擬ＩＣが２次元平面
上に閉じた図形の集合体であることを利用して、該模擬
ＩＣのレイアウトデータを図形演算して、ＩＣ製造用の
マスクパターンを得るようにしたものである。
【００１３】更に、この発明にかかるミリ波またはマイ
クロ波ＩＣのレイアウト設計方法は、上記複数の集中定
数回路素子及び分布定数伝送線路を図形表示する際、実
際の製造プロセスにおけるプロセスマージン、即ち、素
子間の接続余裕を矩形の図形で表示するようにしたもの
である。
クロ波ＩＣのレイアウト設計方法は、上記複数の集中定
数回路素子及び分布定数伝送線路を図形表示する際、実
際の製造プロセスにおけるプロセスマージン、即ち、素
子間の接続余裕を矩形の図形で表示するようにしたもの
である。
【００１４】更に、この発明にかかるミリ波またはマイ
クロ波ＩＣのレイアウト設計方法は上記模擬ＩＣの回路
素子間（即ち、図形間）の電磁結合を電磁界解析理論に
基づいて計算し、この電磁結合を考慮して上記電気特性
を最適化するようにしたものである。
クロ波ＩＣのレイアウト設計方法は上記模擬ＩＣの回路
素子間（即ち、図形間）の電磁結合を電磁界解析理論に
基づいて計算し、この電磁結合を考慮して上記電気特性
を最適化するようにしたものである。
【００１５】更に、この発明にかかるミリ波またはマイ
クロ波ＩＣのレイアウト設計装置は、ミリ波またはマイ
クロ波ＩＣを構成する種々の集中定数回路素子と分布定
数伝送線路のそれぞれを、その面積及び寸法が電気的デ
ータとなる２次元平面上閉じた図形としてＣＲＴディス
プレイ上に表示させるためのデータを格納したデータベ
ースと、上記データベースから読み出されたデータをＣ
ＲＴディスプレイ上の所定位置に２次元平面上閉じた図
形として表示する画像表示装置と、回路設計者が入力し
た設計信号に応じて、上記ＣＲＴディスプレイ上に表示
された図形の大きさ，形状，配置の内の少なくとも１つ
を変更する画像表示制御手段と、上記画像表示制御手段
が作成した、設計すべきＩＣと同様の回路構成に構成さ
れた２次元平面上閉じた図形の集合体からなる模擬ＩＣ
の回路シュミレーョンを行う回路シミュレーション実行
手段と、上記模擬ＩＣのレイアウトデータのデータファ
イルを作成するデータファイル作成手段と、上記作成さ
れた模擬ＩＣのレイアウトデータファイルを格納するデ
ータファイル格納手段と、上記模擬ＩＣのレイアウトデ
ータを図形演算処理してＩＣ製造用のマスクパターンを
作成するマスクパターン作成手段とを備えたものであ
る。
クロ波ＩＣのレイアウト設計装置は、ミリ波またはマイ
クロ波ＩＣを構成する種々の集中定数回路素子と分布定
数伝送線路のそれぞれを、その面積及び寸法が電気的デ
ータとなる２次元平面上閉じた図形としてＣＲＴディス
プレイ上に表示させるためのデータを格納したデータベ
ースと、上記データベースから読み出されたデータをＣ
ＲＴディスプレイ上の所定位置に２次元平面上閉じた図
形として表示する画像表示装置と、回路設計者が入力し
た設計信号に応じて、上記ＣＲＴディスプレイ上に表示
された図形の大きさ，形状，配置の内の少なくとも１つ
を変更する画像表示制御手段と、上記画像表示制御手段
が作成した、設計すべきＩＣと同様の回路構成に構成さ
れた２次元平面上閉じた図形の集合体からなる模擬ＩＣ
の回路シュミレーョンを行う回路シミュレーション実行
手段と、上記模擬ＩＣのレイアウトデータのデータファ
イルを作成するデータファイル作成手段と、上記作成さ
れた模擬ＩＣのレイアウトデータファイルを格納するデ
ータファイル格納手段と、上記模擬ＩＣのレイアウトデ
ータを図形演算処理してＩＣ製造用のマスクパターンを
作成するマスクパターン作成手段とを備えたものであ
る。
【００１６】
【作用】この発明においては、その寸法及び面積が電気
的データとなる簡略した図形でもってミリ波またはマイ
クロ波ＩＣを構成する各回路素子を表示し、これら図形
の辺同士を重ねて接続して、これら図形の集合体によっ
て設計すべきＩＣの模擬ＩＣを構成し、該模擬ＩＣのレ
イアウトを最適化することにより設計すべきＩＣのレイ
アウトを最適化するようにしたから、設計すべきＩＣの
レイアウトを最適化するためのデータが、設計すべきＩ
Ｃの電気設計に必要なデータのみで構成されることにな
り、電気特性を最適化するための回路シミュレーション
を実行する上で必要なメモリを従来に比べて縮小化で
き、しかも、その際の処理速度も短縮化できる。また、
上記レイアウトの最適化の後、即ち、上記模擬ＩＣのレ
イアウトを最適化した後、そのレイアウトデータを実際
の製造プロセス上のデザインルールに基づいて図形演算
することにより、ＩＣ製造用のマスクパターンを得るよ
うにしたから、レイアウト設計とマスクパターンの発生
とを完全に分離することができ、従来のように製造プロ
セスの変更毎に、レイアウトデータを得る作業を行う必
要がなくなる。
的データとなる簡略した図形でもってミリ波またはマイ
クロ波ＩＣを構成する各回路素子を表示し、これら図形
の辺同士を重ねて接続して、これら図形の集合体によっ
て設計すべきＩＣの模擬ＩＣを構成し、該模擬ＩＣのレ
イアウトを最適化することにより設計すべきＩＣのレイ
アウトを最適化するようにしたから、設計すべきＩＣの
レイアウトを最適化するためのデータが、設計すべきＩ
Ｃの電気設計に必要なデータのみで構成されることにな
り、電気特性を最適化するための回路シミュレーション
を実行する上で必要なメモリを従来に比べて縮小化で
き、しかも、その際の処理速度も短縮化できる。また、
上記レイアウトの最適化の後、即ち、上記模擬ＩＣのレ
イアウトを最適化した後、そのレイアウトデータを実際
の製造プロセス上のデザインルールに基づいて図形演算
することにより、ＩＣ製造用のマスクパターンを得るよ
うにしたから、レイアウト設計とマスクパターンの発生
とを完全に分離することができ、従来のように製造プロ
セスの変更毎に、レイアウトデータを得る作業を行う必
要がなくなる。
【００１７】更に、この発明においては、上記複数の集
中定数回路素子及び分布定数伝送線路を図形表示する
際、図形の側部に素子間を接続する際の接続余裕を表す
矩形の図形を付加するようにしたから、離すべき素子間
を近づけ過ぎたりすることがなくなり、精度の高い編集
作業を行うことができる。
中定数回路素子及び分布定数伝送線路を図形表示する
際、図形の側部に素子間を接続する際の接続余裕を表す
矩形の図形を付加するようにしたから、離すべき素子間
を近づけ過ぎたりすることがなくなり、精度の高い編集
作業を行うことができる。
【００１８】更に、この発明においては、上記模擬ＩＣ
の回路素子間の電磁結合を電磁界解析理論に基づいて計
算し、回路素子間の電磁結合を考慮して回路シミュレー
ションを行うようにしたから、回路素子間を接続した後
の電気特性の変動も考慮して、上記模擬ＩＣのレイアウ
トを最適化することができ、より精度の高いレイアウト
設計を行うことができる。
の回路素子間の電磁結合を電磁界解析理論に基づいて計
算し、回路素子間の電磁結合を考慮して回路シミュレー
ションを行うようにしたから、回路素子間を接続した後
の電気特性の変動も考慮して、上記模擬ＩＣのレイアウ
トを最適化することができ、より精度の高いレイアウト
設計を行うことができる。
【００１９】更に、この発明においては、この発明に係
るレイアウト設計装置によれば、ＩＣを構成する回路素
子のレイアウトを最適化する作業と、ＩＣ製造用のマス
クパターンを作成する作業とを個別に行えるようにした
から、ＩＣ製造プロセスに依存することなくレイアウト
設計を行うことができ、しかも、ＩＣ製造プロセス（製
造装置，製造環境）が変更されても、その変更されたＩ
Ｃ製造プロセスのデザインルールに即座に対応してＩＣ
製造用のマスクパーンを作成することができる。
るレイアウト設計装置によれば、ＩＣを構成する回路素
子のレイアウトを最適化する作業と、ＩＣ製造用のマス
クパターンを作成する作業とを個別に行えるようにした
から、ＩＣ製造プロセスに依存することなくレイアウト
設計を行うことができ、しかも、ＩＣ製造プロセス（製
造装置，製造環境）が変更されても、その変更されたＩ
Ｃ製造プロセスのデザインルールに即座に対応してＩＣ
製造用のマスクパーンを作成することができる。
【００２０】
実施例１．図２は、この発明の第１の実施例によるＣＡ
Ｄシステムのハードウェア構成を示すブロック図であ
り、このレイアウトＣＡＤシステムは、中央処理装置
（ＣＰＵ）１０と、ＩＣレイアウト設計に必要なデータ
の格納及びデータの入出力を行うデータ入出力システム
２０と、中央処理装置１０からのデータを画像情報に変
換してＣＲＴディスプレイ上に表示する画像表示装置３
０と、中央処理装置１０で作成されたデータファイルを
格納するデータファイル格納装置４０とから構成されて
いる。
Ｄシステムのハードウェア構成を示すブロック図であ
り、このレイアウトＣＡＤシステムは、中央処理装置
（ＣＰＵ）１０と、ＩＣレイアウト設計に必要なデータ
の格納及びデータの入出力を行うデータ入出力システム
２０と、中央処理装置１０からのデータを画像情報に変
換してＣＲＴディスプレイ上に表示する画像表示装置３
０と、中央処理装置１０で作成されたデータファイルを
格納するデータファイル格納装置４０とから構成されて
いる。
【００２１】ここで、データ入出力システム２０は、回
路設計者がＩＣのレイアウト設計を行うための必要なデ
ータや命令及び設計信号を入力するためのキーボードや
マウス等からなる入力装置１３と、マイクロ波ＩＣを構
成する各回路素子、即ち、ＦＥＴやＭＩＭキャパシタ等
の集中定数回路素子とマイクロ波線路等の分布定数伝送
線路を各素子毎にＣＲＴディスプレイ上に２次元平面上
閉じた図形で表示するための図形データを格納するディ
スク装置１２と、ディスク装置１２に格納されたデータ
や画像表示システム３０のＣＲＴディスプレイ１６上に
表示された画像を必要に応じて出力するプリンタ装置１
４と、これら入力装置１３，ディスク装置１２及びプリ
ンタ装置１４の制御プログラム等を記憶する主記憶装置
１１とから構成されている。
路設計者がＩＣのレイアウト設計を行うための必要なデ
ータや命令及び設計信号を入力するためのキーボードや
マウス等からなる入力装置１３と、マイクロ波ＩＣを構
成する各回路素子、即ち、ＦＥＴやＭＩＭキャパシタ等
の集中定数回路素子とマイクロ波線路等の分布定数伝送
線路を各素子毎にＣＲＴディスプレイ上に２次元平面上
閉じた図形で表示するための図形データを格納するディ
スク装置１２と、ディスク装置１２に格納されたデータ
や画像表示システム３０のＣＲＴディスプレイ１６上に
表示された画像を必要に応じて出力するプリンタ装置１
４と、これら入力装置１３，ディスク装置１２及びプリ
ンタ装置１４の制御プログラム等を記憶する主記憶装置
１１とから構成されている。
【００２２】また、中央処理装置１０は、回路設計者か
らの設計信号を受けて、これを解読し、該設計信号に応
じてＣＲＴディスプレイ１６上に表示された上記図形の
大きさや形状またはその配置を変更する画像表示制御手
段１０ａと、画像表示制御手段１０ａにより、ＣＲＴデ
ィスプレイ１６上に作成された模擬ＩＣのレイアウトデ
ータファイルを作成するレイアウトデータファイル作成
手段１０ｂと、画像表示制御手段１０ａにより、ＣＲＴ
ディスプレイ１６上に作成された模擬ＩＣの回路シュミ
レーョンを行う回路シミュレーション実行手段１０ｄ
と、模擬ＩＣのレイアウトデータを図形演算してＩＣ製
造用のマスクパターンを発生するマスクパターン発生手
段１０ｃとから構成されている。
らの設計信号を受けて、これを解読し、該設計信号に応
じてＣＲＴディスプレイ１６上に表示された上記図形の
大きさや形状またはその配置を変更する画像表示制御手
段１０ａと、画像表示制御手段１０ａにより、ＣＲＴデ
ィスプレイ１６上に作成された模擬ＩＣのレイアウトデ
ータファイルを作成するレイアウトデータファイル作成
手段１０ｂと、画像表示制御手段１０ａにより、ＣＲＴ
ディスプレイ１６上に作成された模擬ＩＣの回路シュミ
レーョンを行う回路シミュレーション実行手段１０ｄ
と、模擬ＩＣのレイアウトデータを図形演算してＩＣ製
造用のマスクパターンを発生するマスクパターン発生手
段１０ｃとから構成されている。
【００２３】また、画像表示装置３０は、データ入出力
システム２０，中央処理装置１０からのデータを画像デ
ータに変換する画像データ変換装置１５と画像を表示す
るＣＲＴディスプレイ１６とから構成されている。尚、
レイアウトデータファイル作成手段１０ｂで作成された
レイアウトデータファイルはデータファイル格納装置４
０に格納され、また、上記ディスク１２には上記マスク
パターン発生手段１０ｃで図形演算する際、その演算処
理を特定する実際の製造プロセスにおけるデザインルー
ルに基づいて作成された演算処理用データが記憶されて
いる。
システム２０，中央処理装置１０からのデータを画像デ
ータに変換する画像データ変換装置１５と画像を表示す
るＣＲＴディスプレイ１６とから構成されている。尚、
レイアウトデータファイル作成手段１０ｂで作成された
レイアウトデータファイルはデータファイル格納装置４
０に格納され、また、上記ディスク１２には上記マスク
パターン発生手段１０ｃで図形演算する際、その演算処
理を特定する実際の製造プロセスにおけるデザインルー
ルに基づいて作成された演算処理用データが記憶されて
いる。
【００２４】一方、図３はこのＣＡＤシステムによりレ
イアウト設計されるマイクロ波ＩＣの一例を示す回路図
であり、図において、１はＩＣチップ、２はマイクロ波
線路、３はＭＩＭキャパシタ、６はバイアホール、７は
ボンディングパッド、８はＦＥＴである。
イアウト設計されるマイクロ波ＩＣの一例を示す回路図
であり、図において、１はＩＣチップ、２はマイクロ波
線路、３はＭＩＭキャパシタ、６はバイアホール、７は
ボンディングパッド、８はＦＥＴである。
【００２５】以下、図３に示すマイクロ波ＩＣのレイア
ウト設計作業を図１のフローチャートに基づいて説明す
る。先ず、設計者が図３のマイクロ波ＩＣの回路図を見
ながら、入力装置１３から図３のマイクロ波ＩＣを構成
する各回路素子を特定する信号と各回路素子をＣＲＴデ
イスプレイ１６上の所定位置に表示するための座標デー
タ等を入力すると、デイスク装置１２に格納された種々
の集中定数回路素子と分布定数伝送線路のそれぞれを特
定する図形データから、該マイクロ波ＩＣを構成する回
路素子のそれぞれに対応した各回路素子を表す図形デー
タが読み出され、画像表示装置３０によりＣＲＴデイス
プレイ１６上に図形表示される（ステップＳ１）。
ウト設計作業を図１のフローチャートに基づいて説明す
る。先ず、設計者が図３のマイクロ波ＩＣの回路図を見
ながら、入力装置１３から図３のマイクロ波ＩＣを構成
する各回路素子を特定する信号と各回路素子をＣＲＴデ
イスプレイ１６上の所定位置に表示するための座標デー
タ等を入力すると、デイスク装置１２に格納された種々
の集中定数回路素子と分布定数伝送線路のそれぞれを特
定する図形データから、該マイクロ波ＩＣを構成する回
路素子のそれぞれに対応した各回路素子を表す図形デー
タが読み出され、画像表示装置３０によりＣＲＴデイス
プレイ１６上に図形表示される（ステップＳ１）。
【００２６】図４は、ディスク装置１２に格納された回
路素子の図形データを、ＣＲＴディスプレイ画面１６上
に図形表示した時の図形を示した図であり、この図に見
られるように、抵抗，ＦＥＴ，ＭＩＭキャパシタ，バイ
ヤホール、ボンディングパッド、エアブリッジ等の各集
中定数回路素子は、矩形または矩形と円形の組合せから
なる２次元平面上閉じた図形でもってＣＲＴディスプレ
イ画面１６上に表示される。ここで、各図形の形状や大
きさ（寸法）は対応する回路素子の電気的データを示
す。また、図形の大きさ（寸法）は実際の素子寸法の比
例倍にしており、これは、回路設計者がＣＲＴディスプ
レイ１６上で、波の伝搬距離や回路素子間のアイソレー
ションを視覚的にモニタできるようにするためである。
例えば、ＭＩＭキャパシタを例にとって説明すると、Ｍ
ＩＭキャパシタの容量は、上記図３の回路図で指定され
ているので、この指定された容量になるキャパシタの面
積が決まり、その面積に対応した矩形で表される。但
し、この段階では矩形の縦横比は定まらないので指定し
ない限り例えば正方形として表示する。また、マイクロ
ストリップ線路等の分布定数線路は回路設計時点におい
て線路インピーダンスと電気長が指定されているので、
線路インピーダンスから線路幅が、電気長から物理長が
決定され、２次元平面上閉じた図形で一意に表示され
る。尚、これら各図形はＣＲＴディスプレイ上では色分
けされ、回路設計者によって区別できるようになってい
る。また、図４に示すように、各回路素子を表す図形の
側部には、同時に実際の製造プロセスにおいて異なる回
路素子間の接続余裕（マージン）を示す矩形の接続部が
表示される。この矩形の接続部は、回路素子を特定する
図形よりも小さく表示され、図中の×が付された矩形
と、◇が付された矩形とは回路素子を構成する導体層の
内の異なる層に接続されることを意味している。
路素子の図形データを、ＣＲＴディスプレイ画面１６上
に図形表示した時の図形を示した図であり、この図に見
られるように、抵抗，ＦＥＴ，ＭＩＭキャパシタ，バイ
ヤホール、ボンディングパッド、エアブリッジ等の各集
中定数回路素子は、矩形または矩形と円形の組合せから
なる２次元平面上閉じた図形でもってＣＲＴディスプレ
イ画面１６上に表示される。ここで、各図形の形状や大
きさ（寸法）は対応する回路素子の電気的データを示
す。また、図形の大きさ（寸法）は実際の素子寸法の比
例倍にしており、これは、回路設計者がＣＲＴディスプ
レイ１６上で、波の伝搬距離や回路素子間のアイソレー
ションを視覚的にモニタできるようにするためである。
例えば、ＭＩＭキャパシタを例にとって説明すると、Ｍ
ＩＭキャパシタの容量は、上記図３の回路図で指定され
ているので、この指定された容量になるキャパシタの面
積が決まり、その面積に対応した矩形で表される。但
し、この段階では矩形の縦横比は定まらないので指定し
ない限り例えば正方形として表示する。また、マイクロ
ストリップ線路等の分布定数線路は回路設計時点におい
て線路インピーダンスと電気長が指定されているので、
線路インピーダンスから線路幅が、電気長から物理長が
決定され、２次元平面上閉じた図形で一意に表示され
る。尚、これら各図形はＣＲＴディスプレイ上では色分
けされ、回路設計者によって区別できるようになってい
る。また、図４に示すように、各回路素子を表す図形の
側部には、同時に実際の製造プロセスにおいて異なる回
路素子間の接続余裕（マージン）を示す矩形の接続部が
表示される。この矩形の接続部は、回路素子を特定する
図形よりも小さく表示され、図中の×が付された矩形
と、◇が付された矩形とは回路素子を構成する導体層の
内の異なる層に接続されることを意味している。
【００２７】次に、設計者が上記図３のマイクロ波ＩＣ
の回路図に基づいて、入力装置１３から設計信号（接続
命令）を入力すると、画像表示制御手段１０ａはこの設
計信号を解読し、該設計信号に応じて上記ＣＲＴデイス
プレイ１６上に表示された図形を移動させ、上記図４の
接続例に示すように、図形の辺同士を重ねあわせて接続
し、２次元平面上閉じた図形の集合体からなる模擬ＩＣ
（レイアウトパターン）を作成する（ステップＳ２）。
ここで、回路素子間を接続しにくい場合は、上述したよ
うに、ＦＥＴやＭＩＭキャパシタ等の集中定数回路素子
を表す図形の大きさ及び寸法は、その素子の電気データ
に基づいて決定されていることから、大きさ及び形状を
変えることができないので、マイクロストリップ線路等
の分布定数線路を表す図形を折り曲げることによって接
続する。また、接続する図形の辺の長さがあわない場
合、例えば、同方向に延びる異なる線路幅の２つのマイ
クロストリップ線路を表す図形の接続は、図５(a) に示
すように、異なる線路幅の２つのマイクロストリップ線
路２ｄ，２ｅ間に、台形の（デーパ状の）マイクロスト
リップ線路２ｃを表す図形を表示し、これを介して両者
を接続し、また、直交する２つのマイクロストリップ線
路を表す図形の接続は、図５(b) に示すように、直交す
る２つのマイクロストリップ線路を表す図形２ｆ，２ｇ
間に、鉤型のマイクロストリップ線路を表す図形２ｈを
表示し、これを介して両者を接続する。
の回路図に基づいて、入力装置１３から設計信号（接続
命令）を入力すると、画像表示制御手段１０ａはこの設
計信号を解読し、該設計信号に応じて上記ＣＲＴデイス
プレイ１６上に表示された図形を移動させ、上記図４の
接続例に示すように、図形の辺同士を重ねあわせて接続
し、２次元平面上閉じた図形の集合体からなる模擬ＩＣ
（レイアウトパターン）を作成する（ステップＳ２）。
ここで、回路素子間を接続しにくい場合は、上述したよ
うに、ＦＥＴやＭＩＭキャパシタ等の集中定数回路素子
を表す図形の大きさ及び寸法は、その素子の電気データ
に基づいて決定されていることから、大きさ及び形状を
変えることができないので、マイクロストリップ線路等
の分布定数線路を表す図形を折り曲げることによって接
続する。また、接続する図形の辺の長さがあわない場
合、例えば、同方向に延びる異なる線路幅の２つのマイ
クロストリップ線路を表す図形の接続は、図５(a) に示
すように、異なる線路幅の２つのマイクロストリップ線
路２ｄ，２ｅ間に、台形の（デーパ状の）マイクロスト
リップ線路２ｃを表す図形を表示し、これを介して両者
を接続し、また、直交する２つのマイクロストリップ線
路を表す図形の接続は、図５(b) に示すように、直交す
る２つのマイクロストリップ線路を表す図形２ｆ，２ｇ
間に、鉤型のマイクロストリップ線路を表す図形２ｈを
表示し、これを介して両者を接続する。
【００２８】次に、設計者が入力装置１３から回路シミ
ュレーションを実行させる命令信号を入力すると、回路
シミュレーション実行手段１０ｄが上記模擬ＩＣ（レイ
アウトパターン）の回路シミュレーションを実行する
（ステップＳ３）。次に、上記ＣＲＴデイスプレイ１６
上に表示されたシミュレーション結果に応じて、各回路
素子の電気パラメータ、例えば、マイクロストリップ線
路の線路長、ＭＩＭキャパシタの容量が所望の値となる
ように、設計者が入力装置１３から上記ＣＲＴデイスプ
レイ１６上に表示された各回路素子に対応する図形の大
きさ（寸法）及び形状を変更する設計信号を入力する
と、画像表示制御手段１０ａがこの設計信号を解読し、
該設計信号に応じて各回路素子に対応する図形の大きさ
（寸法）を変更し、この変更された模擬ＩＣ（レイアウ
トパターン）をＣＲＴディスプレイ１６上に再表示する
（ステップＳ４）。
ュレーションを実行させる命令信号を入力すると、回路
シミュレーション実行手段１０ｄが上記模擬ＩＣ（レイ
アウトパターン）の回路シミュレーションを実行する
（ステップＳ３）。次に、上記ＣＲＴデイスプレイ１６
上に表示されたシミュレーション結果に応じて、各回路
素子の電気パラメータ、例えば、マイクロストリップ線
路の線路長、ＭＩＭキャパシタの容量が所望の値となる
ように、設計者が入力装置１３から上記ＣＲＴデイスプ
レイ１６上に表示された各回路素子に対応する図形の大
きさ（寸法）及び形状を変更する設計信号を入力する
と、画像表示制御手段１０ａがこの設計信号を解読し、
該設計信号に応じて各回路素子に対応する図形の大きさ
（寸法）を変更し、この変更された模擬ＩＣ（レイアウ
トパターン）をＣＲＴディスプレイ１６上に再表示する
（ステップＳ４）。
【００２９】次に、ステップＳ４で得られた模擬ＩＣ
（レイアウトパターン）の接続構成を基本的には変えな
いで、チップ面積が最小になり、入出力パッドの配置が
仕様に合うように、設計者がＣＲＴディスプレイ１６上
を見ながら、入力装置１３からＦＥＴやキャパシタ等の
集中定数回路素子に対応する図形の配置、マイクロ波線
路等の等の分布定数線路に対応する図形の折り曲げ方を
変更する設計信号を入力すると、画像表示制御手段１０
ａがこの設計信号を解読し、該設計信号に応じて図形の
配置及び形状を変更し、上記模擬ＩＣ（レイアウトパタ
ーン）のレイアウトが最適化される（ステップＳ５）。
（レイアウトパターン）の接続構成を基本的には変えな
いで、チップ面積が最小になり、入出力パッドの配置が
仕様に合うように、設計者がＣＲＴディスプレイ１６上
を見ながら、入力装置１３からＦＥＴやキャパシタ等の
集中定数回路素子に対応する図形の配置、マイクロ波線
路等の等の分布定数線路に対応する図形の折り曲げ方を
変更する設計信号を入力すると、画像表示制御手段１０
ａがこの設計信号を解読し、該設計信号に応じて図形の
配置及び形状を変更し、上記模擬ＩＣ（レイアウトパタ
ーン）のレイアウトが最適化される（ステップＳ５）。
【００３０】次に、設計者が入力装置１３から回路シミ
ュレーションを実行させる命令信号を入力すると、回路
シミュレーション実行手段１０ｄは、模擬ＩＣ（レイア
ウトパターン）を構成する各回路素子の図形をさらに小
さいパッチに分割し、各パッチ間の電磁結合を電磁界解
析理論に基づいて計算して電気パラメータを抽出し、こ
の抽出したパラメータを用いて回路シミュレーションを
行う（ステップ６，７）。そして、このシミュレーショ
ン結果が所望の値であったら（ステップ８）、設計者は
入力装置１３からレイアウトデータファイルの作成命令
を入力し、これを受けたレイアウトデータファイル作成
手段１０ｃは、上記レイアウトが最適化された模擬ＩＣ
（レイアウトパターン）のレイアウトデータからデータ
ファイルを作成し、データファイル格納装置４０にこれ
を格納する。このシミュレーション結果が所望の値にな
らない場合は、上記ステップ５，６，７が繰り返され、
シミュレーション結果が所望の値になった時点で、レイ
アウトデータファイルを作成する（ステップ９）。図６
は、上記ＣＲＴディスプレイ１６上に表示されたレイア
ウトが最適化された模擬ＩＣ（レイアウトパターン）を
示した図であり、この模擬ＩＣ（レイアウトパターン）
を表示するデータがレイアウトデータファイルとしてデ
ータファイル格納装置４０に格納される。図６中、図３
と同一符号は、図３で説明した回路素子に対応する図形
を示し、１はＩＣチップ、４はＭＩＭキャパシタの下地
電極接続部を表す図形、５はＭＩＭキャパシタの上地電
極接続部を表す図形、８はＦＥＴを表す図形、９はＦＥ
Ｔの接続部を表す図形である。
ュレーションを実行させる命令信号を入力すると、回路
シミュレーション実行手段１０ｄは、模擬ＩＣ（レイア
ウトパターン）を構成する各回路素子の図形をさらに小
さいパッチに分割し、各パッチ間の電磁結合を電磁界解
析理論に基づいて計算して電気パラメータを抽出し、こ
の抽出したパラメータを用いて回路シミュレーションを
行う（ステップ６，７）。そして、このシミュレーショ
ン結果が所望の値であったら（ステップ８）、設計者は
入力装置１３からレイアウトデータファイルの作成命令
を入力し、これを受けたレイアウトデータファイル作成
手段１０ｃは、上記レイアウトが最適化された模擬ＩＣ
（レイアウトパターン）のレイアウトデータからデータ
ファイルを作成し、データファイル格納装置４０にこれ
を格納する。このシミュレーション結果が所望の値にな
らない場合は、上記ステップ５，６，７が繰り返され、
シミュレーション結果が所望の値になった時点で、レイ
アウトデータファイルを作成する（ステップ９）。図６
は、上記ＣＲＴディスプレイ１６上に表示されたレイア
ウトが最適化された模擬ＩＣ（レイアウトパターン）を
示した図であり、この模擬ＩＣ（レイアウトパターン）
を表示するデータがレイアウトデータファイルとしてデ
ータファイル格納装置４０に格納される。図６中、図３
と同一符号は、図３で説明した回路素子に対応する図形
を示し、１はＩＣチップ、４はＭＩＭキャパシタの下地
電極接続部を表す図形、５はＭＩＭキャパシタの上地電
極接続部を表す図形、８はＦＥＴを表す図形、９はＦＥ
Ｔの接続部を表す図形である。
【００３１】次に、設計者が入力装置１３からマスクパ
ターンの作成命令を入力すると、マスクパターン発生手
段１０ｃがこの命令信号を受けて、データファイル格納
装置４０から上記図６の模擬ＩＣ（レイアウトパター
ン）を表示するレイアウトデータを読み出し、ディスク
装置１２から実際の製造プロセス（製造装置，製造環
境）におけるデザインルールに基づいて作成された演算
処理用データを読み出し、このレイアウトデータをこの
演算処理用データに基づいて図形演算し、図７に示すＩ
Ｃ製造用のマスクパターンをＣＲＴディスプレイ上に発
生する。（ステップ１０，１１）。
ターンの作成命令を入力すると、マスクパターン発生手
段１０ｃがこの命令信号を受けて、データファイル格納
装置４０から上記図６の模擬ＩＣ（レイアウトパター
ン）を表示するレイアウトデータを読み出し、ディスク
装置１２から実際の製造プロセス（製造装置，製造環
境）におけるデザインルールに基づいて作成された演算
処理用データを読み出し、このレイアウトデータをこの
演算処理用データに基づいて図形演算し、図７に示すＩ
Ｃ製造用のマスクパターンをＣＲＴディスプレイ上に発
生する。（ステップ１０，１１）。
【００３２】尚、図３に示したマイクロ波ＩＣの製造工
程は、ＦＥＴ部イオン注入工程，ＦＥＴ部オーミック金
属形成工程，ＦＥＴ部ゲート金属形成工程，ＭＩＭキャ
パシタ下地電極形成工程，第１コンタクトホール形成工
程，第２配線金属形成工程，第２コンタクトホール形成
工程，エアーブリッジ金属形成工程，バイアホール形成
工程からなり、上記図形演算はこれら工程の各工程に対
応して行われ、図形のオーバーサイズや図形のＡＮＤ及
びＯＲ等を行う演算処理にて行われる。尚、図９〜図１
７はこれら各工程毎の演算処理にて作成されたマスクパ
ターンを示し、これらを全てＣＲＴディスプレ上に表示
したものが上記図７である。
程は、ＦＥＴ部イオン注入工程，ＦＥＴ部オーミック金
属形成工程，ＦＥＴ部ゲート金属形成工程，ＭＩＭキャ
パシタ下地電極形成工程，第１コンタクトホール形成工
程，第２配線金属形成工程，第２コンタクトホール形成
工程，エアーブリッジ金属形成工程，バイアホール形成
工程からなり、上記図形演算はこれら工程の各工程に対
応して行われ、図形のオーバーサイズや図形のＡＮＤ及
びＯＲ等を行う演算処理にて行われる。尚、図９〜図１
７はこれら各工程毎の演算処理にて作成されたマスクパ
ターンを示し、これらを全てＣＲＴディスプレ上に表示
したものが上記図７である。
【００３３】以下、上記演算処理をＭＩＭキャパシタと
マイクロ波線路の接続部を例にあげて詳しく説明する。
図８(a) はデータファイル格納装置４０から読み出され
たレイアウトデータ（模擬ＩＣ）のＭＩＭキャパシタと
マイクロ波線路の接続部を示し、図８(b) はレイアウト
データ（模擬ＩＣ）から得られたＩＣ製造用のマスクパ
ターンにおけるＭＩＭキャパシタとマイクロ波線路の接
続部を示している。この図に示すように、ＭＩＭキャパ
シタの上地電極のマスクパターン３ａはＭＩＭキャパシ
タ（の図形）３をそのままコピーすることにより作成さ
れ、ＭＩＭキャパシタの下地電極のマスクパターン３ｂ
はＭＩＭキャパシタ（の図形）３とＭＩＭキャパシタの
下地電極接続部（の図形）４のＯＲを取り、さらにオー
バーサイズすることにより作成される。ここで、オーバ
ーサイズ量は上記デザインルールにより設定される。ま
た、ＭＩＭキャパシタ下地電極側のマイクロ波線路とな
る第２層配線金属のマスクパターン２ａはＭＩＭキャパ
シタの下地電極接続部（の図形）４とマイクロ波線路
（の図形）２のＯＲとＭＩＭキャパシタ（の図形）３の
オーバーサイズしたものの補集合とのＡＮＤから作成さ
れる。また、ＭＩＭキャパシタ下地電極とマイクロ波線
路のコンタクトホールのマスクパターン４ａは第２層配
線金属のパターン２ａとＭＩＭキャパシタ下地電極のパ
ターン３ｂとのＡＮＤをとり、さらにアンダーサイズす
ることにより作成する。同様にして、ＭＩＭキャパシタ
上地電極側のマイクロ波線路のマスクパターン２ｂ，Ｍ
ＩＭキャパシタ上地電極とマイクロ波線路２を接続する
エアーブリッジ金属のマスクパターン５ａ，エアーブリ
ッジ金属とマイクロ波線路２を接続するコンタクトホー
ルのパターン５ｂ，エアーブリッジ金属とＭＩＭキャパ
シタの上地電極を接続するコンタクトホールのマスクパ
ターン５ｃが図形演算によって作成される。
マイクロ波線路の接続部を例にあげて詳しく説明する。
図８(a) はデータファイル格納装置４０から読み出され
たレイアウトデータ（模擬ＩＣ）のＭＩＭキャパシタと
マイクロ波線路の接続部を示し、図８(b) はレイアウト
データ（模擬ＩＣ）から得られたＩＣ製造用のマスクパ
ターンにおけるＭＩＭキャパシタとマイクロ波線路の接
続部を示している。この図に示すように、ＭＩＭキャパ
シタの上地電極のマスクパターン３ａはＭＩＭキャパシ
タ（の図形）３をそのままコピーすることにより作成さ
れ、ＭＩＭキャパシタの下地電極のマスクパターン３ｂ
はＭＩＭキャパシタ（の図形）３とＭＩＭキャパシタの
下地電極接続部（の図形）４のＯＲを取り、さらにオー
バーサイズすることにより作成される。ここで、オーバ
ーサイズ量は上記デザインルールにより設定される。ま
た、ＭＩＭキャパシタ下地電極側のマイクロ波線路とな
る第２層配線金属のマスクパターン２ａはＭＩＭキャパ
シタの下地電極接続部（の図形）４とマイクロ波線路
（の図形）２のＯＲとＭＩＭキャパシタ（の図形）３の
オーバーサイズしたものの補集合とのＡＮＤから作成さ
れる。また、ＭＩＭキャパシタ下地電極とマイクロ波線
路のコンタクトホールのマスクパターン４ａは第２層配
線金属のパターン２ａとＭＩＭキャパシタ下地電極のパ
ターン３ｂとのＡＮＤをとり、さらにアンダーサイズす
ることにより作成する。同様にして、ＭＩＭキャパシタ
上地電極側のマイクロ波線路のマスクパターン２ｂ，Ｍ
ＩＭキャパシタ上地電極とマイクロ波線路２を接続する
エアーブリッジ金属のマスクパターン５ａ，エアーブリ
ッジ金属とマイクロ波線路２を接続するコンタクトホー
ルのパターン５ｂ，エアーブリッジ金属とＭＩＭキャパ
シタの上地電極を接続するコンタクトホールのマスクパ
ターン５ｃが図形演算によって作成される。
【００３４】このような本実施例のレイアウト設計方法
では、その面積及び寸法が電気的データとなる矩形の図
形でもってミリ波またはマイクロ波ＩＣを構成する各回
路素子をＣＲＴディスプレイ１６上に表示し、これら図
形間をＣＲＴディスプレイ１６上で接続して模擬ＩＣを
作成し、該模擬ＩＣの電気特性が設計すべきＩＣの電気
特性に等しくなり、且つ、その面積が最小になるよう模
擬ＩＣのレイアウトを最適化し、該模擬ＩＣのレイアウ
トデータからＩＣ製造用のマスクパターンを得るように
したから、設計すべきＩＣのレイアウト設計を電気設計
に必要なデータのみで行うことができ、回路シミュレー
ションを行う上で必要なメモリを従来に比べて縮小で
き、レイアウト設計装置自体を安価に構成できるととも
に、回路シミュレーションの処理速度が速くなって、設
計作業時間を短縮することができる。また、模擬ＩＣの
レイアウトデータを図形演算して、ＩＣ製造用のマスク
パターンを得るため、従来のように製造プロセスの変更
毎に、レイアウトパターン（マスクパターン）のレイア
ウトを最適化するといった作業を行う必要がなくなり、
設計作業が容易になる。また、各回路素子に対応する図
形をＣＲＴディスプレイ上に表示する際、該図形の側部
に、実際の製造プロセスにおける素子間の接続余裕を表
す矩形の図形を同時に表示するため、図形の大きさや形
状または配置を変更する際、離すべき素子間（図形間）
を近づけ過ぎたりすることがなくなり、設計作業が容易
になり、且つ、設計精度が向上する。また、ＣＲＴディ
フプレイ上で回路素子を表す図形を接続する際、各図形
の辺同士を重ねて接続することをルール化しているた
め、実際のＩＣの配線構造に極めて近似させて模擬ＩＣ
を作成することができ、設計精度が向上する。また、上
記模擬ＩＣの回路素子間の電磁結合を電磁界解析理論に
基づいて計算し、回路素子間の電磁結合を考慮して回路
シミュレーションを行っているため、回路素子間を接続
した後の電気特性の変動を考慮して、上記模擬ＩＣのレ
イアウトを最適化でき、設計精度が一層向上する。
では、その面積及び寸法が電気的データとなる矩形の図
形でもってミリ波またはマイクロ波ＩＣを構成する各回
路素子をＣＲＴディスプレイ１６上に表示し、これら図
形間をＣＲＴディスプレイ１６上で接続して模擬ＩＣを
作成し、該模擬ＩＣの電気特性が設計すべきＩＣの電気
特性に等しくなり、且つ、その面積が最小になるよう模
擬ＩＣのレイアウトを最適化し、該模擬ＩＣのレイアウ
トデータからＩＣ製造用のマスクパターンを得るように
したから、設計すべきＩＣのレイアウト設計を電気設計
に必要なデータのみで行うことができ、回路シミュレー
ションを行う上で必要なメモリを従来に比べて縮小で
き、レイアウト設計装置自体を安価に構成できるととも
に、回路シミュレーションの処理速度が速くなって、設
計作業時間を短縮することができる。また、模擬ＩＣの
レイアウトデータを図形演算して、ＩＣ製造用のマスク
パターンを得るため、従来のように製造プロセスの変更
毎に、レイアウトパターン（マスクパターン）のレイア
ウトを最適化するといった作業を行う必要がなくなり、
設計作業が容易になる。また、各回路素子に対応する図
形をＣＲＴディスプレイ上に表示する際、該図形の側部
に、実際の製造プロセスにおける素子間の接続余裕を表
す矩形の図形を同時に表示するため、図形の大きさや形
状または配置を変更する際、離すべき素子間（図形間）
を近づけ過ぎたりすることがなくなり、設計作業が容易
になり、且つ、設計精度が向上する。また、ＣＲＴディ
フプレイ上で回路素子を表す図形を接続する際、各図形
の辺同士を重ねて接続することをルール化しているた
め、実際のＩＣの配線構造に極めて近似させて模擬ＩＣ
を作成することができ、設計精度が向上する。また、上
記模擬ＩＣの回路素子間の電磁結合を電磁界解析理論に
基づいて計算し、回路素子間の電磁結合を考慮して回路
シミュレーションを行っているため、回路素子間を接続
した後の電気特性の変動を考慮して、上記模擬ＩＣのレ
イアウトを最適化でき、設計精度が一層向上する。
【００３５】尚、上記実施例ではＭＩＭキャパシタに矩
形で表された接続部を設け、この接続部を介してマイク
ロ波線路を接続する例を示したが、この接続部が面積の
ない線分であっても、例えば図８(a) に示したＭＩＭキ
ャパシタの下地電極接続部（の図形）４はＭＩＭキャパ
シタ（の図形）３のオーバーサイズとマイクロ波線路
（の図形）２のＡＮＤをとることにより作成することが
でき、本発明では、マスクパターンの自動発生は、回路
素子間の接続部を示す図形がなくとも可能である。
形で表された接続部を設け、この接続部を介してマイク
ロ波線路を接続する例を示したが、この接続部が面積の
ない線分であっても、例えば図８(a) に示したＭＩＭキ
ャパシタの下地電極接続部（の図形）４はＭＩＭキャパ
シタ（の図形）３のオーバーサイズとマイクロ波線路
（の図形）２のＡＮＤをとることにより作成することが
でき、本発明では、マスクパターンの自動発生は、回路
素子間の接続部を示す図形がなくとも可能である。
【００３６】また、上記実施例では、マスクパターン発
生手段１０ｃを、他の画像表示制御手段１０ａ，回路シ
ミュレーション実行手段１０ｄ及びレイアウトデータフ
ァイル作成手段１０ｂと共に同一の中央処理装置１０内
に設けたが、本発明においては、このマスクパターン発
生手段１０ｃを別のＣＡＤ装置（の中央処理装置内）に
設け、模擬ＩＣの作成（レイアウトデータの作成）とＩ
Ｃ製造用のマスクパターンの作成とを別のＣＡＤ装置で
行ってもよい。
生手段１０ｃを、他の画像表示制御手段１０ａ，回路シ
ミュレーション実行手段１０ｄ及びレイアウトデータフ
ァイル作成手段１０ｂと共に同一の中央処理装置１０内
に設けたが、本発明においては、このマスクパターン発
生手段１０ｃを別のＣＡＤ装置（の中央処理装置内）に
設け、模擬ＩＣの作成（レイアウトデータの作成）とＩ
Ｃ製造用のマスクパターンの作成とを別のＣＡＤ装置で
行ってもよい。
【００３７】
【発明の効果】以上のように、この発明によれば、設計
すべきＩＣチップを構成する種々の集中定数回路素子と
分布定数伝送線路のそれぞれを、各素子毎にその面積及
び寸法が電気的データとなる２次元平面上閉じた図形で
もってＣＲＴデイスプレイ上に表示し、ＣＲＴディスプ
レイ上でこれら各図形の辺同士を接続して模擬ＩＣを形
成し、該模擬ＩＣを構成する各図形の大きさ，形状及び
配置を変更して該模擬ＩＣのレイアウトを最適化し、こ
の後、このレイアウトが最適化された模擬ＩＣのレイア
ウトデータを図形演算することによりＩＣ製造用のマス
クパターンを得るようにしたので、レイアウトデータ量
を電気設計に必要な最小限に抑えることができ、その結
果、回路シミュレーションを行う上で必要なメモリを従
来に比べて縮小でき、装置自体を安価に構成できるとと
もに、模擬ＩＣからの回路シミュレーションへのフィー
ドバックを高速処理でき、設計作業時間を短縮できる効
果がある。また、レイアウトの最適化を行う作業と、マ
スクパターンを作成する作業とが完全に分離されている
ため、従来のように製造プロセスの変更毎に、新たなマ
スクパターンを発生させ、この新たなマスクパターンを
考慮して再度、レイアウトの最適化を行うというような
面倒な作業を行う必要がなくなり、設計作業を短時間で
行うことができるとともに、設計者の負担も軽減できる
効果がある。
すべきＩＣチップを構成する種々の集中定数回路素子と
分布定数伝送線路のそれぞれを、各素子毎にその面積及
び寸法が電気的データとなる２次元平面上閉じた図形で
もってＣＲＴデイスプレイ上に表示し、ＣＲＴディスプ
レイ上でこれら各図形の辺同士を接続して模擬ＩＣを形
成し、該模擬ＩＣを構成する各図形の大きさ，形状及び
配置を変更して該模擬ＩＣのレイアウトを最適化し、こ
の後、このレイアウトが最適化された模擬ＩＣのレイア
ウトデータを図形演算することによりＩＣ製造用のマス
クパターンを得るようにしたので、レイアウトデータ量
を電気設計に必要な最小限に抑えることができ、その結
果、回路シミュレーションを行う上で必要なメモリを従
来に比べて縮小でき、装置自体を安価に構成できるとと
もに、模擬ＩＣからの回路シミュレーションへのフィー
ドバックを高速処理でき、設計作業時間を短縮できる効
果がある。また、レイアウトの最適化を行う作業と、マ
スクパターンを作成する作業とが完全に分離されている
ため、従来のように製造プロセスの変更毎に、新たなマ
スクパターンを発生させ、この新たなマスクパターンを
考慮して再度、レイアウトの最適化を行うというような
面倒な作業を行う必要がなくなり、設計作業を短時間で
行うことができるとともに、設計者の負担も軽減できる
効果がある。
【００３８】更に、この発明によれば、上記種々の集中
定数回路素子及び分布定数伝送線路を図形表示する際、
図形の側部に素子間を接続する際の接続余裕を表す矩形
の図形を付加するようにしたので、離すべき素子（図
形）間を近づけ過ぎたりすることなく、図形の移動を行
うことができ、精度の高いレイアウト作業が行える効果
ある。
定数回路素子及び分布定数伝送線路を図形表示する際、
図形の側部に素子間を接続する際の接続余裕を表す矩形
の図形を付加するようにしたので、離すべき素子（図
形）間を近づけ過ぎたりすることなく、図形の移動を行
うことができ、精度の高いレイアウト作業が行える効果
ある。
【００３９】更に、この発明によれば、上記模擬ＩＣの
回路素子間の電磁結合を電磁界解析理論に基づいて計算
し、回路素子間の電磁結合を考慮して回路シミュレーシ
ョンを行うようにしたので、回路素子間を接続した後の
電気特性の変動を考慮して、模擬ＩＣのレイアウトを最
適化することができ、精度の高いレイアウト作業が行え
る効果ある。
回路素子間の電磁結合を電磁界解析理論に基づいて計算
し、回路素子間の電磁結合を考慮して回路シミュレーシ
ョンを行うようにしたので、回路素子間を接続した後の
電気特性の変動を考慮して、模擬ＩＣのレイアウトを最
適化することができ、精度の高いレイアウト作業が行え
る効果ある。
【００４０】更に、この発明によれば、ＩＣを構成する
回路素子のレイアウトを最適化する作業と、ＩＣ製造用
のマスクパターンを作成する作業とを個別に行えるよう
に構成したので、ＩＣ製造プロセスに依存することな
く、レイアウト設計を行うことができ、しかも、実際に
ＩＣを製造する種々の現場で、その現場の製造プロセス
（製造装置，製造環境）に応じたデザインルールに基づ
いて、上記レイアウトが最適化された模擬ＩＣのレイア
ウトデータからその現場の製造プロセスに対応したマス
クパーンを作成することができ、汎用性の高いレイアウ
ト設計方法及びレイアウト設計装置を得ることができる
効果がある。
回路素子のレイアウトを最適化する作業と、ＩＣ製造用
のマスクパターンを作成する作業とを個別に行えるよう
に構成したので、ＩＣ製造プロセスに依存することな
く、レイアウト設計を行うことができ、しかも、実際に
ＩＣを製造する種々の現場で、その現場の製造プロセス
（製造装置，製造環境）に応じたデザインルールに基づ
いて、上記レイアウトが最適化された模擬ＩＣのレイア
ウトデータからその現場の製造プロセスに対応したマス
クパーンを作成することができ、汎用性の高いレイアウ
ト設計方法及びレイアウト設計装置を得ることができる
効果がある。
【図１】この発明の一実施例によるレイアウト設計方法
における設計作業の流れを示すフローチャート図であ
る。
における設計作業の流れを示すフローチャート図であ
る。
【図２】この発明の一実施例によるレイアウト設計装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】この発明の一実施例によるレイアウト設計装置
によりレイアウト設計されるマイクロ波ＩＣの一例を示
す等価回路図である。
によりレイアウト設計されるマイクロ波ＩＣの一例を示
す等価回路図である。
【図４】上記図２に示したレイアウト設計装置のＣＲＴ
ディスプレイ上に表示されるマイクロ波ＩＣを構成する
各回路素子を表す図形と各図形の接続例とを示した図で
ある。
ディスプレイ上に表示されるマイクロ波ＩＣを構成する
各回路素子を表す図形と各図形の接続例とを示した図で
ある。
【図５】上記図２に示したレイアウト設計装置のＣＲＴ
ディスプレイ上に表示された線幅が異なる２つのマイク
ロ波線路用の図形の接続例と、互いに垂直方向に延びる
２つのマイクロ波線路用の図形の接続例とを示した図で
ある。
ディスプレイ上に表示された線幅が異なる２つのマイク
ロ波線路用の図形の接続例と、互いに垂直方向に延びる
２つのマイクロ波線路用の図形の接続例とを示した図で
ある。
【図６】上記図２に示したレイアウト設計装置のＣＲＴ
ディスプレイ上に表示されたマイクロ波ＩＣを構成する
各回路素子を表す図形の集合体によって形成された模擬
ＩＣのレイアウトパターンを示した図である。
ディスプレイ上に表示されたマイクロ波ＩＣを構成する
各回路素子を表す図形の集合体によって形成された模擬
ＩＣのレイアウトパターンを示した図である。
【図７】上記図６に示した模擬ＩＣのレイアウトデータ
を図形演算処理して得られたＩＣ製造用のマスクパター
ンを示した図である。
を図形演算処理して得られたＩＣ製造用のマスクパター
ンを示した図である。
【図８】上記図６に示した模擬ＩＣと上記図７に示した
マスクパターンにおけるＭＩＭキャパシタとマイクロ波
線路間の接続部を拡大して示した図である。
マスクパターンにおけるＭＩＭキャパシタとマイクロ波
線路間の接続部を拡大して示した図である。
【図９】ＦＥＴイオン注入工程用のマスクパターンを示
す図である。
す図である。
【図１０】ＦＥＴオーミック電極形成工程用のマスクパ
ターンを示す図である。
ターンを示す図である。
【図１１】ＦＥＴゲート電極形成工程用のマスクパター
ンを示す図である。
ンを示す図である。
【図１２】ＭＩＭキャパシタ下地電極形成工程用のマス
クパターンを示す図である。
クパターンを示す図である。
【図１３】第１コンタクトホール形成工程用のマスクパ
ターンを示す図である。
ターンを示す図である。
【図１４】第２配線金属形成工程用のマスクパターンを
示す図である。
示す図である。
【図１５】第２コンタクトホール（エアーブリッジ金属
と第２配線金属のコンタクトホール）形成工程用のマス
クパターンを示す図である。
と第２配線金属のコンタクトホール）形成工程用のマス
クパターンを示す図である。
【図１６】エアーブリッジ金属形成工程用のマスクパタ
ーンを示す図である。
ーンを示す図である。
【図１７】バイアホール形成工程用のマスクパターンを
示す図である。
示す図である。
【図１８】従来のレイアウト設計方法における設計作業
の流れを示すフローチャートである。
の流れを示すフローチャートである。
【図１９】従来のレイアウト設計装置のＣＲＴディスプ
レイ上に表示された線幅が異なる２つのマイクロ波線路
用マスクパターンの接続例と、互いに垂直方向に延びる
２つのマイクロ波線路用マスクパターン接続例とを示し
た図である。
レイ上に表示された線幅が異なる２つのマイクロ波線路
用マスクパターンの接続例と、互いに垂直方向に延びる
２つのマイクロ波線路用マスクパターン接続例とを示し
た図である。
１ ＩＣチップ ２，２ｄ，２ｅ，２ｆ，２ｇ マイクロ波線路（マイク
ロ波線路を表す図形） ２ａ，２ｂ マイクロ波線路用のマスクパターン ２ｃ，２ｈ ベンド（マイクロ波線路を表す図形） ３ ＭＩＭキャパシタ（ＭＩＭキャパシタを表す図形） ３ａ ＭＩＭキャパシタの上地電極用のマスクパターン ３ｂ ＭＩＭキャパシタの下地電極用のマスクパターン ４ ＭＩＭキャパシタの下地電極接続部を表す図形 ４ａ ＭＩＭキャパシタの下地電極とマイクロ波線路の
コンタクトホール用のマスクパターン ５ ＭＩＭキャパシタの上地電極接続部を表す図形 ５ａ ＭＩＭキャパシタの上地電極とマイクロ波線路を
接続するエアーブリッジ金属用のマスクパターン ５ｂ エアーブリッジ金属とマイクロ波線路を接続する
コンタクトホール用のマスクパターン ５ｃ エアーブリッジ金属とＭＩＭキャパシタの上地電
極を接続するコンタクトホール用のマスクパターン ６ バイアホール（バイアホールを表す図形） ７ ボンディングパッド（ボンディングパッドを表す図
形） ８ ＦＥＴ（ＦＥＴを表す図形） ９ ＦＥＴ接続部を表す図形 １０ 中央処理装置（ＣＰＵ） １０ａ 画像表示制御手段 １０ｂ レイアウトデータファイル作成手段 １０ｃ マスクパターン作成手段 １０ｄ 回路シミュレーション実行手段 １１ 主記憶装置 １２ ディスク装置 １３ 入力装置 １４ プリンタ装置 １５ 画像データ変換装置 １６ ＣＲＴディスプレイ ２０ データ入出力システム ３０ 画像表示装置 ４０ データファイル格納装置
ロ波線路を表す図形） ２ａ，２ｂ マイクロ波線路用のマスクパターン ２ｃ，２ｈ ベンド（マイクロ波線路を表す図形） ３ ＭＩＭキャパシタ（ＭＩＭキャパシタを表す図形） ３ａ ＭＩＭキャパシタの上地電極用のマスクパターン ３ｂ ＭＩＭキャパシタの下地電極用のマスクパターン ４ ＭＩＭキャパシタの下地電極接続部を表す図形 ４ａ ＭＩＭキャパシタの下地電極とマイクロ波線路の
コンタクトホール用のマスクパターン ５ ＭＩＭキャパシタの上地電極接続部を表す図形 ５ａ ＭＩＭキャパシタの上地電極とマイクロ波線路を
接続するエアーブリッジ金属用のマスクパターン ５ｂ エアーブリッジ金属とマイクロ波線路を接続する
コンタクトホール用のマスクパターン ５ｃ エアーブリッジ金属とＭＩＭキャパシタの上地電
極を接続するコンタクトホール用のマスクパターン ６ バイアホール（バイアホールを表す図形） ７ ボンディングパッド（ボンディングパッドを表す図
形） ８ ＦＥＴ（ＦＥＴを表す図形） ９ ＦＥＴ接続部を表す図形 １０ 中央処理装置（ＣＰＵ） １０ａ 画像表示制御手段 １０ｂ レイアウトデータファイル作成手段 １０ｃ マスクパターン作成手段 １０ｄ 回路シミュレーション実行手段 １１ 主記憶装置 １２ ディスク装置 １３ 入力装置 １４ プリンタ装置 １５ 画像データ変換装置 １６ ＣＲＴディスプレイ ２０ データ入出力システム ３０ 画像表示装置 ４０ データファイル格納装置
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【発明が解決しようとする課題】従来のＭＭＩＣのレイ
アウト設計方法は以上の工程から行われており、上記自
動発生して得られる各回路素子毎のマスクパターンを構
成するデータには、製造プロセス上のデザインルールに
基づくパターン部分、即ち、電気的には意味のない余分
なデータを含んでおり、上記電気的パラメー抽出及び回
路シミュレーションを行うためには、１０ＭＢを越える
大容量のメモリが必要になり、このため、設計装置自体
（即ち、ＣＡＤシステム）が高価になるばかりでなく、
その計算処理速度が遅くなり、レイアウトの最適化に要
する時間が長くなってしまうという問題点があった。特
に、製造プロセスの変更の要求があった場合は、変更し
た製造プロセスで定義されるデザインルールに基づく新
たなマスクパターンを作成し、これを入力して、ＭＭＩ
Ｃ全体のマスクパターンの編集を行った後、もう一度、
電気パラメータの抽出と回路シミュレーションを行わな
ければならないため、レイアウトの最適化に要する時間
が一層長くなってしまうという問題点があった。
アウト設計方法は以上の工程から行われており、上記自
動発生して得られる各回路素子毎のマスクパターンを構
成するデータには、製造プロセス上のデザインルールに
基づくパターン部分、即ち、電気的には意味のない余分
なデータを含んでおり、上記電気的パラメー抽出及び回
路シミュレーションを行うためには、１０ＭＢを越える
大容量のメモリが必要になり、このため、設計装置自体
（即ち、ＣＡＤシステム）が高価になるばかりでなく、
その計算処理速度が遅くなり、レイアウトの最適化に要
する時間が長くなってしまうという問題点があった。特
に、製造プロセスの変更の要求があった場合は、変更し
た製造プロセスで定義されるデザインルールに基づく新
たなマスクパターンを作成し、これを入力して、ＭＭＩ
Ｃ全体のマスクパターンの編集を行った後、もう一度、
電気パラメータの抽出と回路シミュレーションを行わな
ければならないため、レイアウトの最適化に要する時間
が一層長くなってしまうという問題点があった。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、レイアウトを最適化するための
データを、ＩＣの電気設計に必要な最小限のデータ量で
構成することができ、高価なメモリを必要とせず、レイ
アウトを最適化する際の処理速度を速くできるミリ波Ｉ
Ｃまたはマイクロ波ＩＣのレイアウト設計方法及びレイ
アウト設計装置を提供することを目的とする。更に、こ
の発明の他の目的は、設計作業が容易になり、回路設計
者にかかる負担を軽減することができるミリ波ＩＣまた
はマイクロ波ＩＣのレイアウト設計方法及びレイアウト
設計装置を提供することを目的とする。
ためになされたもので、レイアウトを最適化するための
データを、ＩＣの電気設計に必要な最小限のデータ量で
構成することができ、高価なメモリを必要とせず、レイ
アウトを最適化する際の処理速度を速くできるミリ波Ｉ
Ｃまたはマイクロ波ＩＣのレイアウト設計方法及びレイ
アウト設計装置を提供することを目的とする。更に、こ
の発明の他の目的は、設計作業が容易になり、回路設計
者にかかる負担を軽減することができるミリ波ＩＣまた
はマイクロ波ＩＣのレイアウト設計方法及びレイアウト
設計装置を提供することを目的とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【課題を解決するための手段】この発明にかかるミリ波
またはマイクロ波ＩＣのレイアウト設計方法は、ＣＡＤ
システムを用いたミリ波またはマイクロ波ＩＣのレイア
ウト設計方法であって、設計すべきＩＣを構成する種々
の集中定数回路素子及び分布定数伝送線路のそれぞれ
を、その面積並びに寸法が電気的データとなる２次元平
面上閉じた図形でもってＣＲＴディスプレイ上に表示す
るステップと、上記ＣＲＴディスプレイ上に表示された
図形間を、互いの辺同士を重ね合わせて接続して、上記
設計すべきＩＣと同様の回路構成を有する２次元平面上
閉じた図形の集合体からなる模擬ＩＣを作成するステッ
プと、上記模擬ＩＣのレイアウトデータを、上記設計す
べきＩＣを実際に製造する際の製造プロセスに応じて定
義されたデザインルールに基づいて図形演算して、ＩＣ
製造用のマスクパターンを作成するステップとを含んで
なるものである。更に、この発明にかかるミリ波または
マイクロ波ＩＣのレイアウト設計方法は、ＣＡＤシステ
ムを用いたミリ波またはマイクロ波ＩＣのレイアウト設
計方法であって、設計すべきＩＣを構成する種々の集中
定数回路素子及び分布定数伝送線路のそれぞれを、その
面積並びに寸法が電気的データとなる２次元平面上閉じ
た図形でもってＣＲＴディスプレイ上に表示するステッ
プと、上記ＣＲＴディスプレイ上に表示された図形間
を、互いの辺同士を重ね合わせて接続して、上記設計す
べきＩＣと同様の回路構成を有する２次元平面上閉じた
図形の集合体からなる模擬ＩＣを作成するステップと、
上記模擬ＩＣの回路シミュレーションを行い、このシミ
ュレーション結果に応じて、上記該模擬ＩＣが所望の電
気特性となるように上記種々の集中定数回路素子及び分
布定数伝送線路のそれぞれを表す各図形の面積並びに寸
法を最適化するステップと、上記ステップにより，上記
各図形の面積並びに寸法を最適化してなる上記模擬ＩＣ
のレイアウトデータを、上記設計すべきＩＣを実際に製
造する際の製造プロセスに応じて定義されたデザインル
ールに基づいて図形演算し、ＩＣ製造用のマスクパター
ンを作成するステップとを含んでなるものである。
またはマイクロ波ＩＣのレイアウト設計方法は、ＣＡＤ
システムを用いたミリ波またはマイクロ波ＩＣのレイア
ウト設計方法であって、設計すべきＩＣを構成する種々
の集中定数回路素子及び分布定数伝送線路のそれぞれ
を、その面積並びに寸法が電気的データとなる２次元平
面上閉じた図形でもってＣＲＴディスプレイ上に表示す
るステップと、上記ＣＲＴディスプレイ上に表示された
図形間を、互いの辺同士を重ね合わせて接続して、上記
設計すべきＩＣと同様の回路構成を有する２次元平面上
閉じた図形の集合体からなる模擬ＩＣを作成するステッ
プと、上記模擬ＩＣのレイアウトデータを、上記設計す
べきＩＣを実際に製造する際の製造プロセスに応じて定
義されたデザインルールに基づいて図形演算して、ＩＣ
製造用のマスクパターンを作成するステップとを含んで
なるものである。更に、この発明にかかるミリ波または
マイクロ波ＩＣのレイアウト設計方法は、ＣＡＤシステ
ムを用いたミリ波またはマイクロ波ＩＣのレイアウト設
計方法であって、設計すべきＩＣを構成する種々の集中
定数回路素子及び分布定数伝送線路のそれぞれを、その
面積並びに寸法が電気的データとなる２次元平面上閉じ
た図形でもってＣＲＴディスプレイ上に表示するステッ
プと、上記ＣＲＴディスプレイ上に表示された図形間
を、互いの辺同士を重ね合わせて接続して、上記設計す
べきＩＣと同様の回路構成を有する２次元平面上閉じた
図形の集合体からなる模擬ＩＣを作成するステップと、
上記模擬ＩＣの回路シミュレーションを行い、このシミ
ュレーション結果に応じて、上記該模擬ＩＣが所望の電
気特性となるように上記種々の集中定数回路素子及び分
布定数伝送線路のそれぞれを表す各図形の面積並びに寸
法を最適化するステップと、上記ステップにより，上記
各図形の面積並びに寸法を最適化してなる上記模擬ＩＣ
のレイアウトデータを、上記設計すべきＩＣを実際に製
造する際の製造プロセスに応じて定義されたデザインル
ールに基づいて図形演算し、ＩＣ製造用のマスクパター
ンを作成するステップとを含んでなるものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】更に、この発明にかかるミリ波またはマイ
クロ波ＩＣのレイアウト設計方法は、上記ＣＲＴディス
プレイ上に集中定数回路素子を表す図形を表示する際、
該図形の側部に、実際の製造プロセスにおける回路素子
間の接続余裕に対応した，２次元平面上閉じた図形で表
される接続部を表示するようにしたものである。
クロ波ＩＣのレイアウト設計方法は、上記ＣＲＴディス
プレイ上に集中定数回路素子を表す図形を表示する際、
該図形の側部に、実際の製造プロセスにおける回路素子
間の接続余裕に対応した，２次元平面上閉じた図形で表
される接続部を表示するようにしたものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】更に、この発明にかかるミリ波またはマイ
クロ波ＩＣのレイアウト設計方法は、上記種々の集中定
数回路素子を表す各図形の配置，及び，上記分布定数伝
送線路を表す図形の形状を最適化するステップを、電磁
界解析理論に基づいて上記模擬ＩＣを構成する図形間の
電磁結合を計算し、この計算結果に基づいて上記模擬Ｉ
Ｃの回路シミュレーションを行うステップと、上記シミ
ュレーション結果に応じて、上記該模擬ＩＣが所望の電
気特性となるように、上記種々の集中定数回路素子を表
す各図形の配置，及び，上記分布定数伝送線路を表す図
形の形状を変更するステップとで構成したものである。
クロ波ＩＣのレイアウト設計方法は、上記種々の集中定
数回路素子を表す各図形の配置，及び，上記分布定数伝
送線路を表す図形の形状を最適化するステップを、電磁
界解析理論に基づいて上記模擬ＩＣを構成する図形間の
電磁結合を計算し、この計算結果に基づいて上記模擬Ｉ
Ｃの回路シミュレーションを行うステップと、上記シミ
ュレーション結果に応じて、上記該模擬ＩＣが所望の電
気特性となるように、上記種々の集中定数回路素子を表
す各図形の配置，及び，上記分布定数伝送線路を表す図
形の形状を変更するステップとで構成したものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【作用】この発明のミリ波またはマイクロ波ＩＣのレイ
アウト設計方法においては、その寸法及び面積が電気的
データとなる簡略した図形でもってミリ波またはマイク
ロ波ＩＣを構成する各回路素子を表示し、これら図形の
辺同士を重ねて接続して、これら図形の集合体によって
設計すべきＩＣの模擬ＩＣを構成し、該模擬ＩＣのレイ
アウトデータを、上記設計すべきＩＣを実際に製造する
際の製造プロセスに応じて定義されたデザインルールに
基づいて図形演算して、ＩＣ製造用のマスクパターンを
作成するようにしたから、レイアウト設計とマスクパタ
ーンの発生とを完全に分離することができ、従来のよう
に、製造プロセスの変更毎に、レイアウトデータを得る
作業を行う必要を無くすことができる。更に、この発明
のミリ波またはマイクロ波ＩＣのレイアウト設計方法に
おいては、上記模擬ＩＣの回路シミュレーションを行
い、このシミュレーション結果に応じて、該模擬ＩＣを
構成する上記図形の面積並びに寸法を最適化し、この最
適化した後の該模擬ＩＣのレイアウトデータを、上記設
計すべきＩＣを実際に製造する際の製造プロセスに応じ
て定義されたデザインルールに基づいて図形演算して、
ＩＣ製造用のマスクパターンを作成するようにしたか
ら、設計すべきＩＣのレイアウト設計を電気設計に必要
なデータのみで行うことができることとなり、回路シミ
ュレーションを行う上で必要なメモリを従来に比して縮
小でき、レイアウト設計装置を安価に作製することがで
きる。また、回路シミュレーションの処理速度が速くな
って、設計時間を短縮することができる。
アウト設計方法においては、その寸法及び面積が電気的
データとなる簡略した図形でもってミリ波またはマイク
ロ波ＩＣを構成する各回路素子を表示し、これら図形の
辺同士を重ねて接続して、これら図形の集合体によって
設計すべきＩＣの模擬ＩＣを構成し、該模擬ＩＣのレイ
アウトデータを、上記設計すべきＩＣを実際に製造する
際の製造プロセスに応じて定義されたデザインルールに
基づいて図形演算して、ＩＣ製造用のマスクパターンを
作成するようにしたから、レイアウト設計とマスクパタ
ーンの発生とを完全に分離することができ、従来のよう
に、製造プロセスの変更毎に、レイアウトデータを得る
作業を行う必要を無くすことができる。更に、この発明
のミリ波またはマイクロ波ＩＣのレイアウト設計方法に
おいては、上記模擬ＩＣの回路シミュレーションを行
い、このシミュレーション結果に応じて、該模擬ＩＣを
構成する上記図形の面積並びに寸法を最適化し、この最
適化した後の該模擬ＩＣのレイアウトデータを、上記設
計すべきＩＣを実際に製造する際の製造プロセスに応じ
て定義されたデザインルールに基づいて図形演算して、
ＩＣ製造用のマスクパターンを作成するようにしたか
ら、設計すべきＩＣのレイアウト設計を電気設計に必要
なデータのみで行うことができることとなり、回路シミ
ュレーションを行う上で必要なメモリを従来に比して縮
小でき、レイアウト設計装置を安価に作製することがで
きる。また、回路シミュレーションの処理速度が速くな
って、設計時間を短縮することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】更に、この発明のミリ波またはマイクロ波
ＩＣのレイアウト設計方法においては、上記複数の集中
定数回路素子及び分布定数伝送線路を図形表示する際、
図形の側部に実際の製造プロセスにおける回路素子間の
接続余裕に対応した２次元平面上閉じた図形であらわさ
れる接続部を表示するようにしたから、離すべき素子間
を近づけ過ぎたりすることがなくなり、精度の高い設計
作業を行うことができる。
ＩＣのレイアウト設計方法においては、上記複数の集中
定数回路素子及び分布定数伝送線路を図形表示する際、
図形の側部に実際の製造プロセスにおける回路素子間の
接続余裕に対応した２次元平面上閉じた図形であらわさ
れる接続部を表示するようにしたから、離すべき素子間
を近づけ過ぎたりすることがなくなり、精度の高い設計
作業を行うことができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】更に、この発明のミリ波またはマイクロ波
ＩＣのレイアウト設計方法においては、上記種々の集中
定数回路素子を表す各図形の配置，及び，上記分布定数
伝送線路を表す図形の形状の最適化を、上記模擬ＩＣを
構成する図形間の電磁結合を電磁界解析理論に基づいて
計算し、この計算結果に基づいて上記模擬ＩＣの回路シ
ミュレーションを行った後、このシミュレーション結果
に応じて上記模擬ＩＣが所望の電気特性となるように，
上記種々の集中定数回路素子を表す各図形の配置，及
び，上記分布定数伝送線路を表す図形の形状を変更する
ことにより行うようにしたから、上記模擬ＩＣを構成す
る図形間を接続した後の電気特性の変動を考慮して、上
記模擬ＩＣを構成する図形のレイアウトが最適化される
こととなり、より精度の高いレイアウト設計を行うこと
ができる。
ＩＣのレイアウト設計方法においては、上記種々の集中
定数回路素子を表す各図形の配置，及び，上記分布定数
伝送線路を表す図形の形状の最適化を、上記模擬ＩＣを
構成する図形間の電磁結合を電磁界解析理論に基づいて
計算し、この計算結果に基づいて上記模擬ＩＣの回路シ
ミュレーションを行った後、このシミュレーション結果
に応じて上記模擬ＩＣが所望の電気特性となるように，
上記種々の集中定数回路素子を表す各図形の配置，及
び，上記分布定数伝送線路を表す図形の形状を変更する
ことにより行うようにしたから、上記模擬ＩＣを構成す
る図形間を接続した後の電気特性の変動を考慮して、上
記模擬ＩＣを構成する図形のレイアウトが最適化される
こととなり、より精度の高いレイアウト設計を行うこと
ができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】更に、この発明のミリ波またはマイクロ波
ＩＣのレイアウト設計装置においては、ＩＣを構成する
回路素子のレイアウトを最適化する作業と、ＩＣ製造用
のマスクパターンを作成する作業とを個別に行うことが
できるので、ＩＣ製造プロセスに依存することなくレイ
アウト設計を行うことができ、しかも、ＩＣ製造プロセ
ス（製造装置，製造環境等）が変更されても、その変更
されたＩＣ製造プロセスのデザインルールに即座に対応
してＩＣ製造用のマスクパターンを作成することができ
る。
ＩＣのレイアウト設計装置においては、ＩＣを構成する
回路素子のレイアウトを最適化する作業と、ＩＣ製造用
のマスクパターンを作成する作業とを個別に行うことが
できるので、ＩＣ製造プロセスに依存することなくレイ
アウト設計を行うことができ、しかも、ＩＣ製造プロセ
ス（製造装置，製造環境等）が変更されても、その変更
されたＩＣ製造プロセスのデザインルールに即座に対応
してＩＣ製造用のマスクパターンを作成することができ
る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】次に、設計者が入力装置１３から回路シミ
ュレーションを実行させる命令信号を入力すると、回路
シミュレーション実行手段１０ｄは、模擬ＩＣ（レイア
ウトパターン）を構成する各回路素子の図形をさらに小
さいパッチに分割し、各パッチ間の電磁結合を電磁界解
析理論に基づいて計算して電気パラメータを抽出し、こ
の抽出したパラメータを用いて回路シミュレーションを
行う（ステップＳ６，Ｓ７）。そして、このシミュレー
ション結果が所望の値であったら（ステップＳ８）、設
計者は入力装置１３からレイアウトデータファイルの作
成命令を入力し、これを受けたレイアウトデータファイ
ル作成手段１０ｃは、上記レイアウトが最適化された模
擬ＩＣ（レイアウトパターン）のレイアウトデータから
データファイルを作成し、データファイル格納装置４０
にこれを格納する。このシミュレーション結果が所望の
値にならない場合は、上記ステップ５，６，７が繰り返
され、シミュレーション結果が所望の値になった時点
で、レイアウトデータファイルを作成する（ステップＳ
９）。図６は、上記ＣＲＴディスプレイ１６上に表示さ
れたレイアウトが最適化された模擬ＩＣ（レイアウトパ
ターン）を示した図であり、この模擬ＩＣ（レイアウト
パターン）を表示するデータがレイアウトデータファイ
ルとしてデータファイル格納装置４０に格納される。図
６中、図３と同一符号は、図３で説明した回路素子に対
応する図形を示し、１はＩＣチップ、４はＭＩＭキャパ
シタの下地電極接続部を表す図形、５はＭＩＭキャパシ
タの上地電極接続部を表す図形、８はＦＥＴを表す図
形、９はＦＥＴの接続部を表す図形である。
ュレーションを実行させる命令信号を入力すると、回路
シミュレーション実行手段１０ｄは、模擬ＩＣ（レイア
ウトパターン）を構成する各回路素子の図形をさらに小
さいパッチに分割し、各パッチ間の電磁結合を電磁界解
析理論に基づいて計算して電気パラメータを抽出し、こ
の抽出したパラメータを用いて回路シミュレーションを
行う（ステップＳ６，Ｓ７）。そして、このシミュレー
ション結果が所望の値であったら（ステップＳ８）、設
計者は入力装置１３からレイアウトデータファイルの作
成命令を入力し、これを受けたレイアウトデータファイ
ル作成手段１０ｃは、上記レイアウトが最適化された模
擬ＩＣ（レイアウトパターン）のレイアウトデータから
データファイルを作成し、データファイル格納装置４０
にこれを格納する。このシミュレーション結果が所望の
値にならない場合は、上記ステップ５，６，７が繰り返
され、シミュレーション結果が所望の値になった時点
で、レイアウトデータファイルを作成する（ステップＳ
９）。図６は、上記ＣＲＴディスプレイ１６上に表示さ
れたレイアウトが最適化された模擬ＩＣ（レイアウトパ
ターン）を示した図であり、この模擬ＩＣ（レイアウト
パターン）を表示するデータがレイアウトデータファイ
ルとしてデータファイル格納装置４０に格納される。図
６中、図３と同一符号は、図３で説明した回路素子に対
応する図形を示し、１はＩＣチップ、４はＭＩＭキャパ
シタの下地電極接続部を表す図形、５はＭＩＭキャパシ
タの上地電極接続部を表す図形、８はＦＥＴを表す図
形、９はＦＥＴの接続部を表す図形である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】以下、上記演算処理をＭＩＭキャパシタと
マイクロ波線路の接続部を例にあげて詳しく説明する。
図８(a) はデータファイル格納装置４０から読み出され
たレイアウトデータ（模擬ＩＣ）のＭＩＭキャパシタと
マイクロ波線路の接続部を示し、図８(b) はレイアウト
データ（模擬ＩＣ）から得られたＩＣ製造用のマスクパ
ターンにおけるＭＩＭキャパシタとマイクロ波線路の接
続部を示している。この図に示すように、ＭＩＭキャパ
シタの上地電極のマスクパターン３ａはＭＩＭキャパシ
タ（の図形）３をそのままコピーすることにより作成さ
れ、ＭＩＭキャパシタの下地電極のマスクパターン３ｂ
はＭＩＭキャパシタ（の図形）３とＭＩＭキャパシタの
下地電極接続部（の図形）４のＯＲを取り、このＯＲし
たものをさらにオーバーサイズすることにより作成され
る。ここで、オーバーサイズ量は上記デザインルールに
より設定される。また、ＭＩＭキャパシタ下地電極側の
マイクロ波線路となる第２層配線金属のマスクパターン
２ａは、ＭＩＭキャパシタの下地電極接続部（の図形）
４とマイクロ波線路（の図形）２のＯＲと，ＭＩＭキャ
パシタ（の図形）３のオーバーサイズしたものの補集合
とのＡＮＤから作成される。また、ＭＩＭキャパシタ下
地電極とマイクロ波線路のコンタクトホールのマスクパ
ターン４ａは第２層配線金属のパターン２ａとＭＩＭキ
ャパシタ下地電極のパターン３ｂとのＡＮＤをとり、さ
らにアンダーサイズすることにより作成する。同様にし
て、ＭＩＭキャパシタ上地電極側のマイクロ波線路のマ
スクパターン２ｂ，ＭＩＭキャパシタ上地電極とマイク
ロ波線路２を接続するエアーブリッジ金属のマスクパタ
ーン５ａ，エアーブリッジ金属とマイクロ波線路２を接
続するコンタクトホールのパターン５ｂ，エアーブリッ
ジ金属とＭＩＭキャパシタの上地電極を接続するコンタ
クトホールのマスクパターン５ｃが図形演算によって作
成される。
マイクロ波線路の接続部を例にあげて詳しく説明する。
図８(a) はデータファイル格納装置４０から読み出され
たレイアウトデータ（模擬ＩＣ）のＭＩＭキャパシタと
マイクロ波線路の接続部を示し、図８(b) はレイアウト
データ（模擬ＩＣ）から得られたＩＣ製造用のマスクパ
ターンにおけるＭＩＭキャパシタとマイクロ波線路の接
続部を示している。この図に示すように、ＭＩＭキャパ
シタの上地電極のマスクパターン３ａはＭＩＭキャパシ
タ（の図形）３をそのままコピーすることにより作成さ
れ、ＭＩＭキャパシタの下地電極のマスクパターン３ｂ
はＭＩＭキャパシタ（の図形）３とＭＩＭキャパシタの
下地電極接続部（の図形）４のＯＲを取り、このＯＲし
たものをさらにオーバーサイズすることにより作成され
る。ここで、オーバーサイズ量は上記デザインルールに
より設定される。また、ＭＩＭキャパシタ下地電極側の
マイクロ波線路となる第２層配線金属のマスクパターン
２ａは、ＭＩＭキャパシタの下地電極接続部（の図形）
４とマイクロ波線路（の図形）２のＯＲと，ＭＩＭキャ
パシタ（の図形）３のオーバーサイズしたものの補集合
とのＡＮＤから作成される。また、ＭＩＭキャパシタ下
地電極とマイクロ波線路のコンタクトホールのマスクパ
ターン４ａは第２層配線金属のパターン２ａとＭＩＭキ
ャパシタ下地電極のパターン３ｂとのＡＮＤをとり、さ
らにアンダーサイズすることにより作成する。同様にし
て、ＭＩＭキャパシタ上地電極側のマイクロ波線路のマ
スクパターン２ｂ，ＭＩＭキャパシタ上地電極とマイク
ロ波線路２を接続するエアーブリッジ金属のマスクパタ
ーン５ａ，エアーブリッジ金属とマイクロ波線路２を接
続するコンタクトホールのパターン５ｂ，エアーブリッ
ジ金属とＭＩＭキャパシタの上地電極を接続するコンタ
クトホールのマスクパターン５ｃが図形演算によって作
成される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】また、上記実施例では、マスクパターン発
生手段１０ｃを、他の画像表示制御手段１０ａ，回路シ
ミュレーション実行手段１０ｄ及びレイアウトデータフ
ァイル作成手段１０ｂと共に同一の中央処理装置１０内
に設けたが、本発明においては、このマスクパターン発
生手段１０ｃを別のＣＡＤ装置（の中央処理装置内）に
設け、模擬ＩＣの作成（レイアウトデータの作成）とＩ
Ｃ製造用のマスクパターンの作成とをそれぞれ別のＣＡ
Ｄ装置を用いて行ってもよい。
生手段１０ｃを、他の画像表示制御手段１０ａ，回路シ
ミュレーション実行手段１０ｄ及びレイアウトデータフ
ァイル作成手段１０ｂと共に同一の中央処理装置１０内
に設けたが、本発明においては、このマスクパターン発
生手段１０ｃを別のＣＡＤ装置（の中央処理装置内）に
設け、模擬ＩＣの作成（レイアウトデータの作成）とＩ
Ｃ製造用のマスクパターンの作成とをそれぞれ別のＣＡ
Ｄ装置を用いて行ってもよい。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】
【発明の効果】以上のように、この発明にかかるＣＡＤ
システムを用いたミリ波またはマイクロ波ＩＣのレイア
ウト設計方法によれば、設計すべきＩＣを構成する種々
の集中定数回路素子及び分布定数伝送線路のそれぞれ
を、その面積並びに寸法が電気的データとなる２次元平
面上閉じた図形でもってＣＲＴディスプレイ上に表示
し、このＣＲＴディスプレイ上に表示された図形間を、
互いの辺同士を重ね合わせて接続して、上記設計すべき
ＩＣと同様の回路構成を有する２次元平面上閉じた図形
の集合体からなる模擬ＩＣを作成し、該模擬ＩＣのレイ
アウトデータを、上記設計すべきＩＣを実際に製造する
際の製造プロセスに応じて定義されたデザインルールに
基づいて図形演算して、ＩＣ製造用のマスクパターンを
得るようにしたので、レイアウト設計とマスクパターン
の発生とを完全に分離することができ、従来のように製
造プロセスの変更毎に、レイアウトデータを得る作業を
行う必要が無くなる。従って、設計者が設計作業を短時
間で行えることとなり、設計者の負担を軽減できる効果
がある。更に、この発明にかかるＣＡＤシステムを用い
たミリ波またはマイクロ波ＩＣのレイアウト設計方法に
よれば、設計すべきＩＣを構成する種々の集中定数回路
素子及び分布定数伝送線路のそれぞれを、その面積並び
に寸法が電気的データとなる２次元平面上閉じた図形で
もってＣＲＴディスプレイ上に表示し、上記ＣＲＴディ
スプレイ上に表示された図形間を、互いの辺同士を重ね
合わせて接続して、上記設計すべきＩＣと同様の回路構
成を有する２次元平面上閉じた図形の集合体からなる模
擬ＩＣを作成し、該模擬ＩＣの回路シミュレーションを
行い、このシミュレーション結果に応じて、該模擬ＩＣ
が所望の電気特性となるように上記種々の集中定数回路
素子及び分布定数伝送線路のそれぞれを表す各図形の面
積並びに寸法を最適化し、この最適化により，上記各図
形の面積並びに寸法を最適化してなる上記模擬ＩＣのレ
イアウトデータを、上記設計すべきＩＣを実際に製造す
る際の製造プロセスに応じて定義されたデザインルール
に基づいて図形演算して、ＩＣ製造用のマスクパターン
を作成するようにしたので、設計すべきＩＣのレイアウ
ト設計を電気設計に必要なデータのみで行うことができ
ることとなり、回路シミュレーションを行う上で必要な
メモリを従来に比して縮小でき、レイアウト設計装置を
安価に作成することができる効果がある。また、回路シ
ミュレーションの処理速度が速くなって、上記設計作業
に要する時間を更に短縮できる効果がある。
システムを用いたミリ波またはマイクロ波ＩＣのレイア
ウト設計方法によれば、設計すべきＩＣを構成する種々
の集中定数回路素子及び分布定数伝送線路のそれぞれ
を、その面積並びに寸法が電気的データとなる２次元平
面上閉じた図形でもってＣＲＴディスプレイ上に表示
し、このＣＲＴディスプレイ上に表示された図形間を、
互いの辺同士を重ね合わせて接続して、上記設計すべき
ＩＣと同様の回路構成を有する２次元平面上閉じた図形
の集合体からなる模擬ＩＣを作成し、該模擬ＩＣのレイ
アウトデータを、上記設計すべきＩＣを実際に製造する
際の製造プロセスに応じて定義されたデザインルールに
基づいて図形演算して、ＩＣ製造用のマスクパターンを
得るようにしたので、レイアウト設計とマスクパターン
の発生とを完全に分離することができ、従来のように製
造プロセスの変更毎に、レイアウトデータを得る作業を
行う必要が無くなる。従って、設計者が設計作業を短時
間で行えることとなり、設計者の負担を軽減できる効果
がある。更に、この発明にかかるＣＡＤシステムを用い
たミリ波またはマイクロ波ＩＣのレイアウト設計方法に
よれば、設計すべきＩＣを構成する種々の集中定数回路
素子及び分布定数伝送線路のそれぞれを、その面積並び
に寸法が電気的データとなる２次元平面上閉じた図形で
もってＣＲＴディスプレイ上に表示し、上記ＣＲＴディ
スプレイ上に表示された図形間を、互いの辺同士を重ね
合わせて接続して、上記設計すべきＩＣと同様の回路構
成を有する２次元平面上閉じた図形の集合体からなる模
擬ＩＣを作成し、該模擬ＩＣの回路シミュレーションを
行い、このシミュレーション結果に応じて、該模擬ＩＣ
が所望の電気特性となるように上記種々の集中定数回路
素子及び分布定数伝送線路のそれぞれを表す各図形の面
積並びに寸法を最適化し、この最適化により，上記各図
形の面積並びに寸法を最適化してなる上記模擬ＩＣのレ
イアウトデータを、上記設計すべきＩＣを実際に製造す
る際の製造プロセスに応じて定義されたデザインルール
に基づいて図形演算して、ＩＣ製造用のマスクパターン
を作成するようにしたので、設計すべきＩＣのレイアウ
ト設計を電気設計に必要なデータのみで行うことができ
ることとなり、回路シミュレーションを行う上で必要な
メモリを従来に比して縮小でき、レイアウト設計装置を
安価に作成することができる効果がある。また、回路シ
ミュレーションの処理速度が速くなって、上記設計作業
に要する時間を更に短縮できる効果がある。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】更に、この発明にかかるＣＡＤシステムを
用いたミリ波またはマイクロ波ＩＣのレイアウト設計方
法によれば、上記ＣＲＴディスプレイ上に集中定数回路
素子を表す図形を表示する際、該図形の側部に、実際の
製造プロセスにおける回路素子間の接続余裕に対応し
た，２次元平面上閉じた図形で表される接続部を表示す
るようにしたので、離すべき回路素子（図形）間を近づ
け過ぎることなく、図形の移動を行うことができ、精度
の高い設計作業を行うことができる効果がある。
用いたミリ波またはマイクロ波ＩＣのレイアウト設計方
法によれば、上記ＣＲＴディスプレイ上に集中定数回路
素子を表す図形を表示する際、該図形の側部に、実際の
製造プロセスにおける回路素子間の接続余裕に対応し
た，２次元平面上閉じた図形で表される接続部を表示す
るようにしたので、離すべき回路素子（図形）間を近づ
け過ぎることなく、図形の移動を行うことができ、精度
の高い設計作業を行うことができる効果がある。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】更に、この発明にかかるＣＡＤシステムを
用いたミリ波またはマイクロ波ＩＣのレイアウト設計方
法によれば、上記種々の集中定数回路素子を表す各図形
の配置，及び，上記分布定数伝送線路を表す図形の形状
の最適化を、上記模擬ＩＣを構成する図形間の電磁結合
を電磁界解析理論に基づいて計算し，この計算結果に基
づいて上記模擬ＩＣの回路シミュレーションを行った
後，このシミュレーション結果に応じて，上記模擬ＩＣ
が所望の電気特性となるように，上記種々の集中定数回
路素子を表す各図形の配置，及び，上記分布定数伝送線
路を表す図形の形状を変更することにより，行うように
したので、上記模擬ＩＣを構成する図形間を接続した後
の電気特性の変動を考慮して、上記模擬ＩＣを構成する
図形のレイアウトを最適化することができ、より精度の
高いレイアウト設計を行うことができる効果がある。
用いたミリ波またはマイクロ波ＩＣのレイアウト設計方
法によれば、上記種々の集中定数回路素子を表す各図形
の配置，及び，上記分布定数伝送線路を表す図形の形状
の最適化を、上記模擬ＩＣを構成する図形間の電磁結合
を電磁界解析理論に基づいて計算し，この計算結果に基
づいて上記模擬ＩＣの回路シミュレーションを行った
後，このシミュレーション結果に応じて，上記模擬ＩＣ
が所望の電気特性となるように，上記種々の集中定数回
路素子を表す各図形の配置，及び，上記分布定数伝送線
路を表す図形の形状を変更することにより，行うように
したので、上記模擬ＩＣを構成する図形間を接続した後
の電気特性の変動を考慮して、上記模擬ＩＣを構成する
図形のレイアウトを最適化することができ、より精度の
高いレイアウト設計を行うことができる効果がある。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】更に、この発明にかかるＣＡＤシステムを
用いたミリ波またはマイクロ波ＩＣのレイアウト設計装
置によれば、ＩＣを構成する回路素子のレイアウトを最
適化する作業と、ＩＣ製造用のマスクパターンを作成す
る作業とを個別に行うことができるので、ＩＣ製造プロ
セスに依存することなく、レイアウト設計を行うことが
でき、しかも、ＩＣ製造プロセス（製造装置，製造環境
等）が変更されても、その変更されたＩＣ製造プロセス
のデザインルールに即座に対応してＩＣ製造用のマスク
パターンを作製することができる。従って、実際にＩＣ
を製造する現場で、上記レイアウト設計して得られたＩ
Ｃのレイアウトデータから、その現場の製造プロセス
（製造装置，製造環境等）に応じたデザインルールに基
づいて、ＩＣ製造用のマスクパターンを作製できる効果
がある。
用いたミリ波またはマイクロ波ＩＣのレイアウト設計装
置によれば、ＩＣを構成する回路素子のレイアウトを最
適化する作業と、ＩＣ製造用のマスクパターンを作成す
る作業とを個別に行うことができるので、ＩＣ製造プロ
セスに依存することなく、レイアウト設計を行うことが
でき、しかも、ＩＣ製造プロセス（製造装置，製造環境
等）が変更されても、その変更されたＩＣ製造プロセス
のデザインルールに即座に対応してＩＣ製造用のマスク
パターンを作製することができる。従って、実際にＩＣ
を製造する現場で、上記レイアウト設計して得られたＩ
Ｃのレイアウトデータから、その現場の製造プロセス
（製造装置，製造環境等）に応じたデザインルールに基
づいて、ＩＣ製造用のマスクパターンを作製できる効果
がある。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ ＩＣチップ ２，２ｄ，２ｅ，２ｆ，２ｇ マイクロ波線路（マイク
ロ波線路を表す図形） ２ａ，２ｂ マイクロ波線路用のマスクパターン ２ｃ〜２ｈ マイクロ波線路を表す図形 ３ ＭＩＭキャパシタ（ＭＩＭキャパシタを表す図形） ３ａ ＭＩＭキャパシタの上地電極用のマスクパターン ３ｂ ＭＩＭキャパシタの下地電極用のマスクパターン ４ ＭＩＭキャパシタの下地電極接続部を表す図形 ４ａ ＭＩＭキャパシタの下地電極とマイクロ波線路の
コンタクトホール用のマスクパターン ５ ＭＩＭキャパシタの上地電極接続部を表す図形 ５ａ ＭＩＭキャパシタの上地電極とマイクロ波線路を
接続するエアーブリッジ金属用のマスクパターン ５ｂ エアーブリッジ金属とマイクロ波線路を接続する
コンタクトホール用のマスクパターン ５ｃ エアーブリッジ金属とＭＩＭキャパシタの上地電
極を接続するコンタクトホール用のマスクパターン ６ バイアホール（バイアホールを表す図形） ７ ボンディングパッド（ボンディングパッドを表す図
形） ８ ＦＥＴ（ＦＥＴを表す図形） ９ ＦＥＴ接続部を表す図形 １０ 中央処理装置（ＣＰＵ） １０ａ 画像表示制御手段 １０ｂ レイアウトデータファイル作成手段 １０ｃ マスクパターン作成手段 １０ｄ 回路シミュレーション実行手段 １１ 主記憶装置 １２ ディスク装置 １３ 入力装置 １４ プリンタ装置 １５ 画像データ変換装置 １６ ＣＲＴディスプレイ ２０ データ入出力システム ３０ 画像表示装置 ４０ データファイル格納装置
ロ波線路を表す図形） ２ａ，２ｂ マイクロ波線路用のマスクパターン ２ｃ〜２ｈ マイクロ波線路を表す図形 ３ ＭＩＭキャパシタ（ＭＩＭキャパシタを表す図形） ３ａ ＭＩＭキャパシタの上地電極用のマスクパターン ３ｂ ＭＩＭキャパシタの下地電極用のマスクパターン ４ ＭＩＭキャパシタの下地電極接続部を表す図形 ４ａ ＭＩＭキャパシタの下地電極とマイクロ波線路の
コンタクトホール用のマスクパターン ５ ＭＩＭキャパシタの上地電極接続部を表す図形 ５ａ ＭＩＭキャパシタの上地電極とマイクロ波線路を
接続するエアーブリッジ金属用のマスクパターン ５ｂ エアーブリッジ金属とマイクロ波線路を接続する
コンタクトホール用のマスクパターン ５ｃ エアーブリッジ金属とＭＩＭキャパシタの上地電
極を接続するコンタクトホール用のマスクパターン ６ バイアホール（バイアホールを表す図形） ７ ボンディングパッド（ボンディングパッドを表す図
形） ８ ＦＥＴ（ＦＥＴを表す図形） ９ ＦＥＴ接続部を表す図形 １０ 中央処理装置（ＣＰＵ） １０ａ 画像表示制御手段 １０ｂ レイアウトデータファイル作成手段 １０ｃ マスクパターン作成手段 １０ｄ 回路シミュレーション実行手段 １１ 主記憶装置 １２ ディスク装置 １３ 入力装置 １４ プリンタ装置 １５ 画像データ変換装置 １６ ＣＲＴディスプレイ ２０ データ入出力システム ３０ 画像表示装置 ４０ データファイル格納装置
Claims (4)
- 【請求項１】 ＣＡＤシステムを用いたミリ波またはマ
イクロ波ＩＣのレイアウト設計方法であって、 設計すべきＩＣを構成する種々の集中定数回路素子と分
布定数伝送線路のそれぞれを、その面積並びに寸法が電
気的データとなる２次元平面上閉じた図形でもってＣＲ
Ｔディスプレイ上に表示するステップと、 ＣＲＴディスプレイ上に表示された図形間を、その辺同
士を重ね合わせることで接続し、上記設計すべきＩＣと
同様の回路構成に接続された２次元平面上閉じた図形の
集合体からなる模擬ＩＣを形成するステップと、 上記模擬ＩＣの回路シミュレーションを行い、このシミ
ュレーション結果に応じて、上記該模擬ＩＣが所望の電
気特性となるように上記種々の集中定数回路素子と分布
定数伝送線路のそれぞれを表す各図形の面積並びに寸法
を最適化するステップと、 上記模擬ＩＣ全体の面積ができるだけ小さくなり、且
つ、その電気特性が所望の電気特性となるように、上記
種々の集中定数回路素子と分布定数伝送線路のそれぞれ
を表す各図形の配置と上記分布定数伝送線路を表す図形
の形状を最適化して上記模擬ＩＣのレイアウトを完成す
るステップと、 上記模擬ＩＣのレイアウトデータを、上記設計すべきＩ
Ｃを実際に製造する際の製造プロセスに応じて定義され
たデザインルールに基づいて図形演算し、ＩＣ製造用の
マスクパターンを作成するステップとからなることを特
徴とするミリ波またはマイクロ波ＩＣチップのレイアウ
ト設計方法。 - 【請求項２】 請求項１に記載のミリ波またはマイクロ
波ＩＣチップのレイアウト設計方法において、 上記ＣＲＴディスプレイ上に集中定数回路素子を表す図
形を表示する際、該図形の側部に、実際の製造プロセス
における回路素子間の接続余裕に対応した、２次元平面
上閉じた図形で表される接続部を表示すること特徴とす
るミリ波またはマイクロ波ＩＣのレイアウト設計方法。 - 【請求項３】 請求項１に記載のミリ波またはマイクロ
波ＩＣのレイアウト設計方法において、 上記模擬ＩＣのレイアウトを完成するステップの後、該
模擬ＩＣを構成する図形間の電磁結合を計算し、この電
磁結合を考慮して回路シミュレーションを行い、このシ
ミュレーション結果に基づいて、再度上記種々の集中定
数回路素子と分布定数伝送線路のそれぞれを表す各図形
の配置と、上記分布定数伝送線路を表す図形の形状を最
適化することを特徴とするミリ波またはマイクロ波ＩＣ
のレイアウト設計方法。 - 【請求項４】 設計者の設計信号に応じてＣＲＴディス
プレイ上で設計作業が行われるミリ波またはマイクロ波
ＩＣ用のレイアウトＣＡＤシステムであって、 ミリ波またはマイクロ波ＩＣを構成する種々の集中定数
回路素子と分布定数伝送線路のそれぞれを、その面積及
び寸法が電気的データとなる２次元平面上閉じた図形と
してＣＲＴディスプレイ上に表示させるためのデータを
格納したデータベースと、 上記データベースから読み出されたデータをＣＲＴディ
スプレイ上の所定位置に２次元平面上閉じた図形として
表示する画像表示装置と、 回路設計者の設計信号に応じて、上記ＣＲＴディスプレ
イ上に表示された設計すべきＩＣを構成する各回路素子
に対応する各図形の大きさ，形状及び配置の内の少なく
とも１つを変更する画像表示制御手段と、 回路設計者の設計信号に応じて上記画像表示制御手段が
作成した、設計すべきＩＣと同様の回路構成に構成され
た２次元平面上閉じた図形の集合体からなる模擬ＩＣの
回路シミュレーションを行う回路シミュレーション実行
手段と、 上記模擬ＩＣのレイアウトデータのデータファイルを作
成するデータファイル作成手段と、 上記作成された模擬ＩＣのレイアウトデータファイルを
格納するデータファイル格納手段と、 上記データファイル格納手段から読み出された模擬ＩＣ
のレイアウトデータを図形演算処理してミリ波またはマ
イクロ波ＩＣ製造用のマスクパターンを作成するマスク
パターン作成手段とを備えたことを特徴とするミリ波ま
たはマイクロ波ＩＣのレイアウト設計装置。
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