JP2664784B2 - 集積回路用マスクパターン作成方法 - Google Patents
集積回路用マスクパターン作成方法Info
- Publication number
- JP2664784B2 JP2664784B2 JP1289379A JP28937989A JP2664784B2 JP 2664784 B2 JP2664784 B2 JP 2664784B2 JP 1289379 A JP1289379 A JP 1289379A JP 28937989 A JP28937989 A JP 28937989A JP 2664784 B2 JP2664784 B2 JP 2664784B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit diagram
- mask pattern
- wiring
- cell
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積回路用マスクパターン作成方法、特に
CAD装置を用いて自動的にマスクパターンを作成する方
法に関する。
CAD装置を用いて自動的にマスクパターンを作成する方
法に関する。
［従来の技術］ 近年の半導体技術の飛躍的な進歩に伴ない、回路の大
規模化が進み、その回路設計もコンピュータを利用して
行われるようになってきている。このような回路設計
は、通常CAD（Computer Aided Design）装置によって行
われている。
規模化が進み、その回路設計もコンピュータを利用して
行われるようになってきている。このような回路設計
は、通常CAD（Computer Aided Design）装置によって行
われている。
そして、このようにして設計された回路に基づいてLS
I等における素子や配線を決定しこのパターンに応じた
マスクを作成する。即ち、LSI等の製造プロセスにおい
ては、フォトエッチング等種々の加工処理プロセスにお
いて製作したいパターンに対応するマスクを作成する必
要がある。
I等における素子や配線を決定しこのパターンに応じた
マスクを作成する。即ち、LSI等の製造プロセスにおい
ては、フォトエッチング等種々の加工処理プロセスにお
いて製作したいパターンに対応するマスクを作成する必
要がある。
通常、このようなマスクを作成するには、回路設計者
が設計した回路図データに基づいて、回路図における各
素子、例えばトランジスタや抵抗に対応したセルをセル
ライブラリから読出し、読み出したセルを回路図データ
の論理接続と一致するように所定位置に配置することに
よりマスクパターンを作成している。
が設計した回路図データに基づいて、回路図における各
素子、例えばトランジスタや抵抗に対応したセルをセル
ライブラリから読出し、読み出したセルを回路図データ
の論理接続と一致するように所定位置に配置することに
よりマスクパターンを作成している。
［発明が解決しようとする課題］ しかしながら、CAD装置を用いてLSI製造用のマスクパ
ターンを作成する際には、従来はCAD装置のオペレータ
が回路設計者の作成した回路図データに基づいて、素子
１つ１つに対応するセルを手作業で配置しており、この
ためマスクパターン作成に時間がかかるとともに配置ミ
スも生じてしまう問題があった。
ターンを作成する際には、従来はCAD装置のオペレータ
が回路設計者の作成した回路図データに基づいて、素子
１つ１つに対応するセルを手作業で配置しており、この
ためマスクパターン作成に時間がかかるとともに配置ミ
スも生じてしまう問題があった。
例えば、バイポーラトランジスタを用いたバイポーラ
アナログLSI用のマスクパターンを作成する場合を考え
てみると、LSI内の増幅回路やフィルタ回路を構成する
バイポーラトランジスタや抵抗並びにこれらの素子を電
気的に接続する配線から構成された回路図データは、ま
ずCAE（Computer Aided Engineering）に入力される。
そして、CAD装置のオペレータは入力されたこの回路図
データに基づいて、トランジスタや抵抗等の各素子に対
応したセルが予め格納されているセルライブラリから回
路図の素子に対応するセルを読出して各セル間の設計規
則（デザインルール）を考慮しつつ適当な位置に配置す
る。さらに、回路図データの論理接続と一致すべく各セ
ル間を接続する配線セルを配置しなければならない。こ
のように、従来のマスクパターン作成プロセスにおいて
は人手が多く介在しており、多大の労力を必要とすると
ともに回路図どおりのレイアウトを正確に実現すること
が極めて困難であった。
アナログLSI用のマスクパターンを作成する場合を考え
てみると、LSI内の増幅回路やフィルタ回路を構成する
バイポーラトランジスタや抵抗並びにこれらの素子を電
気的に接続する配線から構成された回路図データは、ま
ずCAE（Computer Aided Engineering）に入力される。
そして、CAD装置のオペレータは入力されたこの回路図
データに基づいて、トランジスタや抵抗等の各素子に対
応したセルが予め格納されているセルライブラリから回
路図の素子に対応するセルを読出して各セル間の設計規
則（デザインルール）を考慮しつつ適当な位置に配置す
る。さらに、回路図データの論理接続と一致すべく各セ
ル間を接続する配線セルを配置しなければならない。こ
のように、従来のマスクパターン作成プロセスにおいて
は人手が多く介在しており、多大の労力を必要とすると
ともに回路図どおりのレイアウトを正確に実現すること
が極めて困難であった。
本発明は上記従来の課題に鑑みなされたものであり、
その目的は回路図からマスクパターンのレイアウトへ自
動変換し回路図どおりの正確なマスクパターンを作成す
ることの可能な集積回路用マスクパターン作成方法を提
供することにある。
その目的は回路図からマスクパターンのレイアウトへ自
動変換し回路図どおりの正確なマスクパターンを作成す
ることの可能な集積回路用マスクパターン作成方法を提
供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明は、複数の素子及
び素子間配線からなる回路図に基づいて各素子及び配線
に対応するセルを所定位置に配置して集積回路用マスク
パターンを作成する集積回路用マスクパターン作成方法
であって、前記回路図の各素子及び各配線のデータ並び
にこれら素子に対応したセルのデータが入力されるデー
タ入力プロセスと、回路図における各素子の端子座標及
び配線の位置座標を、該座標値の大小関係を逆転するこ
となく対応するセルのサイズに基づいて変換する座標変
換プロセスと、前記座標変換プロセスにて変換された座
標に基づき対応する各セルを配置する配置プロセスとを
有し、回路図における各素子及び各配線の位置関係を保
持することを特徴とする。
び素子間配線からなる回路図に基づいて各素子及び配線
に対応するセルを所定位置に配置して集積回路用マスク
パターンを作成する集積回路用マスクパターン作成方法
であって、前記回路図の各素子及び各配線のデータ並び
にこれら素子に対応したセルのデータが入力されるデー
タ入力プロセスと、回路図における各素子の端子座標及
び配線の位置座標を、該座標値の大小関係を逆転するこ
となく対応するセルのサイズに基づいて変換する座標変
換プロセスと、前記座標変換プロセスにて変換された座
標に基づき対応する各セルを配置する配置プロセスとを
有し、回路図における各素子及び各配線の位置関係を保
持することを特徴とする。
［作用］ 本発明の集積回路用マスクパターン作成方法はこのよ
うなプロセスを有しており、回路設計者が設計した回路
図のデータ並びにセルデータが入力された後、セルデー
タに基づいて素子及び配線のデータを変更するものであ
る。すなわち、各素子の端子座標及び各配線の位置座標
の相互の座標間距離が、各素子に対応するセルのセルサ
イズに応じて規定され、この座標間距離を満足すべく拡
大変換される。
うなプロセスを有しており、回路設計者が設計した回路
図のデータ並びにセルデータが入力された後、セルデー
タに基づいて素子及び配線のデータを変更するものであ
る。すなわち、各素子の端子座標及び各配線の位置座標
の相互の座標間距離が、各素子に対応するセルのセルサ
イズに応じて規定され、この座標間距離を満足すべく拡
大変換される。
そして、このようにセルサイズによって拡大変換され
た座標は配置すべきセルの領域を与えるため、容易に対
応するセル並びに配線が対応する位置に配置され、回路
図どおりのレイアウトパターンが実現する。
た座標は配置すべきセルの領域を与えるため、容易に対
応するセル並びに配線が対応する位置に配置され、回路
図どおりのレイアウトパターンが実現する。
［実施例］ 以下、図面を用いながら本発明に係る集積回路用マス
クパターン作成方法の好適な実施例を説明する。
クパターン作成方法の好適な実施例を説明する。
第１図は本実施例のフローチャートである。回路設計
者が設計したバイポーラアナログLSI回路用の回路図
は、CAE装置に回路図データ10として格納される。回路
図データ10は、回路図を構成する各素子に対応するシン
ボル及び各シンボル間の接続データとして格納されてい
る。一方、回路を構成する各素子、例えばバイポーラト
ランジスタや抵抗等に対応したセルが予め格納されたセ
ルライブラリから読出されたセルデータ12は回路図に対
応するマスクパターンを作成するCAD装置に入力され
る。セルライブラリ12に格納されるセルのデータ形式と
しては、例えば素子が第２図（Ａ）に示すバイポーラト
ランジスタの場合には同図（Ｂ）に示されるように所定
幅及び長さを有する矩形状セルを割当てることができ
る。そして、バイポーラトランジスタのベース端子Ｂ、
コレクタ端子Ｃ間のｙ方向距離をｂ（例えば９μｍ）、
エミッタ端子Ｅ、ベース端子Ｂ間のｙ方向距離をｃ（例
えば11μｍ）、そしてバイポーラトランジスタの素子と
してのｘ方向距離をａ（例えば16μｍ）として与え、バ
イポーラトランジスタ素子がマスクパターンにて占有す
る領域を規定することができる。
者が設計したバイポーラアナログLSI回路用の回路図
は、CAE装置に回路図データ10として格納される。回路
図データ10は、回路図を構成する各素子に対応するシン
ボル及び各シンボル間の接続データとして格納されてい
る。一方、回路を構成する各素子、例えばバイポーラト
ランジスタや抵抗等に対応したセルが予め格納されたセ
ルライブラリから読出されたセルデータ12は回路図に対
応するマスクパターンを作成するCAD装置に入力され
る。セルライブラリ12に格納されるセルのデータ形式と
しては、例えば素子が第２図（Ａ）に示すバイポーラト
ランジスタの場合には同図（Ｂ）に示されるように所定
幅及び長さを有する矩形状セルを割当てることができ
る。そして、バイポーラトランジスタのベース端子Ｂ、
コレクタ端子Ｃ間のｙ方向距離をｂ（例えば９μｍ）、
エミッタ端子Ｅ、ベース端子Ｂ間のｙ方向距離をｃ（例
えば11μｍ）、そしてバイポーラトランジスタの素子と
してのｘ方向距離をａ（例えば16μｍ）として与え、バ
イポーラトランジスタ素子がマスクパターンにて占有す
る領域を規定することができる。
また、回路の素子が第３図（Ａ）に示すように5KΩ及
び10KΩの抵抗値を有する抵抗の場合には、同図（Ｂ）
に示すようにバイポーラトランジスタの場合と同様に所
定幅を有する矩形状セルを割当て、ｙ方向距離をそれぞ
れd,f（例えばｄ＝20μｍ、ｆ＝35μｍ）のように設定
して抵抗値を決定しつつ抵抗素子がマスクパターンにて
占有する領域を規定することができる。
び10KΩの抵抗値を有する抵抗の場合には、同図（Ｂ）
に示すようにバイポーラトランジスタの場合と同様に所
定幅を有する矩形状セルを割当て、ｙ方向距離をそれぞ
れd,f（例えばｄ＝20μｍ、ｆ＝35μｍ）のように設定
して抵抗値を決定しつつ抵抗素子がマスクパターンにて
占有する領域を規定することができる。
さて、このように第１図のプロセス14にて回路図デー
タ10及びセルライブラリからのセルデータ12を入力した
後、プロセス16にて回路図における各素子の位置を示す
端子座標及び配線の位置座標をその値の小さい順に配列
してグラフへ登録する。例えば、マスクパターンを作成
すべき回路図が第４図に示すように３つのバイポーラト
ランジスタQ1,Q2,Q3並びに５つの抵抗R1（5KΩ）、R2
（10KΩ）、R3（5KΩ）、R4（10KΩ）、R5（10KΩ）か
らなる場合を考える。所定位置（図では左下のＰ点）を
互いに直交するｘ、ｙ座標の原点（0,0）に定め、各素
子及び配線の座標を定める。例えばトランジスタQ1は、 ベース端子Ｂ（9,40） コレクタ端子Ｃ（14,45） エミッタ端子Ｅ（14,35） となり、また、抵抗R3の端子座標は、 （14,12）、（14,22） となる。そして、これら各素子の端子座標並びに各配線
の位置座標をその値の小さい順に配列すると、 ｘ座標:0,9,14,29,34…… ｙ座標:0,8,9,12,18…… となる。
タ10及びセルライブラリからのセルデータ12を入力した
後、プロセス16にて回路図における各素子の位置を示す
端子座標及び配線の位置座標をその値の小さい順に配列
してグラフへ登録する。例えば、マスクパターンを作成
すべき回路図が第４図に示すように３つのバイポーラト
ランジスタQ1,Q2,Q3並びに５つの抵抗R1（5KΩ）、R2
（10KΩ）、R3（5KΩ）、R4（10KΩ）、R5（10KΩ）か
らなる場合を考える。所定位置（図では左下のＰ点）を
互いに直交するｘ、ｙ座標の原点（0,0）に定め、各素
子及び配線の座標を定める。例えばトランジスタQ1は、 ベース端子Ｂ（9,40） コレクタ端子Ｃ（14,45） エミッタ端子Ｅ（14,35） となり、また、抵抗R3の端子座標は、 （14,12）、（14,22） となる。そして、これら各素子の端子座標並びに各配線
の位置座標をその値の小さい順に配列すると、 ｘ座標:0,9,14,29,34…… ｙ座標:0,8,9,12,18…… となる。
プロセス16にて回路図の各素子の端子座標及び各配線
の位置座標をその値の小さい順に配列してグラフに登録
した後、プロセス18に移行し、各素子に対応するセルを
セルライブラリから読出したセルの中から抽出し、抽出
したセルサイズに基づいて前述のプロセス16にてその値
の小さい順に配列して登録された座標を変換する。例え
ば第４図の回路図において、ｙ座標が40の位置にはN1な
る配線が存在するが、配線データのデータ幅が４μｍな
るときは、配線間のデザインルール２μｍを考慮してｙ
座標が40である配線N1の上下に、 4/2＋2/2＝３μｍ だけ必要となる。そこで、ｙ座標が40の位置に存在する
配線N1に対しては、ｙ座標40の上下に３μｍという距離
を与えるのである。また、バイポーラトランジスタQ1に
ついては、そのベース端子Ｂのｙ座標が40、コレクタ端
子Ｃのｙ座標が45であるが、第２図（Ｂ）に示すように
バイポーラトランジスタに対応するセルのセルサイズは
ベース端子Ｂ、コレクタ端子Ｃ間距離がｂ（９μｍとす
る）であるので、ｙ座標が40と45との間に９μｍが与え
られる。
の位置座標をその値の小さい順に配列してグラフに登録
した後、プロセス18に移行し、各素子に対応するセルを
セルライブラリから読出したセルの中から抽出し、抽出
したセルサイズに基づいて前述のプロセス16にてその値
の小さい順に配列して登録された座標を変換する。例え
ば第４図の回路図において、ｙ座標が40の位置にはN1な
る配線が存在するが、配線データのデータ幅が４μｍな
るときは、配線間のデザインルール２μｍを考慮してｙ
座標が40である配線N1の上下に、 4/2＋2/2＝３μｍ だけ必要となる。そこで、ｙ座標が40の位置に存在する
配線N1に対しては、ｙ座標40の上下に３μｍという距離
を与えるのである。また、バイポーラトランジスタQ1に
ついては、そのベース端子Ｂのｙ座標が40、コレクタ端
子Ｃのｙ座標が45であるが、第２図（Ｂ）に示すように
バイポーラトランジスタに対応するセルのセルサイズは
ベース端子Ｂ、コレクタ端子Ｃ間距離がｂ（９μｍとす
る）であるので、ｙ座標が40と45との間に９μｍが与え
られる。
そして、グラフに登録された座標の相互間距離をこの
ようにセルサイズによって規定し、相互間距離を満足す
るように各座標を変換する。例えば、ｘ座標が０及び９
は、セルサイズによって何ら規定されず、その相互間距
離が０μｍであるため同一座標上に変換される。また、
ｘ座標が34と46には、バイポーラトランジスタQ2、Q3
（area＝３）、及び抵抗R4、R5が存在するが、バイポー
ラトランジスタQ2、Q3に対応するセルサイズがそれぞれ
16μｍ×20μｍ、30μｍ×20μｍであり、抵抗R4、R5に
対応するセルサイズが８μｍ×20、８×35μｍであるの
で、セルサイズの大きいトランジスタセルにより相互間
距離が規定され、その距離は 16/2＋30/2＝23μｍ となるように座標変換されるのである。
ようにセルサイズによって規定し、相互間距離を満足す
るように各座標を変換する。例えば、ｘ座標が０及び９
は、セルサイズによって何ら規定されず、その相互間距
離が０μｍであるため同一座標上に変換される。また、
ｘ座標が34と46には、バイポーラトランジスタQ2、Q3
（area＝３）、及び抵抗R4、R5が存在するが、バイポー
ラトランジスタQ2、Q3に対応するセルサイズがそれぞれ
16μｍ×20μｍ、30μｍ×20μｍであり、抵抗R4、R5に
対応するセルサイズが８μｍ×20、８×35μｍであるの
で、セルサイズの大きいトランジスタセルにより相互間
距離が規定され、その距離は 16/2＋30/2＝23μｍ となるように座標変換されるのである。
このように、相互間距離を満足するように座標変換さ
れた様子を第５図に示す。前述したように、ｘ座標が０
及び９はセルサイズによって何ら規定されず、その相互
間距離が０μｍであるため同一座標上に変換されてい
る。
れた様子を第５図に示す。前述したように、ｘ座標が０
及び９はセルサイズによって何ら規定されず、その相互
間距離が０μｍであるため同一座標上に変換されてい
る。
さて、このようにセルサイズによって規定される相互
間距離を満足するように座標を変換してグラフを拡大し
た後、プロセス22に移行して配線とセルを配置する。第
６図にまず配線を配置したときのレイアウトパターン
を、そして第７図に各素子に対応するセルを配置したと
きのレイアウトパターンを示す。このとき、例えば回路
図において同一端子座標を有する抵抗が並列している場
合には抵抗値の大なる抵抗のセルサイズによって座標相
互間の距離が規定されるため、抵抗値の小なる抵抗のセ
ルを配置する領域に余裕が生じてしまうが、この場合に
は予めその領域の中央部にセルを配置するように決定し
ておけば良い。
間距離を満足するように座標を変換してグラフを拡大し
た後、プロセス22に移行して配線とセルを配置する。第
６図にまず配線を配置したときのレイアウトパターン
を、そして第７図に各素子に対応するセルを配置したと
きのレイアウトパターンを示す。このとき、例えば回路
図において同一端子座標を有する抵抗が並列している場
合には抵抗値の大なる抵抗のセルサイズによって座標相
互間の距離が規定されるため、抵抗値の小なる抵抗のセ
ルを配置する領域に余裕が生じてしまうが、この場合に
は予めその領域の中央部にセルを配置するように決定し
ておけば良い。
プロセス22にて配線並びに素子セルが配置された後、
プロセス24にて配置された各素子セルの端子領域まで配
線が引き込まれる。第８図に配線が引き込まれたレイア
ウトパターンを示す。この第８図のレイアウトパターン
は第４図の回路図における素子及び配線の位置関係がそ
のまま保たれたパターンであり、プロセス14〜24の各プ
ロセスは数値データの配列及び座標変換のみであるから
コンピュータにより自動的に行うことが可能である。そ
して、こうして得られた計算結果のデータはファイルと
して出力され（プロセス26）、CAD装置に格納されて
（プロセス28）LSI製造用のマスクパターンが作成され
る。
プロセス24にて配置された各素子セルの端子領域まで配
線が引き込まれる。第８図に配線が引き込まれたレイア
ウトパターンを示す。この第８図のレイアウトパターン
は第４図の回路図における素子及び配線の位置関係がそ
のまま保たれたパターンであり、プロセス14〜24の各プ
ロセスは数値データの配列及び座標変換のみであるから
コンピュータにより自動的に行うことが可能である。そ
して、こうして得られた計算結果のデータはファイルと
して出力され（プロセス26）、CAD装置に格納されて
（プロセス28）LSI製造用のマスクパターンが作成され
る。
このように、本発明の集積回路用マスクパターン作成
方法は、回路図データからの各素子並びに各配線の座標
を、対応するセルのセルサイズに応じて適宜拡大変換
し、こうして拡大変換された新たな座標に基づいて対応
するセルを所定位置に配置するものであり、回路図に示
された各素子の位置関係を保持しつつ自動的にマスクパ
ターンを作成することができるのである。
方法は、回路図データからの各素子並びに各配線の座標
を、対応するセルのセルサイズに応じて適宜拡大変換
し、こうして拡大変換された新たな座標に基づいて対応
するセルを所定位置に配置するものであり、回路図に示
された各素子の位置関係を保持しつつ自動的にマスクパ
ターンを作成することができるのである。
［発明の効果］ 以上説明したように、本発明に係る集積回路用マスク
パターン作成方法によれば、回路図における素子間位置
を保ちつつ対応するマスクパターンを自動的に作成する
ことができるので、作成時間を大幅に短縮することがで
きるとともに素子の配置ミスや配線ミスを除去すること
ができる。
パターン作成方法によれば、回路図における素子間位置
を保ちつつ対応するマスクパターンを自動的に作成する
ことができるので、作成時間を大幅に短縮することがで
きるとともに素子の配置ミスや配線ミスを除去すること
ができる。
第１図は本発明に係る集積回路用マスクパターン作成方
法の一実施例のフローチャート図、 第２図は同実施例におけるバイポーラトランジスタに対
応するセルの説明図、 第３図は同実施例における抵抗に対応するセルの説明
図、 第４図は同実施例における回路図、 第５図は同実施例における各素子及び各配線の座標変換
の様子を示す変換説明図、 第６図乃至第８図は同実施例における配置説明図であ
る。 10……回路図データ 12……セルデータ 14……データ入力プロセス 16……座標変換プロセス 22……配置プロセス
法の一実施例のフローチャート図、 第２図は同実施例におけるバイポーラトランジスタに対
応するセルの説明図、 第３図は同実施例における抵抗に対応するセルの説明
図、 第４図は同実施例における回路図、 第５図は同実施例における各素子及び各配線の座標変換
の様子を示す変換説明図、 第６図乃至第８図は同実施例における配置説明図であ
る。 10……回路図データ 12……セルデータ 14……データ入力プロセス 16……座標変換プロセス 22……配置プロセス
フロントページの続き (72)発明者 滝井 孝明 京都府京都市右京区西院溝崎町21番地 ローム株式会社内 (72)発明者 谷本 睦美 京都府京都市右京区西院溝崎町21番地 ローム株式会社内 (56)参考文献 特開 平１−132134（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の素子及び素子間配線からなる回路図
に基づいて各素子及び配線に対応するセルを所定位置に
配置して集積回路用マスクパターンを作成する集積回路
用マスクパターン作成方法であって、 前記回路図の各素子及び各配線のデータ並びにこれら素
子に対応したセルのデータが入力されるデータ入力プロ
セスと、 回路図における各素子の端子座標及び配線の位置座標
を、該座標値の大小関係を逆転することなく対応するセ
ルのサイズに基づいて変換する座標変換プロセスと、 前記座標変換プロセスにて変換された座標に基づき対応
する各セルを配置する配置プロセスと、 を有し、回路図における各素子及び各配線の位置関係を
保持することを特徴とする集積回路マスクパターン作成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289379A JP2664784B2 (ja) | 1989-11-06 | 1989-11-06 | 集積回路用マスクパターン作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289379A JP2664784B2 (ja) | 1989-11-06 | 1989-11-06 | 集積回路用マスクパターン作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03149851A JPH03149851A (ja) | 1991-06-26 |
| JP2664784B2 true JP2664784B2 (ja) | 1997-10-22 |
Family
ID=17742452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1289379A Expired - Lifetime JP2664784B2 (ja) | 1989-11-06 | 1989-11-06 | 集積回路用マスクパターン作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664784B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5141028B2 (ja) * | 2007-02-07 | 2013-02-13 | 富士通セミコンダクター株式会社 | マスクレイアウトデータ作成方法、マスクレイアウトデータ作成装置及び半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132134A (ja) * | 1987-11-18 | 1989-05-24 | Toshiba Corp | 電子回路の配置配線方式 |
-
1989
- 1989-11-06 JP JP1289379A patent/JP2664784B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03149851A (ja) | 1991-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07249748A (ja) | マスタースライス型ｌｓｉの設計装置 | |
| JPH08212241A (ja) | 半導体集積回路用マスクパターンまたはウエハ上への直接描画パターンの設計方法，及びそれらのデザインルール確認方法 | |
| JP2664784B2 (ja) | 集積回路用マスクパターン作成方法 | |
| CN107103108A (zh) | 布局检查系统及方法 | |
| JP4071546B2 (ja) | 半導体装置の回路設計支援装置およびレイアウト変更方法 | |
| JPH0225980A (ja) | 回路図エデイタ | |
| JP2858677B2 (ja) | 半導体集積回路のマスクレイアウト方法 | |
| JP2829072B2 (ja) | Ｌｓｉ配線変更方法 | |
| JPH03263179A (ja) | 回路図エディタ | |
| JP2538397B2 (ja) | 回路設計装置 | |
| JP2848031B2 (ja) | 回路図エディタ | |
| JP3216226B2 (ja) | 図形エディタ装置 | |
| JPH10134092A (ja) | 半導体回路の回路入力方法 | |
| JPH01241145A (ja) | アナログセルの自動レイアウト修正方式 | |
| Ferrari et al. | A computer-aided approach to integrated circuit layout design | |
| JPH05225285A (ja) | アナログ素子設計装置 | |
| JPH0821627B2 (ja) | 集積回路用多層配線コンパクション法 | |
| JPH01287778A (ja) | 回路図自動生成装置 | |
| JPS63222440A (ja) | 半導体集積回路の自動配線方式 | |
| JPH01274276A (ja) | 自動配線機能付レイアウトエディタ | |
| Spitalny et al. | On-line operation of CADIC (computer aided design of integrated circuits) | |
| JPS63311576A (ja) | 部品配置図作製装置 | |
| JPH0515251B2 (ja) | ||
| JP2000206670A (ja) | 集積回路設計方法及び集積回路設計支援装置 | |
| JPH038355A (ja) | 配置要素配置方法及び装置 |