JPH10134092A - 半導体回路の回路入力方法 - Google Patents
半導体回路の回路入力方法Info
- Publication number
- JPH10134092A JPH10134092A JP8285100A JP28510096A JPH10134092A JP H10134092 A JPH10134092 A JP H10134092A JP 8285100 A JP8285100 A JP 8285100A JP 28510096 A JP28510096 A JP 28510096A JP H10134092 A JPH10134092 A JP H10134092A
- Authority
- JP
- Japan
- Prior art keywords
- pin
- pins
- circuit
- logic circuits
- name
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 論理回路を入力する際、配置したい回路を指
定することにより、それらのシンボルを生成し、シンボ
ルを配置・接続した回路を生成し、複数の論理回路の相
互間のピン同士の接続およびピンとポートとの接続を容
易に行う。 【解決手段】 まず、ピン名・属性抽出ステップ１で
は、上位階層で相互に接続したい複数の論理回路を指定
する指定ファイル５と複数の論理回路の回路データ４と
を読み込み、相互に接続したい複数の論理回路の各々に
ついてピンのピン名およびピン属性を抽出する。つづい
て、シンボル作成ステップ２では、ピン名・属性抽出ス
テップ１で抽出した全てのピンのピン名およびピン属性
に基づいて、マージ処理およびソート処理を行い、同名
のピンが縦辺の位置に存在するように各論理回路の矩形
のシンボルを作成する。機能ブロック回路生成ステップ
３では、各シンボルの同名のピン同士を接続し、さらに
ポートを設ける。
定することにより、それらのシンボルを生成し、シンボ
ルを配置・接続した回路を生成し、複数の論理回路の相
互間のピン同士の接続およびピンとポートとの接続を容
易に行う。 【解決手段】 まず、ピン名・属性抽出ステップ１で
は、上位階層で相互に接続したい複数の論理回路を指定
する指定ファイル５と複数の論理回路の回路データ４と
を読み込み、相互に接続したい複数の論理回路の各々に
ついてピンのピン名およびピン属性を抽出する。つづい
て、シンボル作成ステップ２では、ピン名・属性抽出ス
テップ１で抽出した全てのピンのピン名およびピン属性
に基づいて、マージ処理およびソート処理を行い、同名
のピンが縦辺の位置に存在するように各論理回路の矩形
のシンボルを作成する。機能ブロック回路生成ステップ
３では、各シンボルの同名のピン同士を接続し、さらに
ポートを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計で用いられる、論理回路図から接続情報を抽出する
ための半導体回路の回路入力方法に関するものである。
設計で用いられる、論理回路図から接続情報を抽出する
ための半導体回路の回路入力方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩ(Large Scale Integratio
n) はプロセス技術や回路設計技術などの進歩により、
その性能や集積度を急速に高めてきている。これらの高
性能や高集積ＬＳＩの実現には、論理回路から接続情報
を出力するＣＡＤ(Computer Aided Design) ツールが重
要な役割を担っている。
n) はプロセス技術や回路設計技術などの進歩により、
その性能や集積度を急速に高めてきている。これらの高
性能や高集積ＬＳＩの実現には、論理回路から接続情報
を出力するＣＡＤ(Computer Aided Design) ツールが重
要な役割を担っている。
【０００３】論理設計に深く関与するＣＡＤツールに回
路入力装置がある。これは、半導体回路の論理シミュレ
ーションを実行したり、レイアウトを行うためにネット
リストを出力するための論理回路入力を行うものであ
る。論理回路を入力する場合、まず目的の機能を実現す
るためにＮＯＲ，ＮＡＮＤ等の基本セルを用いて論理回
路図を作成する。その論理回路と等価な端子をもつ抽象
的な形状（以降シンボルと呼ぶ）を作成し、上位階層で
その機能が必要な場合は、そのシンボルを呼び出してそ
れぞれの端子（以降ピンと呼ぶ）を接続する。これらの
論理回路の上位階層が、機能ブロック回路となる。この
機能ブロック回路はさらに上位階層から見た場合に論理
回路と見なされ、これらを複数まとめて回路接続したも
のが、さらに上位の機能ブロック回路となり、最終的に
はＬＳＩの１チップの回路図となる。本明細書では、あ
る階層の回路を論理回路と称し、この論理回路を複数接
続して所定の機能を実現する上位階層の回路を機能ブロ
ック回路と称する。
路入力装置がある。これは、半導体回路の論理シミュレ
ーションを実行したり、レイアウトを行うためにネット
リストを出力するための論理回路入力を行うものであ
る。論理回路を入力する場合、まず目的の機能を実現す
るためにＮＯＲ，ＮＡＮＤ等の基本セルを用いて論理回
路図を作成する。その論理回路と等価な端子をもつ抽象
的な形状（以降シンボルと呼ぶ）を作成し、上位階層で
その機能が必要な場合は、そのシンボルを呼び出してそ
れぞれの端子（以降ピンと呼ぶ）を接続する。これらの
論理回路の上位階層が、機能ブロック回路となる。この
機能ブロック回路はさらに上位階層から見た場合に論理
回路と見なされ、これらを複数まとめて回路接続したも
のが、さらに上位の機能ブロック回路となり、最終的に
はＬＳＩの１チップの回路図となる。本明細書では、あ
る階層の回路を論理回路と称し、この論理回路を複数接
続して所定の機能を実現する上位階層の回路を機能ブロ
ック回路と称する。
【０００４】このような入力方法は、階層設計と呼ば
れ、一般的に論理回路の入力に用いられている方法であ
る。
れ、一般的に論理回路の入力に用いられている方法であ
る。
【０００５】
【発明が解決しようとする課題】しかし、上記の論理回
路入力方法では、複数の機能ブロック回路を接続して一
つのＬＳＩを形成する場合、あるいは複数の論理回路を
接続して一つの機能ブロック回路を形成する場合におい
て、各々の機能ブロック回路あるいは論理回路につい
て、統一をとらずに別々にシンボルを作成するため、こ
のＬＳＩあるいは機能ブロック回路の共通の信号名、例
えば“ＲＥＳＥＴ”，“ＣＬＫ”，“ＶＤＤ”のピン
（端子）が各機能ブロックあるいは論理回路に存在して
も、それぞれのシンボルの形状が異なり、ピンのＹ座標
位置も異なるため、各機能ブロックあるいは論理回路の
同じピン名のピン（端子）同士を接続することが困難と
なる。
路入力方法では、複数の機能ブロック回路を接続して一
つのＬＳＩを形成する場合、あるいは複数の論理回路を
接続して一つの機能ブロック回路を形成する場合におい
て、各々の機能ブロック回路あるいは論理回路につい
て、統一をとらずに別々にシンボルを作成するため、こ
のＬＳＩあるいは機能ブロック回路の共通の信号名、例
えば“ＲＥＳＥＴ”，“ＣＬＫ”，“ＶＤＤ”のピン
（端子）が各機能ブロックあるいは論理回路に存在して
も、それぞれのシンボルの形状が異なり、ピンのＹ座標
位置も異なるため、各機能ブロックあるいは論理回路の
同じピン名のピン（端子）同士を接続することが困難と
なる。
【０００６】このため、階層が上位になればなるほど、
機能ブロックあるいは論理回路のシンボルのピン数が多
くなり、ピンを接続することが困難となり、論理回路入
力の効率が低下してしまうという問題がある。また、シ
ンボルの形状が異なり、ピンのＹ座標位置が違っても機
能ブロックの同じピン名のピン同士を自動で接続するこ
ともできるが、ピンの座標位置を記憶させたり、間違っ
た接続をしないために、処理が非常に複雑となり処理時
間が膨大となる。
機能ブロックあるいは論理回路のシンボルのピン数が多
くなり、ピンを接続することが困難となり、論理回路入
力の効率が低下してしまうという問題がある。また、シ
ンボルの形状が異なり、ピンのＹ座標位置が違っても機
能ブロックの同じピン名のピン同士を自動で接続するこ
ともできるが、ピンの座標位置を記憶させたり、間違っ
た接続をしないために、処理が非常に複雑となり処理時
間が膨大となる。
【０００７】従来の半導体回路の回路入力方法により得
られた回路の一例を図７に示す。図７において、Ａ１，
Ａ２，Ａ３はそれぞれ上位階層で相互に接続したい複数
の論理回路である。論理回路Ａ１において、ＤＡＴＡは
入力端子、ＲＥＳＥＴは入力端子、ＡＢＵＳは双方向端
子、ＣＬＫは入力端子、ＹＯＵＴ１は出力端子、ＤＢＵ
Ｓは双方向端子である。論理回路Ａ２において、ＤＡＴ
Ａは入力端子、ＡＢＵＳは双方向端子、ＭＯＤＥは入力
端子、ＹＯＵＴ２は出力端子、ＹＯＵＴ３は出力端子で
ある。論理回路Ａ３において、ＲＥＳＥＴは入力端子、
ＣＬＫは入力端子、ＶＤＤは入力端子、ＤＡＴＡは出力
端子、ＭＯＤＥは出力端子である。また、ＰＲＥＳＥＴ
は入力ポート、ＰＡＢＵＳは双方向ポート、ＰＣＬＫは
入力ポート、ＰＶＤＤは入力ポート、ＰＹＯＵＴ１〜Ｐ
ＹＯＵＴ３は出力ポート、ＰＤＡＴＡは出力ポート、Ｐ
ＭＯＤＥは出力ポート、ＰＤＢＵＳは双方向ポートであ
る。
られた回路の一例を図７に示す。図７において、Ａ１，
Ａ２，Ａ３はそれぞれ上位階層で相互に接続したい複数
の論理回路である。論理回路Ａ１において、ＤＡＴＡは
入力端子、ＲＥＳＥＴは入力端子、ＡＢＵＳは双方向端
子、ＣＬＫは入力端子、ＹＯＵＴ１は出力端子、ＤＢＵ
Ｓは双方向端子である。論理回路Ａ２において、ＤＡＴ
Ａは入力端子、ＡＢＵＳは双方向端子、ＭＯＤＥは入力
端子、ＹＯＵＴ２は出力端子、ＹＯＵＴ３は出力端子で
ある。論理回路Ａ３において、ＲＥＳＥＴは入力端子、
ＣＬＫは入力端子、ＶＤＤは入力端子、ＤＡＴＡは出力
端子、ＭＯＤＥは出力端子である。また、ＰＲＥＳＥＴ
は入力ポート、ＰＡＢＵＳは双方向ポート、ＰＣＬＫは
入力ポート、ＰＶＤＤは入力ポート、ＰＹＯＵＴ１〜Ｐ
ＹＯＵＴ３は出力ポート、ＰＤＡＴＡは出力ポート、Ｐ
ＭＯＤＥは出力ポート、ＰＤＢＵＳは双方向ポートであ
る。
【０００８】以上の図７から、同一ピン名の端子の縦方
向位置が論理回路Ａ１，Ａ２，Ａ３毎に異なり、同じピ
ン名のピン同士を接続する配線が入り組んでいることを
示している。したがって、本発明の目的は、論理設計に
おいて、論理回路を入力する際、配置したい回路を指定
することにより、それらのシンボルを生成し、シンボル
を配置・接続した回路を生成することを可能とする優れ
た半導体回路の回路入力方法を提供することである。
向位置が論理回路Ａ１，Ａ２，Ａ３毎に異なり、同じピ
ン名のピン同士を接続する配線が入り組んでいることを
示している。したがって、本発明の目的は、論理設計に
おいて、論理回路を入力する際、配置したい回路を指定
することにより、それらのシンボルを生成し、シンボル
を配置・接続した回路を生成することを可能とする優れ
た半導体回路の回路入力方法を提供することである。
【０００９】本発明の他の目的は、複数の論理回路の相
互間のピン同士の接続およびピンとポートとの接続を容
易に行うことができる半導体回路の回路入力方法を提供
することである。
互間のピン同士の接続およびピンとポートとの接続を容
易に行うことができる半導体回路の回路入力方法を提供
することである。
【００１０】
【課題を解決するための手段】この発明は、論理設計に
おいて、論理回路を入力する際、配置したい回路を指定
することにより、それらのシンボルを生成し、それらの
シンボルを配置・接続した回路を生成することができる
ことを特徴とする半導体回路の回路入力方法である。
おいて、論理回路を入力する際、配置したい回路を指定
することにより、それらのシンボルを生成し、それらの
シンボルを配置・接続した回路を生成することができる
ことを特徴とする半導体回路の回路入力方法である。
【００１１】つまり、本発明の請求項１記載の半導体回
路の回路入力方法は、ピン名・属性抽出ステップとシン
ボル作成ステップと機能ブロック回路生成ステップとを
含む。まず、ピン名・属性抽出ステップでは、上位階層
で相互に接続したい複数の論理回路を指定する指定ファ
イルと複数の論理回路の回路データとを読み込み、相互
に接続したい複数の論理回路の各々についてピンのピン
名およびピン属性を抽出する。
路の回路入力方法は、ピン名・属性抽出ステップとシン
ボル作成ステップと機能ブロック回路生成ステップとを
含む。まず、ピン名・属性抽出ステップでは、上位階層
で相互に接続したい複数の論理回路を指定する指定ファ
イルと複数の論理回路の回路データとを読み込み、相互
に接続したい複数の論理回路の各々についてピンのピン
名およびピン属性を抽出する。
【００１２】つづいて、シンボル作成ステップでは、ピ
ン名・属性抽出ステップで抽出した全てのピンのピン名
およびピン属性に基づいて、同一のピン名をもった複数
のピンが存在したときに同一のピン名をもった複数のピ
ンを同一のピン名をもった複数のピンの中で最も優先度
の高いピン属性をもった一つのピンに併合するマージ処
理をピン名・属性抽出ステップで抽出した全てのピンに
ついて行い、マージ処理後に残ったピン名の全て異なる
複数のピンをピン名およびピン属性の所定の優先度に従
って並べ替えるソート処理を行い、マージ処理後に残っ
たピン名の全て異なる複数のピンのピン数に基づいて、
マージ処理後に残ったピン名の全て異なる複数のピンを
片方の縦辺に所定間隔毎に均等に割り付けできるように
複数の論理回路で寸法統一されるシンボルの矩形の縦辺
の寸法を決め、シンボルの矩形の縦辺の所定間隔毎に異
なる縦方向位置にマージ処理後に残ったピン名の全て異
なる複数のピンの形成位置をソート処理後のピン名の並
びに従って割り当て、複数の論理回路の各々について、
ピン名・属性抽出ステップで抽出された各ピンをシンボ
ルの矩形の縦辺におけるピン名の並びに従って割り当て
られた形成位置に形成する。
ン名・属性抽出ステップで抽出した全てのピンのピン名
およびピン属性に基づいて、同一のピン名をもった複数
のピンが存在したときに同一のピン名をもった複数のピ
ンを同一のピン名をもった複数のピンの中で最も優先度
の高いピン属性をもった一つのピンに併合するマージ処
理をピン名・属性抽出ステップで抽出した全てのピンに
ついて行い、マージ処理後に残ったピン名の全て異なる
複数のピンをピン名およびピン属性の所定の優先度に従
って並べ替えるソート処理を行い、マージ処理後に残っ
たピン名の全て異なる複数のピンのピン数に基づいて、
マージ処理後に残ったピン名の全て異なる複数のピンを
片方の縦辺に所定間隔毎に均等に割り付けできるように
複数の論理回路で寸法統一されるシンボルの矩形の縦辺
の寸法を決め、シンボルの矩形の縦辺の所定間隔毎に異
なる縦方向位置にマージ処理後に残ったピン名の全て異
なる複数のピンの形成位置をソート処理後のピン名の並
びに従って割り当て、複数の論理回路の各々について、
ピン名・属性抽出ステップで抽出された各ピンをシンボ
ルの矩形の縦辺におけるピン名の並びに従って割り当て
られた形成位置に形成する。
【００１３】つづいて、機能ブロック回路生成ステップ
では、複数の論理回路の各々に対応した複数のシンボル
の矩形を縦方向の同一位置において所定間隔を開けて横
一列に並べた状態に位置決めし、横一列に並べた状態に
位置決めされた複数のシンボルの矩形の並び方向の両外
側位置でかつマージ処理後に残ったピン名の全て異なる
複数のピンの形成位置と同じ縦方向位置にポートをマー
ジ処理後のピン属性に従って分配して形成し、複数の論
理回路の各々に対応した複数のシンボルの矩形の同一縦
方向位置にそれぞれ形成された各ピンとポートを接続し
て機能ブロック回路を生成する。
では、複数の論理回路の各々に対応した複数のシンボル
の矩形を縦方向の同一位置において所定間隔を開けて横
一列に並べた状態に位置決めし、横一列に並べた状態に
位置決めされた複数のシンボルの矩形の並び方向の両外
側位置でかつマージ処理後に残ったピン名の全て異なる
複数のピンの形成位置と同じ縦方向位置にポートをマー
ジ処理後のピン属性に従って分配して形成し、複数の論
理回路の各々に対応した複数のシンボルの矩形の同一縦
方向位置にそれぞれ形成された各ピンとポートを接続し
て機能ブロック回路を生成する。
【００１４】この方法によれば、同じピン名の複数のピ
ンを複数の回路にそれぞれ対応した複数のシンボルの矩
形の縦辺における同じ縦方向位置にまとめて設けること
ができ、しかもポートも対応するピンとおなじ縦方向位
置に設けることができ、同じピン名の複数のピンとポー
トの接続は直線状に配線するだけでよく、複数の論理回
路の相互間のピン同士の接続およびピンとポートとの接
続を容易に行うことができる。
ンを複数の回路にそれぞれ対応した複数のシンボルの矩
形の縦辺における同じ縦方向位置にまとめて設けること
ができ、しかもポートも対応するピンとおなじ縦方向位
置に設けることができ、同じピン名の複数のピンとポー
トの接続は直線状に配線するだけでよく、複数の論理回
路の相互間のピン同士の接続およびピンとポートとの接
続を容易に行うことができる。
【００１５】また、本発明の請求項２記載の半導体回路
の回路入力方法は、ピン名・属性抽出ステップとシンボ
ル作成ステップと機能ブロック回路生成ステップとを含
む。まず、ピン名・属性抽出ステップでは、上位階層で
相互に接続したい複数の論理回路を指定する指定ファイ
ルと複数の論理回路の回路データとを読み込み、相互に
接続したい複数の論理回路の各々についてピンのピン名
およびピン属性を抽出する。
の回路入力方法は、ピン名・属性抽出ステップとシンボ
ル作成ステップと機能ブロック回路生成ステップとを含
む。まず、ピン名・属性抽出ステップでは、上位階層で
相互に接続したい複数の論理回路を指定する指定ファイ
ルと複数の論理回路の回路データとを読み込み、相互に
接続したい複数の論理回路の各々についてピンのピン名
およびピン属性を抽出する。
【００１６】つづいて、シンボル作成ステップでは、ピ
ン名・属性抽出ステップで抽出した全てのピンのピン名
およびピン属性ならびに、複数のピンの相互間の接続情
報に基づいて、相互に接続すべき複数のピンが存在した
ときに相互に接続すべき複数のピンを相互に接続すべき
複数のピンの中で最も優先度の高いピン属性をもった一
つのピンに併合するマージ処理をピン名・属性抽出ステ
ップで抽出した全てのピンについて行い、マージ処理後
に残った相互に接続のない複数のピンをピン名およびピ
ン属性の所定の優先度に従って並べ替えるソート処理を
行い、マージ処理後に残った相互に接続のない複数のピ
ンのピン数に基づいて、マージ処理後に残った相互に接
続のない複数のピンを片方の縦辺に所定間隔毎に均等に
割り付けできるように複数の論理回路で寸法統一される
シンボルの矩形の縦辺の寸法を決め、シンボルの矩形の
縦辺の所定間隔毎に異なる縦方向位置にマージ処理後に
残った相互に接続のない複数のピンの形成位置をソート
処理後のピン名の並びに従って割り当て、複数の論理回
路の各々について、ピン名・属性抽出ステップで抽出さ
れた各ピンをシンボルの矩形の縦辺におけるピン名の並
びに従って割り当てられた形成位置に形成する。
ン名・属性抽出ステップで抽出した全てのピンのピン名
およびピン属性ならびに、複数のピンの相互間の接続情
報に基づいて、相互に接続すべき複数のピンが存在した
ときに相互に接続すべき複数のピンを相互に接続すべき
複数のピンの中で最も優先度の高いピン属性をもった一
つのピンに併合するマージ処理をピン名・属性抽出ステ
ップで抽出した全てのピンについて行い、マージ処理後
に残った相互に接続のない複数のピンをピン名およびピ
ン属性の所定の優先度に従って並べ替えるソート処理を
行い、マージ処理後に残った相互に接続のない複数のピ
ンのピン数に基づいて、マージ処理後に残った相互に接
続のない複数のピンを片方の縦辺に所定間隔毎に均等に
割り付けできるように複数の論理回路で寸法統一される
シンボルの矩形の縦辺の寸法を決め、シンボルの矩形の
縦辺の所定間隔毎に異なる縦方向位置にマージ処理後に
残った相互に接続のない複数のピンの形成位置をソート
処理後のピン名の並びに従って割り当て、複数の論理回
路の各々について、ピン名・属性抽出ステップで抽出さ
れた各ピンをシンボルの矩形の縦辺におけるピン名の並
びに従って割り当てられた形成位置に形成する。
【００１７】つづいて、機能ブロック回路生成ステップ
では、複数の論理回路の各々に対応した複数のシンボル
の矩形を縦方向の同一位置において所定間隔を開けて横
一列に並べた状態に位置決めし、横一列に並べた状態に
位置決めされた複数のシンボルの矩形の並び方向の両外
側位置でかつマージ処理後に残った相互に接続のない複
数のピンの形成位置と同じ縦方向位置にポートをマージ
処理後のピン属性に従って分配して形成し、複数の論理
回路の各々に対応した複数のシンボルの矩形の同一縦方
向位置にそれぞれ形成された各ピンとポートを接続して
機能ブロック回路を生成する。
では、複数の論理回路の各々に対応した複数のシンボル
の矩形を縦方向の同一位置において所定間隔を開けて横
一列に並べた状態に位置決めし、横一列に並べた状態に
位置決めされた複数のシンボルの矩形の並び方向の両外
側位置でかつマージ処理後に残った相互に接続のない複
数のピンの形成位置と同じ縦方向位置にポートをマージ
処理後のピン属性に従って分配して形成し、複数の論理
回路の各々に対応した複数のシンボルの矩形の同一縦方
向位置にそれぞれ形成された各ピンとポートを接続して
機能ブロック回路を生成する。
【００１８】この方法によれば、相互に接続すべき複数
のピンを複数の回路にそれぞれ対応した複数のシンボル
の矩形の縦辺における同じ縦方向位置にまとめて設ける
ことができ、しかもポートも対応するピンとおなじ縦方
向位置に設けることができ、相互に接続すべき複数のピ
ンとポートの接続は直線状に配線するだけでよく、複数
の論理回路の相互間のピン同士の接続およびピンとポー
トとの接続を容易に行うことができる。
のピンを複数の回路にそれぞれ対応した複数のシンボル
の矩形の縦辺における同じ縦方向位置にまとめて設ける
ことができ、しかもポートも対応するピンとおなじ縦方
向位置に設けることができ、相互に接続すべき複数のピ
ンとポートの接続は直線状に配線するだけでよく、複数
の論理回路の相互間のピン同士の接続およびピンとポー
トとの接続を容易に行うことができる。
【００１９】
【発明の実施の形態】本発明の実施形態を図面を参照し
ながら説明する。図１は本発明の形態の半導体回路の回
路入力方法を示すフローチャートである。この半導体回
路の回路入力方法は、図１に示すように、ピン名・属性
抽出ステップ１とシンボル作成ステップ２と機能ブロッ
ク回路生成ステップ３とを含む。
ながら説明する。図１は本発明の形態の半導体回路の回
路入力方法を示すフローチャートである。この半導体回
路の回路入力方法は、図１に示すように、ピン名・属性
抽出ステップ１とシンボル作成ステップ２と機能ブロッ
ク回路生成ステップ３とを含む。
【００２０】まず、各構成要素間のデータの流れを説明
する。ピン名抽出ステップ１では、回路データ４と上位
階層で接続したい論理回路を指定する指定ファイル５を
読み込み、指定ファイル５で指定された論理回路に対応
した回路データ４より、それぞれの外部端子（ピン）の
名前（ピン名）と入力端子か出力端子か双方向端子かの
属性（ピン属性）をそれぞれの論理回路別に、ピン名・
属性データ６として抽出して出力する。
する。ピン名抽出ステップ１では、回路データ４と上位
階層で接続したい論理回路を指定する指定ファイル５を
読み込み、指定ファイル５で指定された論理回路に対応
した回路データ４より、それぞれの外部端子（ピン）の
名前（ピン名）と入力端子か出力端子か双方向端子かの
属性（ピン属性）をそれぞれの論理回路別に、ピン名・
属性データ６として抽出して出力する。
【００２１】シンボル作成ステップ２では、ピン名・属
性抽出ステップ１で抽出されたピン名・属性データ６よ
り、ピンの属性のマージ処理を行い、各ピン（ポート）
の属性を決定する。つぎに、ピンの属性ごとにソート処
理を行い、ピンを形成する座標を決定し、各論理回路の
シンボルをそれぞれ生成する。シンボルを生成すると
き、同じピン名は、同じ座標位置になるように生成され
る。また、マージ・ソート処理後のピンのピン名および
ピン属性のデータはピン名マージ・ソートデータ７とし
て出力する。
性抽出ステップ１で抽出されたピン名・属性データ６よ
り、ピンの属性のマージ処理を行い、各ピン（ポート）
の属性を決定する。つぎに、ピンの属性ごとにソート処
理を行い、ピンを形成する座標を決定し、各論理回路の
シンボルをそれぞれ生成する。シンボルを生成すると
き、同じピン名は、同じ座標位置になるように生成され
る。また、マージ・ソート処理後のピンのピン名および
ピン属性のデータはピン名マージ・ソートデータ７とし
て出力する。
【００２２】具体的に説明すると、マージ処理は、ピン
名・属性抽出ステップ１で抽出した全てのピンのピン名
およびピン属性に基づいて、同一のピン名をもった複数
のピンが存在したときに同一のピン名をもった複数のピ
ンを同一のピン名をもった複数のピンの中で最も優先度
の高いピン属性をもった一つのピンに併合する処理のこ
とであり、このマージ処理はピン名・属性抽出ステップ
１で抽出した全てのピンについて行う。ソート処理は、
マージ処理後に残ったピン名の全て異なる複数のピンを
ピン名およびピン属性の所定の優先度に従って並べ替え
る処理である。
名・属性抽出ステップ１で抽出した全てのピンのピン名
およびピン属性に基づいて、同一のピン名をもった複数
のピンが存在したときに同一のピン名をもった複数のピ
ンを同一のピン名をもった複数のピンの中で最も優先度
の高いピン属性をもった一つのピンに併合する処理のこ
とであり、このマージ処理はピン名・属性抽出ステップ
１で抽出した全てのピンについて行う。ソート処理は、
マージ処理後に残ったピン名の全て異なる複数のピンを
ピン名およびピン属性の所定の優先度に従って並べ替え
る処理である。
【００２３】また、このシンボル作成ステップ２では、
マージ・ソート処理後において、マージ処理後に残った
ピン名の全て異なる複数のピンのピン数に基づいて、マ
ージ処理後に残ったピン名の全て異なる複数のピンを片
方の縦辺に所定間隔毎に均等に割り付けできるように複
数の論理回路で寸法統一されるシンボルの矩形の縦辺の
寸法を決め、シンボルの矩形の縦辺の所定間隔毎に異な
る縦方向位置にマージ処理後に残ったピン名の全て異な
る複数のピンの形成位置をソート処理後のピン名の並び
に従って割り当て、複数の論理回路の各々について、ピ
ン名・属性抽出ステップで抽出された各ピンをシンボル
の矩形の縦辺におけるピン名の並びに従って割り当てら
れた形成位置に形成することになる。
マージ・ソート処理後において、マージ処理後に残った
ピン名の全て異なる複数のピンのピン数に基づいて、マ
ージ処理後に残ったピン名の全て異なる複数のピンを片
方の縦辺に所定間隔毎に均等に割り付けできるように複
数の論理回路で寸法統一されるシンボルの矩形の縦辺の
寸法を決め、シンボルの矩形の縦辺の所定間隔毎に異な
る縦方向位置にマージ処理後に残ったピン名の全て異な
る複数のピンの形成位置をソート処理後のピン名の並び
に従って割り当て、複数の論理回路の各々について、ピ
ン名・属性抽出ステップで抽出された各ピンをシンボル
の矩形の縦辺におけるピン名の並びに従って割り当てら
れた形成位置に形成することになる。
【００２４】つぎに、機能ブロック回路生成ステップ３
では、シンボル作成ステップ２で生成された各論理回路
に対応したシンボルを配置し同じピン名のピン同士を接
続し、異なるピン名のピン毎に入力・双方向・出力がわ
かるようにそれぞれ属性がわかるポートを接続すること
で、所定の機能ブロック回路の回路データ８が得られる
ことになる。具体的には、複数の論理回路の各々に対応
した複数のシンボルの矩形を縦方向の同一位置において
所定間隔を開けて横一列に並べた状態に位置決めし、横
一列に並べた状態に位置決めされた複数のシンボルの矩
形の並び方向の両外側位置でかつマージ処理後に残った
ピン名の全て異なる複数のピンの形成位置と同じ縦方向
位置にポートをマージ処理後のピン属性に従って分配し
て形成し、複数の論理回路の各々に対応した複数のシン
ボルの矩形の同一縦方向位置にそれぞれ形成された各ピ
ンとポートを接続して機能ブロック回路を生成する。
では、シンボル作成ステップ２で生成された各論理回路
に対応したシンボルを配置し同じピン名のピン同士を接
続し、異なるピン名のピン毎に入力・双方向・出力がわ
かるようにそれぞれ属性がわかるポートを接続すること
で、所定の機能ブロック回路の回路データ８が得られる
ことになる。具体的には、複数の論理回路の各々に対応
した複数のシンボルの矩形を縦方向の同一位置において
所定間隔を開けて横一列に並べた状態に位置決めし、横
一列に並べた状態に位置決めされた複数のシンボルの矩
形の並び方向の両外側位置でかつマージ処理後に残った
ピン名の全て異なる複数のピンの形成位置と同じ縦方向
位置にポートをマージ処理後のピン属性に従って分配し
て形成し、複数の論理回路の各々に対応した複数のシン
ボルの矩形の同一縦方向位置にそれぞれ形成された各ピ
ンとポートを接続して機能ブロック回路を生成する。
【００２５】以下、図２ないし図６を参照しながら、各
ステップ１〜３の処理動作を詳細に説明する。まず、ピ
ン名抽出ステップ１の処理動作を詳細に説明する。以下
では、図２，図３および図４の論理回路図で示される論
理回路Ａ１，Ａ２，Ａ３を上位階層の回路で接続するこ
と、つまり論理回路Ａ１，Ａ２，Ａ３を相互に接続して
所定の機能を有する機能ブロック回路を構成することを
例にとって説明する。
ステップ１〜３の処理動作を詳細に説明する。まず、ピ
ン名抽出ステップ１の処理動作を詳細に説明する。以下
では、図２，図３および図４の論理回路図で示される論
理回路Ａ１，Ａ２，Ａ３を上位階層の回路で接続するこ
と、つまり論理回路Ａ１，Ａ２，Ａ３を相互に接続して
所定の機能を有する機能ブロック回路を構成することを
例にとって説明する。
【００２６】回路データ４には、図２から図４の各論理
回路Ａ１，Ａ２，Ａ３の構造を示すものが入っていると
する。また、指定ファイル５には、相互に接続すべき論
理回路Ａ１，Ａ２，Ａ３を示す〔データ１〕が記述され
ているものとする。 〔データ１〕 Ａ１ Ａ２ Ａ３ ピン名抽出手段（１）は上位階層で接続したい論理回路
を指定する指定ファイル５を読み込むので、その指定フ
ァイル５からは、データ１が読み出される。
回路Ａ１，Ａ２，Ａ３の構造を示すものが入っていると
する。また、指定ファイル５には、相互に接続すべき論
理回路Ａ１，Ａ２，Ａ３を示す〔データ１〕が記述され
ているものとする。 〔データ１〕 Ａ１ Ａ２ Ａ３ ピン名抽出手段（１）は上位階層で接続したい論理回路
を指定する指定ファイル５を読み込むので、その指定フ
ァイル５からは、データ１が読み出される。
【００２７】これで、論理回路Ａ１，Ａ２，Ａ３の接続
が指定されたことになる。この指定により、ピン名抽出
ステップ１では、つづいて図２の論理回路Ａ１に関する
回路データ４を読み込み、以下のピン名とピン属性を示
す〔データ２〕を出力する。 〔データ２〕 回路名：Ａ１； 入力端子：ＤＡＴＡ； 入力端子：ＲＥＳＥＴ； 双方向端子：ＡＢＵＳ； 入力端子：ＣＬＫ； 出力端子：ＹＯＵＴ１； 双方向端子：ＤＢＵＳ； つづいて、図３の論理回路Ａ２に関する回路データ４を
読み込み、以下のピン名とピン属性を示す〔データ３〕
を出力する。
が指定されたことになる。この指定により、ピン名抽出
ステップ１では、つづいて図２の論理回路Ａ１に関する
回路データ４を読み込み、以下のピン名とピン属性を示
す〔データ２〕を出力する。 〔データ２〕 回路名：Ａ１； 入力端子：ＤＡＴＡ； 入力端子：ＲＥＳＥＴ； 双方向端子：ＡＢＵＳ； 入力端子：ＣＬＫ； 出力端子：ＹＯＵＴ１； 双方向端子：ＤＢＵＳ； つづいて、図３の論理回路Ａ２に関する回路データ４を
読み込み、以下のピン名とピン属性を示す〔データ３〕
を出力する。
【００２８】〔データ３〕 回路名：Ａ２； 入力端子：ＤＡＴＡ； 入力端子：ＡＢＵＳ； 入力端子：ＭＯＤＥ； 出力端子：ＹＯＵＴ２； 出力端子：ＹＯＵＴ３； つづいて、図４の論理回路Ａ３に関する回路データ４を
読み込み、以下のピン名とピン属性を示す〔データ４〕
を出力する。
読み込み、以下のピン名とピン属性を示す〔データ４〕
を出力する。
【００２９】〔データ４〕 回路名：Ａ３； 入力端子：ＲＥＳＥＴ； 入力端子：ＣＬＫ； 入力端子：ＶＤＤ； 出力端子：ＤＡＴＡ； 出力端子：ＭＯＤＥ； 以上の〔データ２〕，〔データ３〕，〔データ４〕が、
ピン名・属性データ６として出力される。
ピン名・属性データ６として出力される。
【００３０】つぎに、シンボル作成ステップ２の処理動
作を図５を参照して詳細に説明する。〔データ２〕，
〔データ３〕，〔データ４〕のピン名・属性データ６を
例に考える。ピンの属性の優先順位は、例えば出力＞双
方向＞入力とする。つまり、出力が一番優先することと
する。まず、ピンの属性マージ処理について説明する。
作を図５を参照して詳細に説明する。〔データ２〕，
〔データ３〕，〔データ４〕のピン名・属性データ６を
例に考える。ピンの属性の優先順位は、例えば出力＞双
方向＞入力とする。つまり、出力が一番優先することと
する。まず、ピンの属性マージ処理について説明する。
【００３１】例えば、ピン名ＤＡＴＡのピンに注目する
と、論理回路Ａ１では属性が入力ピン、論理回路Ａ２で
は属性が入力ピン、論理回路Ａ３では属性が出力ピンで
ある。ピンの属性の優先順位よりピン名ＤＡＴＡのピン
は出力ピンとなる。以上のような手順でマージ処理を行
うと、ピン名ＲＥＳＥＴ，ＣＬＫ，ＶＤＤの各ピンは入
力ピンとなり、ピン名ＡＢＵＳ，ＤＢＵＳの各ピンは双
方向ピン、ピン名ＭＯＤＥ，ＤＡＴＡ，ＹＯＵＴ１，Ｙ
ＯＵＴ２，ＹＯＵＴ３の各ピンは出力ピンとなり、全ピ
ン数は１０となる。
と、論理回路Ａ１では属性が入力ピン、論理回路Ａ２で
は属性が入力ピン、論理回路Ａ３では属性が出力ピンで
ある。ピンの属性の優先順位よりピン名ＤＡＴＡのピン
は出力ピンとなる。以上のような手順でマージ処理を行
うと、ピン名ＲＥＳＥＴ，ＣＬＫ，ＶＤＤの各ピンは入
力ピンとなり、ピン名ＡＢＵＳ，ＤＢＵＳの各ピンは双
方向ピン、ピン名ＭＯＤＥ，ＤＡＴＡ，ＹＯＵＴ１，Ｙ
ＯＵＴ２，ＹＯＵＴ３の各ピンは出力ピンとなり、全ピ
ン数は１０となる。
【００３２】つぎに、ピンの属性毎のソート処理につい
て説明する。ソートの優先順位は、例えば入力＞双方向
＞出力で、かつピン名の昇順（アルファベットの昇順）
とする。したがって、各ピンはピン名ＣＬＫ，ＲＥＳＥ
Ｔ，ＶＤＤ，ＡＢＵＳ，ＤＢＵＳ，ＤＡＴＡ，ＭＯＤ
Ｅ，ＹＯＵＴ１，ＹＯＵＴ２，ＹＯＵＴ３の順となる。
て説明する。ソートの優先順位は、例えば入力＞双方向
＞出力で、かつピン名の昇順（アルファベットの昇順）
とする。したがって、各ピンはピン名ＣＬＫ，ＲＥＳＥ
Ｔ，ＶＤＤ，ＡＢＵＳ，ＤＢＵＳ，ＤＡＴＡ，ＭＯＤ
Ｅ，ＹＯＵＴ１，ＹＯＵＴ２，ＹＯＵＴ３の順となる。
【００３３】また、全ピン数が１０ピンであるので、シ
ンボルを生成する矩形の座標データやピン位置の座標デ
ータも〔計算式１〕により求められる。 〔計算式１〕 ・シンボルの矩形＝（０，０），（２０，１０＊ｎ＋１
０） ただし、ｎはピン数、＊は乗算を意味する。
ンボルを生成する矩形の座標データやピン位置の座標デ
ータも〔計算式１〕により求められる。 〔計算式１〕 ・シンボルの矩形＝（０，０），（２０，１０＊ｎ＋１
０） ただし、ｎはピン数、＊は乗算を意味する。
【００３４】上記の括弧内は矩形の相対する２隅の（Ｘ
軸，Ｙ軸），（Ｘ軸，Ｙ軸）の座標を表している。 ・ピン位置 ＝（０，１１０−１０＊ｋ） ただし、ｋはピン番号 ＣＬＫはピン番号１、ＹＯＵＴ
１はピン番号１０ 上記の括弧内はピン位置の（Ｘ軸，Ｙ軸）の座標を表し
ている。これらの処理を実行することにより、以下の
〔データ５〕がピンソート・マージデータ７として得ら
れることとなる。なお、以下の括弧内の数字はＸ軸およ
びＹ軸の座標を表す。
軸，Ｙ軸），（Ｘ軸，Ｙ軸）の座標を表している。 ・ピン位置 ＝（０，１１０−１０＊ｋ） ただし、ｋはピン番号 ＣＬＫはピン番号１、ＹＯＵＴ
１はピン番号１０ 上記の括弧内はピン位置の（Ｘ軸，Ｙ軸）の座標を表し
ている。これらの処理を実行することにより、以下の
〔データ５〕がピンソート・マージデータ７として得ら
れることとなる。なお、以下の括弧内の数字はＸ軸およ
びＹ軸の座標を表す。
【００３５】〔データ５〕 矩形：（０，０），（２０，１１０）； 入力端子：ＣＬＫ， （０，１００）； 入力端子：ＲＥＳＥＴ，（０， ９０）； 入力端子：ＶＤＤ， （０， ８０）； 双方向端子：ＡＢＵＳ，（０， ７０）； 双方向端子：ＤＢＵＳ，（０， ６０）； 出力端子：ＤＡＴＡ， （０， ５０）； 出力端子：ＭＯＤＥ， （０， ４０）； 出力端子：ＹＯＵＴ１，（０， ３０）； 出力端子：ＹＯＵＴ２，（０， ２０）； 出力端子：ＹＯＵＴ３，（０， １０）； 今、論理回路Ａ１のシンボルＳＡ１を生成するとする。
〔データ５〕の矩形情報よりＸ軸０，Ｙ軸０からＸ軸２
０，Ｙ軸１１０の矩形を作成し、〔データ２〕と〔デー
タ５〕の一致するピンだけを形成する。つまり、図５
（ａ）のように生成される。それぞれのピン属性として
は、〔データ２（マージする前）〕の属性を与える。
〔データ５〕の矩形情報よりＸ軸０，Ｙ軸０からＸ軸２
０，Ｙ軸１１０の矩形を作成し、〔データ２〕と〔デー
タ５〕の一致するピンだけを形成する。つまり、図５
（ａ）のように生成される。それぞれのピン属性として
は、〔データ２（マージする前）〕の属性を与える。
【００３６】論理回路Ａ２，Ａ３についても、論理回路
Ａ１と同様にして図５（ｂ），（ｃ）のようにシンボル
ＳＡ２，ＳＡ３を生成する。つぎに、機能ブロック回路
生成ステップ３の処理動作を図６を参照して詳細に説明
する。前の処理において論理回路Ａ１，Ａ２，Ａ３の各
シンボルＳＡ１，ＳＡ２，ＳＡ３を生成したので、それ
を等間隔に横方向に配置する。つぎのシンボルを呼び出
すときは、Ｘ軸に例えば〔計算式２〕のように加算され
る。
Ａ１と同様にして図５（ｂ），（ｃ）のようにシンボル
ＳＡ２，ＳＡ３を生成する。つぎに、機能ブロック回路
生成ステップ３の処理動作を図６を参照して詳細に説明
する。前の処理において論理回路Ａ１，Ａ２，Ａ３の各
シンボルＳＡ１，ＳＡ２，ＳＡ３を生成したので、それ
を等間隔に横方向に配置する。つぎのシンボルを呼び出
すときは、Ｘ軸に例えば〔計算式２〕のように加算され
る。
【００３７】
【計算式２】 ５０＊（ｌ−１） （Ｘ軸に対して、加算） ただし、ｌは指定ファイルの順番で、論理回路Ａ１の場
合はｌ＝１で、論理回路Ａ２の場合はｌ＝２で、論理回
路Ａ３の場合はｌ＝３である。例えば、論理回路Ａ１の
シンボルＳＡ１の左下隅は（０，０）に配置され、各座
標位置が以下のように生成される。
合はｌ＝１で、論理回路Ａ２の場合はｌ＝２で、論理回
路Ａ３の場合はｌ＝３である。例えば、論理回路Ａ１の
シンボルＳＡ１の左下隅は（０，０）に配置され、各座
標位置が以下のように生成される。
【００３８】 回路名：Ａ１； 矩形：（０，０），（２０，１１０）； 入力端子：ＣＬＫ， （０，１００）； 入力端子：ＲＥＳＥＴ，（０， ９０）； 双方向端子：ＡＢＵＳ，（０， ７０）； 双方向端子：ＤＢＵＳ，（０， ６０）； 入力端子：ＤＡＴＡ， （０， ５０）； 出力端子：ＹＯＵＴ１，（０， ３０）； また、論理回路Ａ２のシンボルＳＡ２の左下隅はＸ軸に
５０加算された、（５０，０）に配置され、各座標位置
が以下のように生成される。
５０加算された、（５０，０）に配置され、各座標位置
が以下のように生成される。
【００３９】 回路名：Ａ２； 矩形：（５０，０），（７０，１１０）； 入力端子：ＡＢＵＳ， （５０，７０）； 入力端子：ＤＡＴＡ， （５０，５０）； 入力端子：ＭＯＤＥ， （５０，４０）； 出力端子：ＹＯＵＴ２，（５０，２０）； 出力端子：ＹＯＵＴ３，（５０，１０）； さらに、論理回路Ａ３のシンボルＳＡ３の左下隅はＸ軸
に１００加算された、（１００，０）に配置され、各座
標位置が以下のように生成される。
に１００加算された、（１００，０）に配置され、各座
標位置が以下のように生成される。
【００４０】 回路名：Ａ３； 矩形：（１００，０），（１２０，１１０）； 入力端子：ＣＬＫ， （１００，１００）； 入力端子：ＲＥＳＥＴ，（１００， ９０）； 入力端子：ＶＤＤ， （１００， ８０）； 出力端子：ＤＡＴＡ， （１００， ５０）； 出力端子：ＭＯＤＥ， （１００， ４０）； 上記のようにして、全ての論理回路Ａ１，Ａ２，Ａ３の
シンボルＳＡ１，ＳＡ２，ＳＡ３を配置し、それぞれの
論理回路Ａ１，Ａ２，Ａ３の同じピン名のピン同士を接
続し、ピン属性にあったポート名ＰＣＬＫ，ＰＲＥＳＥ
Ｔ，ＰＶＤＤ，ＰＡＢＵＳ，ＰＤＢＵＳ，ＰＤＡＴＡ，
ＰＭＯＤＥ，ＰＹＯＵＴ１，ＰＹＯＵＴ２，ＰＹＯＵＴ
３のポートを接続する。入力ポートは回路図の左端に、
双方向・出力ポートは右端にそれぞれを配置する。各ポ
ートのＸ軸方向の位置は以下のように設定される。
シンボルＳＡ１，ＳＡ２，ＳＡ３を配置し、それぞれの
論理回路Ａ１，Ａ２，Ａ３の同じピン名のピン同士を接
続し、ピン属性にあったポート名ＰＣＬＫ，ＰＲＥＳＥ
Ｔ，ＰＶＤＤ，ＰＡＢＵＳ，ＰＤＢＵＳ，ＰＤＡＴＡ，
ＰＭＯＤＥ，ＰＹＯＵＴ１，ＰＹＯＵＴ２，ＰＹＯＵＴ
３のポートを接続する。入力ポートは回路図の左端に、
双方向・出力ポートは右端にそれぞれを配置する。各ポ
ートのＸ軸方向の位置は以下のように設定される。
【００４１】 入力ポート ；Ｘ軸（−５０）固定 双方向・出力ポート；Ｘ軸（（指定ファイルの回路数＋
１）＊５０） 例えば、ポート名ＰＣＬＫの入力ポートは（−５０，１
００）に配置し、論理回路Ａ１，Ａ３に対応するシンボ
ルＳＡ１，ＳＡ２にピン名ＣＬＫのピンが存在するの
で、その位置（−５０，１００）から（１００，１０
０）まで直線状に配線を引くことになる。他のポート名
ＰＲＥＳＥＴ，ＰＶＤＤ，ＰＡＢＵＳ，ＰＤＢＵＳ，Ｐ
ＤＡＴＡ，ＰＭＯＤＥ，ＰＹＯＵＴ１，ＰＹＯＵＴ２，
ＰＹＯＵＴ３のポートについても、上記と同様にしてピ
ンの位置を考慮して直線状に配線を引くことになる。
１）＊５０） 例えば、ポート名ＰＣＬＫの入力ポートは（−５０，１
００）に配置し、論理回路Ａ１，Ａ３に対応するシンボ
ルＳＡ１，ＳＡ２にピン名ＣＬＫのピンが存在するの
で、その位置（−５０，１００）から（１００，１０
０）まで直線状に配線を引くことになる。他のポート名
ＰＲＥＳＥＴ，ＰＶＤＤ，ＰＡＢＵＳ，ＰＤＢＵＳ，Ｐ
ＤＡＴＡ，ＰＭＯＤＥ，ＰＹＯＵＴ１，ＰＹＯＵＴ２，
ＰＹＯＵＴ３のポートについても、上記と同様にしてピ
ンの位置を考慮して直線状に配線を引くことになる。
【００４２】最終的に、図６が生成されることになる。
なお、この実施の形態では、ピン名・ピンの属性の組み
合わせについて一例を示しただけであり、それらがどの
ようなピン名で、ピンの属性が他に存在する構成でもよ
い。また、回路入力装置については、その入力装置にあ
わせて、シンボルやそれらを配置して接続するという命
令を生成することで、本手法は実現できる。
なお、この実施の形態では、ピン名・ピンの属性の組み
合わせについて一例を示しただけであり、それらがどの
ようなピン名で、ピンの属性が他に存在する構成でもよ
い。また、回路入力装置については、その入力装置にあ
わせて、シンボルやそれらを配置して接続するという命
令を生成することで、本手法は実現できる。
【００４３】さらに、この実施の形態では、同じピン名
を自動的に接続しているが、複数のピンの相互間の接続
情報を示す制御カード等を用いれば、異なったピン名の
ピン同士を相互に接続するような回路構成の場合にも、
本発明を適用できる。この場合には、ピン名・属性抽出
ステップでは、上位階層で相互に接続したい複数の論理
回路を指定する指定ファイルと複数の論理回路の回路デ
ータとを読み込み、相互に接続したい複数の論理回路の
各々についてピンのピン名およびピン属性を抽出する。
つづいて、シンボル作成ステップでは、ピン名・属性抽
出ステップで抽出した全てのピンのピン名およびピン属
性ならびに、複数のピンの相互間の接続情報に基づい
て、相互に接続すべき複数のピンが存在したときに相互
に接続すべき複数のピンを相互に接続すべき複数のピン
の中で最も優先度の高いピン属性をもった一つのピンに
併合するマージ処理をピン名・属性抽出ステップで抽出
した全てのピンについて行い、マージ処理後に残った相
互に接続のない複数のピンをピン名およびピン属性の所
定の優先度に従って並べ替えるソート処理を行い、マー
ジ処理後に残った相互に接続のない複数のピンのピン数
に基づいて、マージ処理後に残った相互に接続のない複
数のピンを片方の縦辺に所定間隔毎に均等に割り付けで
きるように複数の論理回路で寸法統一されるシンボルの
矩形の縦辺の寸法を決め、シンボルの矩形の縦辺の所定
間隔毎に異なる縦方向位置にマージ処理後に残った相互
に接続のない複数のピンの形成位置をソート処理後のピ
ン名の並びに従って割り当て、複数の論理回路の各々に
ついて、ピン名・属性抽出ステップで抽出された各ピン
をシンボルの矩形の縦辺におけるピン名の並びに従って
割り当てられた形成位置に形成する。つづいて、機能ブ
ロック回路生成ステップでは、複数の論理回路の各々に
対応した複数のシンボルの矩形を縦方向の同一位置にお
いて所定間隔を開けて横一列に並べた状態に位置決め
し、横一列に並べた状態に位置決めされた複数のシンボ
ルの矩形の並び方向の両外側位置でかつマージ処理後に
残った相互に接続のない複数のピンの形成位置と同じ縦
方向位置にポートをマージ処理後のピン属性に従って分
配して形成し、複数の論理回路の各々に対応した複数の
シンボルの矩形の同一縦方向位置にそれぞれ形成された
各ピンとポートを接続して機能ブロック回路を生成す
る。その効果は、ピン名の異なるピン同士を接続するこ
とができる点以外、先の実施の形態と同様である。
を自動的に接続しているが、複数のピンの相互間の接続
情報を示す制御カード等を用いれば、異なったピン名の
ピン同士を相互に接続するような回路構成の場合にも、
本発明を適用できる。この場合には、ピン名・属性抽出
ステップでは、上位階層で相互に接続したい複数の論理
回路を指定する指定ファイルと複数の論理回路の回路デ
ータとを読み込み、相互に接続したい複数の論理回路の
各々についてピンのピン名およびピン属性を抽出する。
つづいて、シンボル作成ステップでは、ピン名・属性抽
出ステップで抽出した全てのピンのピン名およびピン属
性ならびに、複数のピンの相互間の接続情報に基づい
て、相互に接続すべき複数のピンが存在したときに相互
に接続すべき複数のピンを相互に接続すべき複数のピン
の中で最も優先度の高いピン属性をもった一つのピンに
併合するマージ処理をピン名・属性抽出ステップで抽出
した全てのピンについて行い、マージ処理後に残った相
互に接続のない複数のピンをピン名およびピン属性の所
定の優先度に従って並べ替えるソート処理を行い、マー
ジ処理後に残った相互に接続のない複数のピンのピン数
に基づいて、マージ処理後に残った相互に接続のない複
数のピンを片方の縦辺に所定間隔毎に均等に割り付けで
きるように複数の論理回路で寸法統一されるシンボルの
矩形の縦辺の寸法を決め、シンボルの矩形の縦辺の所定
間隔毎に異なる縦方向位置にマージ処理後に残った相互
に接続のない複数のピンの形成位置をソート処理後のピ
ン名の並びに従って割り当て、複数の論理回路の各々に
ついて、ピン名・属性抽出ステップで抽出された各ピン
をシンボルの矩形の縦辺におけるピン名の並びに従って
割り当てられた形成位置に形成する。つづいて、機能ブ
ロック回路生成ステップでは、複数の論理回路の各々に
対応した複数のシンボルの矩形を縦方向の同一位置にお
いて所定間隔を開けて横一列に並べた状態に位置決め
し、横一列に並べた状態に位置決めされた複数のシンボ
ルの矩形の並び方向の両外側位置でかつマージ処理後に
残った相互に接続のない複数のピンの形成位置と同じ縦
方向位置にポートをマージ処理後のピン属性に従って分
配して形成し、複数の論理回路の各々に対応した複数の
シンボルの矩形の同一縦方向位置にそれぞれ形成された
各ピンとポートを接続して機能ブロック回路を生成す
る。その効果は、ピン名の異なるピン同士を接続するこ
とができる点以外、先の実施の形態と同様である。
【００４４】ここで、制御カードのフォーマットとして
は、例えば以下の通り接続した回路名．ピン名を 回路名．ピン名，回路名．ピン名，回路名．ピン名，
…，…；のように羅列する。以下に、記述例を示す。 BLOCK1.CLK1 ，BLOCK2.CLK2 ，BLOCK3.CLK1 BLOCK1.PR ，BLOCK2.AP ，BLOCK3.AP 上記の２行の記述は、回路BLOCK1のピンCLK1と回路BLOC
K2のピンCLK2と回路BLOCK3のピンCLK1とを接続し、また
回路BLOCK1のピンPRと回路BLOCK2のピンAPと回路BLOCK3
のピンAPとを接続することを表す。ピン名の抽出ステッ
プでは、先に制御カードが読み込まれ、回路BLOCK2のピ
ンCLK2がピンCLK1として扱われて処理され、機能ブロッ
ク生成ステップ前に再度制御カードが読み込まれ、CLK2
のピン名に戻る。ただし、回路BLOCK2に既にピンCLK1が
存在する場合や、回路BLOCK2のピンCLK2を複数行で指定
した場合はエラーとなる。
は、例えば以下の通り接続した回路名．ピン名を 回路名．ピン名，回路名．ピン名，回路名．ピン名，
…，…；のように羅列する。以下に、記述例を示す。 BLOCK1.CLK1 ，BLOCK2.CLK2 ，BLOCK3.CLK1 BLOCK1.PR ，BLOCK2.AP ，BLOCK3.AP 上記の２行の記述は、回路BLOCK1のピンCLK1と回路BLOC
K2のピンCLK2と回路BLOCK3のピンCLK1とを接続し、また
回路BLOCK1のピンPRと回路BLOCK2のピンAPと回路BLOCK3
のピンAPとを接続することを表す。ピン名の抽出ステッ
プでは、先に制御カードが読み込まれ、回路BLOCK2のピ
ンCLK2がピンCLK1として扱われて処理され、機能ブロッ
ク生成ステップ前に再度制御カードが読み込まれ、CLK2
のピン名に戻る。ただし、回路BLOCK2に既にピンCLK1が
存在する場合や、回路BLOCK2のピンCLK2を複数行で指定
した場合はエラーとなる。
【００４５】
【発明の効果】本発明の請求項１記載の半導体回路の回
路入力方法によれば、論理設計において、論理回路を入
力する際、配置したい論理回路を指定することにより、
それらのシンボルを生成し、シンボルを配置・接続した
機能ブロック回路を自動的に生成することができる。ま
た、同じピン名の複数のピンを複数の回路にそれぞれ対
応した複数のシンボルの矩形の縦辺における同じ縦方向
位置にまとめて設けることができ、しかもポートも対応
するピンとおなじ縦方向位置に設けることができ、同じ
ピン名の複数のピンとポートの接続は直線状に配線する
だけでよく、複数の論理回路の相互間のピン同士の接続
およびピンとポートとの接続を容易に行うことができ
る。
路入力方法によれば、論理設計において、論理回路を入
力する際、配置したい論理回路を指定することにより、
それらのシンボルを生成し、シンボルを配置・接続した
機能ブロック回路を自動的に生成することができる。ま
た、同じピン名の複数のピンを複数の回路にそれぞれ対
応した複数のシンボルの矩形の縦辺における同じ縦方向
位置にまとめて設けることができ、しかもポートも対応
するピンとおなじ縦方向位置に設けることができ、同じ
ピン名の複数のピンとポートの接続は直線状に配線する
だけでよく、複数の論理回路の相互間のピン同士の接続
およびピンとポートとの接続を容易に行うことができ
る。
【００４６】本発明の請求項２記載の半導体回路の回路
入力方法によれば、論理設計において、論理回路を入力
する際、配置したい論理回路を指定することにより、そ
れらのシンボルを生成し、シンボルを配置・接続した機
能ブロック回路を自動的に生成することができる。ま
た、相互に接続すべき複数のピンを複数の回路にそれぞ
れ対応した複数のシンボルの矩形の縦辺における同じ縦
方向位置にまとめて設けることができ、しかもポートも
対応するピンとおなじ縦方向位置に設けることができ、
相互に接続すべき複数のピンとポートの接続は直線状に
配線するだけでよく、複数の論理回路の相互間のピン同
士の接続およびピンとポートとの接続を容易に行うこと
ができる。
入力方法によれば、論理設計において、論理回路を入力
する際、配置したい論理回路を指定することにより、そ
れらのシンボルを生成し、シンボルを配置・接続した機
能ブロック回路を自動的に生成することができる。ま
た、相互に接続すべき複数のピンを複数の回路にそれぞ
れ対応した複数のシンボルの矩形の縦辺における同じ縦
方向位置にまとめて設けることができ、しかもポートも
対応するピンとおなじ縦方向位置に設けることができ、
相互に接続すべき複数のピンとポートの接続は直線状に
配線するだけでよく、複数の論理回路の相互間のピン同
士の接続およびピンとポートとの接続を容易に行うこと
ができる。
【図１】本発明の実施の形態の階層設計技術による半導
体回路の回路入力方法を示すフローチャートである。
体回路の回路入力方法を示すフローチャートである。
【図２】論理回路Ａ１を示すブロック図である。
【図３】論理回路Ａ２を示すブロック図である。
【図４】論理回路Ａ３を示すブロック図である。
【図５】シンボル作成ステップにより作成されたシンボ
ルを示す概略図である。
ルを示す概略図である。
【図６】機能ブロック回路生成ステップで生成された機
能ブロック回路を示す回路図である。
能ブロック回路を示す回路図である。
【図７】従来の階層設計技術を示す機能ブロック回路の
一例の回路図である。
一例の回路図である。
１ ピン名・属性抽出ステップ ２ シンボル作成ステップ ３ 機能ブロック回路生成ステップ ４ 回路データ ５ 指定ファイル ６ ピン名・属性データ ７ ピン名ソート・マージデータ ８ 回路データ
Claims (2)
- 【請求項１】 上位階層で相互に接続したい複数の論理
回路を指定する指定ファイルと前記複数の論理回路の回
路データとを読み込み、前記相互に接続したい複数の論
理回路の各々についてピンのピン名およびピン属性を抽
出するピン名・属性抽出ステップと、 前記ピン名・属性抽出ステップで抽出した全てのピンの
ピン名およびピン属性に基づいて、同一のピン名をもっ
た複数のピンが存在したときに前記同一のピン名をもっ
た複数のピンを前記同一のピン名をもった複数のピンの
中で最も優先度の高いピン属性をもった一つのピンに併
合するマージ処理を前記ピン名・属性抽出ステップで抽
出した全てのピンについて行い、前記マージ処理後に残
ったピン名の全て異なる複数のピンをピン名およびピン
属性の所定の優先度に従って並べ替えるソート処理を行
い、前記マージ処理後に残ったピン名の全て異なる複数
のピンのピン数に基づいて、前記マージ処理後に残った
ピン名の全て異なる複数のピンを片方の縦辺に所定間隔
毎に均等に割り付けできるように前記複数の論理回路で
寸法統一されるシンボルの矩形の縦辺の寸法を決め、前
記シンボルの矩形の縦辺の所定間隔毎に異なる縦方向位
置に前記マージ処理後に残ったピン名の全て異なる複数
のピンの形成位置を前記ソート処理後のピン名の並びに
従って割り当て、前記複数の論理回路の各々について、
前記ピン名・属性抽出ステップで抽出された各ピンを前
記シンボルの矩形の縦辺におけるピン名の並びに従って
割り当てられた形成位置に形成するシンボル作成ステッ
プと、 前記複数の論理回路の各々に対応した複数のシンボルの
矩形を縦方向の同一位置において所定間隔を開けて横一
列に並べた状態に位置決めし、横一列に並べた状態に位
置決めされた複数のシンボルの矩形の並び方向の両外側
位置でかつ前記マージ処理後に残ったピン名の全て異な
る複数のピンの形成位置と同じ縦方向位置にポートをマ
ージ処理後のピン属性に従って分配して形成し、前記複
数の論理回路の各々に対応した複数のシンボルの矩形の
同一縦方向位置にそれぞれ形成された各ピンとポートを
接続して機能ブロック回路を生成する機能ブロック回路
生成ステップとを含む半導体回路の回路入力方法。 - 【請求項２】 上位階層で相互に接続したい複数の論理
回路を指定する指定ファイルと前記複数の論理回路の回
路データとを読み込み、前記相互に接続したい複数の論
理回路の各々についてピンのピン名およびピン属性を抽
出するピン名・属性抽出ステップと、 前記ピン名・属性抽出ステップで抽出した全てのピンの
ピン名およびピン属性ならびに、複数のピンの相互間の
接続情報に基づいて、相互に接続すべき複数のピンが存
在したときに前記相互に接続すべき複数のピンを前記相
互に接続すべき複数のピンの中で最も優先度の高いピン
属性をもった一つのピンに併合するマージ処理を前記ピ
ン名・属性抽出ステップで抽出した全てのピンについて
行い、前記マージ処理後に残った相互に接続のない複数
のピンをピン名およびピン属性の所定の優先度に従って
並べ替えるソート処理を行い、前記マージ処理後に残っ
た相互に接続のない複数のピンのピン数に基づいて、前
記マージ処理後に残った相互に接続のない複数のピンを
片方の縦辺に所定間隔毎に均等に割り付けできるように
前記複数の論理回路で寸法統一されるシンボルの矩形の
縦辺の寸法を決め、前記シンボルの矩形の縦辺の所定間
隔毎に異なる縦方向位置に前記マージ処理後に残った相
互に接続のない複数のピンの形成位置を前記ソート処理
後のピン名の並びに従って割り当て、前記複数の論理回
路の各々について、前記ピン名・属性抽出ステップで抽
出された各ピンを前記シンボルの矩形の縦辺におけるピ
ン名の並びに従って割り当てられた形成位置に形成する
シンボル作成ステップと、 前記複数の論理回路の各々に対応した複数のシンボルの
矩形を縦方向の同一位置において所定間隔を開けて横一
列に並べた状態に位置決めし、横一列に並べた状態に位
置決めされた複数のシンボルの矩形の並び方向の両外側
位置でかつ前記マージ処理後に残った相互に接続のない
複数のピンの形成位置と同じ縦方向位置にポートをマー
ジ処理後のピン属性に従って分配して形成し、前記複数
の論理回路の各々に対応した複数のシンボルの矩形の同
一縦方向位置にそれぞれ形成された各ピンとポートを接
続して機能ブロック回路を生成する機能ブロック回路生
成ステップとを含む半導体回路の回路入力方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285100A JPH10134092A (ja) | 1996-10-28 | 1996-10-28 | 半導体回路の回路入力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285100A JPH10134092A (ja) | 1996-10-28 | 1996-10-28 | 半導体回路の回路入力方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134092A true JPH10134092A (ja) | 1998-05-22 |
Family
ID=17687132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8285100A Pending JPH10134092A (ja) | 1996-10-28 | 1996-10-28 | 半導体回路の回路入力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10134092A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500512B1 (ko) * | 2002-09-19 | 2005-07-12 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 배선패턴작성시스템, 배선패턴작성방법, 그 방법을 컴퓨터에 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체 |
| US7870526B2 (en) | 2007-02-20 | 2011-01-11 | Fujitsu Limited | Aid apparatus, computer-readable recording medium in which design aid program is stored, and interactive design aid apparatus |
-
1996
- 1996-10-28 JP JP8285100A patent/JPH10134092A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500512B1 (ko) * | 2002-09-19 | 2005-07-12 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 배선패턴작성시스템, 배선패턴작성방법, 그 방법을 컴퓨터에 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체 |
| US7870526B2 (en) | 2007-02-20 | 2011-01-11 | Fujitsu Limited | Aid apparatus, computer-readable recording medium in which design aid program is stored, and interactive design aid apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6499134B1 (en) | Method of assigning integrated circuit I/O signals in an integrated circuit package | |
| US7243327B1 (en) | Method for automatically routing connections between top side conductors and bottom side conductors of an integrated circuit package | |
| EP0055365A2 (en) | Topology generation process for automated circuit design | |
| US20090293023A1 (en) | Generation of standard cell library components with increased signal routing resources | |
| JP2001522111A (ja) | Ｉｃレイアウトにおけるポリゴン表現 | |
| JPH02115979A (ja) | 半導体集積回路装置のマスクパターンのコンパクション処理方法 | |
| JPH04124855A (ja) | 半導体集積回路装置とそのレイアウト設計方法及びレイアウト設計装置 | |
| JPH0644596B2 (ja) | Ｃｍｏｓセル・レイアウトの形成方法 | |
| KR100216691B1 (ko) | 레이아웃 입력장치 및 방법과 레이아웃 검증장치 및 방법 | |
| US6820048B1 (en) | 4 point derating scheme for propagation delay and setup/hold time computation | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| Xiong et al. | A unified approach to the via minimization problem | |
| US6496968B1 (en) | Hierarchical wiring method for a semiconductor integrated circuit | |
| JPH10134092A (ja) | 半導体回路の回路入力方法 | |
| JP3102365B2 (ja) | 配置配線方法 | |
| US5315534A (en) | Computer process for interconnecting logic circuits utilizing softwire statements | |
| US8555232B2 (en) | Wire routing using virtual landing pads | |
| JP2933605B1 (ja) | レイアウトデータの作成方法 | |
| JP4248925B2 (ja) | 自動フロアプラン決定方法 | |
| JPH06216249A (ja) | Ｉｃチップ自動レイアウト設計システム | |
| WO1998055950A1 (en) | Integrated circuit layout synthesis tool | |
| JP3062149B2 (ja) | 自動配線方法 | |
| US6957401B2 (en) | Integrated circuit (IC) having IC floorplan silhouette-like power supply net, and sea of supply (SoS) electronic design automation (EDA) tool for designing same | |
| JP3130891B2 (ja) | 配線方法 | |
| JP2919412B2 (ja) | マクロセル及びそのレイアウト方法 |