DE19903200B4

DE19903200B4 - Verfahren zum Korrigieren des Maskenlayouts bei der Herstellung von Strukturen auf der Oberfläche eines Halbleiterwafers

Info

Publication number: DE19903200B4
Application number: DE19903200A
Authority: DE
Inventors: Andreas Dr. Jakobs
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 1999-01-27
Filing date: 1999-01-27
Publication date: 2004-02-19
Anticipated expiration: 2019-01-28
Also published as: US6457168B1; DE19903200A1

Abstract

Verfahren zum Korrigieren des Maskenlayouts bei der Herstellung von Strukturen auf der Oberfläche eines Halbleiterwafers, mit den Fertigungsschritten:
a) Erstellung eines den zu fertigenden Strukturen entsprechenden primären Layouts (1, 2, 3) nach vorbestimmten physikalischen Sollparametern der Strukturen,
b) Erstellung eines korrigierten Layouts (1'' , 2'') durch ein erstes Korrigieren des primären Layouts (1, 2, 3) um fabrikations- oder technologiebedingte Abweichungen (4, 5, 6, 7, 8) der Halbleiterstrukturen (1', 2'), die sich nach Fertigung nach dem primären Layout (1, 2, 3) ergeben würden.
c) Berechnung der parasitären Störparameter, welche sich aus fertigen Halbleiterstrukturen (1'' , 2'') ergeben, die dem gemäß Schritt b) erstellten, korrigierten Layout (1'' , 2'') entsprechen,
d) Durchführung einer weiteren Korrektur des primären Layouts (1, 2, 3) entsprechend den Ergebnissen des Berechnungs-Schrittes c) der parasitären Störparameter,
e) Fertigung einer Maske nach dem gemäß den Schritten b) und
d) entsprechend den fabrikations- oder technologiebedingten Abweichungen der Halbleiterstrukturen und den parasitären Störparametern korrigierten Layout,
f) Strukturierung der Oberfläche eines Halbleiterwafers mit der gemäß Schritt e) gefertigten Maske vermittels eines Ätzverfahrens, bei welcher Strukturierung es gegenüber Formgebungen, die nach einem ohne den Schritt b) erstellten Layout auf der Maske gefertigt würden, zu fabrikations- oder technologiebedingten Abweichungen käme.

Description

Die Erfindung bezieht sich auf ein Verfahren zum Korrigieren des Maskenlayouts bei der Herstellung von Strukturen auf der Oberfläche eines Halbleiterwafers.
Moderne integrierte Schaltkreise werden mit immer kleineren Strukturen hergestellt und sollen bei immer höheren Taktfrequenzen betrieben werden. Das macht eine sehr genaue Berechnung der auf dem Halbleiterchip zu bildenden Strukturen, die den integrierten Schaltkreis bilden, zur zwingenden Voraussetzung. Sogar schon nebeneinander verlaufende Leitungen oder Strukturen bilden parasitäre Impedanzen, die die physikalischen Eigenschaften und damit das Schaltverhalten des integrierten Schaltkreises beeinflussen oder sogar verändern können. Treten nun herstellungsbedingt Unterschiede zwischen dem auf einer CAD-Anlage erstellten primären Layouts und dem nach einer daraus gefertigten Maske hergestellten integrierten Schaltkreis auf, so kann das kostenintensive Nachbesserungen des Layouts oder mit Umsatzeinbußen verbundene Zeitverzögerungen bei der Produktion eines neuen Produkts bedeuten. Beides ist im schnelllebigen Halbleitermarkt unbedingt zu verhindern.
Daher ist es von erheblicher Bedeutung, schon vor der Produktion die die Eigenschaften der Schaltkreise verändernden parasitären Widerstände und Kapazitäten der Strukturen auf dem Chip möglichst genau zu kennen und so durch Berechnungen mit einzubeziehen. Durch Simulation, Abänderung und Wiedereingabe des Designs (Layout) wird versucht, sich dem Leistungsmaximum der gegenwärtigen Technologie möglichst gut anzunähern. Diese a priori Kenntnis wird durch Extraktion der parasitären Impedanzen aus dem Layout gewonnen; dies kann mit geeigneten CAD-Werkzeugen durchgeführt werden. Zu nennen wären hier beispielsweise die Softwarepakete DIVA^®, DRACULA^®, oder VAMPIRE^® aus der Produktpalette der Firma Cadence. Mit dieser Software kann jeweils auch eine Extraktion der parasitären Impedanzen durchgeführt werden. Dabei wird in einem bestehenden CAD-Layout vermittels der VAMPIRE^®-Software ein sogenannter Design Rule Check (DRC) durchgeführt, an dem sich die sogenannte Parasitic-Extraction (RCX) anschließt. Im Anschluss daran wird das CAD-Layout um die Ergebnisse der Parasitic-Extraction korrigiert (Veränderungen der Lage oder Breiten von Bahnen oder Strukturen).
Technologisch führt nun die vorausschreitende Verkleinerung der Strukturen auf dem Halbleiterwafer nicht nur zu einer Erhöhung der parasitären Effekte, sondern auch zu zunehmenden Abweichungen der tatsächlichen Strukturen auf dem Halbleitermaterial von den nach der Maske erstellten Strukturen im Layout. Hierbei treten Nachbarschaftseffekte auf, die unter dem Namen "Optical Proximity Effects" zusammengefasst werden. Dabei wird der in die Fachsprache eingegangene Term der Vielfalt der Nichtlinearitäten, die bei der Übertragung der Strukturen auftritt, nicht gerecht, da nicht nur die Nähe der Strukturen eine Rolle spielt, sondern vielmehr auch die Dimensionen der einzelnen Struktur selbst, sowie die Position der benachbart angeordneten Strukturen zueinander. Der Fehler der Abbildung von der Maske ist nun nicht mehr rein durch das Substrat und die Ätztechnik bestimmt, bei der die bekannten Probleme z.B. des Unterätzens auch weiterhin eine Rolle spielen, sondern auch durch die angewendete Technik der Lithographie selbst, wobei Parametern wie der numerischen Apertur, Ausleuchtungsart, Wellenlänge und der Dimension der Strukturen der Maske und deren Beschaffenheit, beispielsweise deren Dicke, große Bedeutung zukommt.
Der zunehmende technologische Einfluss in der Herstellung der Strukturen auf dem Halbleiterwafer führt nun dazu, dass die parasitären Elemente nicht mehr korrekt erfasst werden, da die tatsächlichen Strukturen stark von denen des primären Layouts abweichen. Auch die Korrektur hinsichtlich der nach dem primären Layout berechneten parasitären Elemente kann so nicht mehr zu korrekten Ergebnissen führen.
Aus der EP 0 599 469 A2 ist ein Verfahren zur Maskenerstellung einer integrierten Schaltung für den Millimeter- oder Mikrowellenbereich bekannt geworden, bei der nach erster Erstellung eines Entwurfes für eine Maske anhand dieser eine Schaltungssimulation durchgeführt wird. In der Schaltungssimulation werden die Hochfrequenzeigenschaften der integrierten Schaltung, insbesondere durch Einsatz der elektromagnetischen Feldanalysetheorie bestimmt. Anhand der Ergebnisse kann der Maskenersteller weitere Änderungen an der Maskengeometrie vornehmen, um die gewünschten Hochfrequenzeigenschaften der integrierten Schaltung zu erreichen. Die parasitären Elemente werden hierbei nicht erfasst, und die technologiebedingten Strukturen können nicht berücksichtigt werden.
Aus dem Artikel "Lithography Computer Aidad Design Technology for Embedded Memory in Logic" von OHNUMA, H., u. a. In: Jpn. J. Appl. Phys. Part 1, Bd. 37, 1998, S. 6686 – 6688 ist eine computerunterstützte Lithografietechnik für einen sogenannten eingebetteten Speicher in einer Logik bekannt geworden. Hierbei ist das Problem angesprochen, dass die zu erstellenden Strukturen die optische Auflösung erreichen, und hierdurch die auf einem Wafer erstellten Strukturen in ihrer Form von den vorgegebenen Maskenwerten abweichen. Hierbei werden jedoch lediglich übliche Wege vorgeschlagen, wie die vorgegebenen Strukturen verändert werden können, um ein möglichst den geometrischen Vorgaben entsprechendes Ergebnis zu erzielen. Eine Berücksichtigung der parasitären Elemente findet auch hier nicht statt, wodurch wiederum kostenintensive Nachbesserungen nötig sind.
Aus der DE 197 02 600 A1 ist ein Verfahren zur elektrischen Analyse integrierter Schaltungen bekannt. Dabei wird für jeweils eine Funktionszelle der integrierten Schaltung ein prä zises Modell und für die Umgebung der Funktionseinheit ein grobes Modell zugrunde gelegt. Zur Prozessintegration stellt das Verfahren ausgangsseitig eine Schnittstelle zur Verfügung, an der nachfolgend Daten, etwa zur Herstellung einer Maske oder für ein nachträgliches, aufgrund des Ergebnisses der Simulation als notwendiges erachtetes Trimmen von Leiterbahnen ausgegeben werden. Dabei wird vorausgesetzt, dass die Strukturen in idealer Weise von der Maske auf das Halbleitersubstrat übertragen werden.
Aus der US 5,849,440 ist ein Verfahren zur Inspektion von Masken zur Herstellung von Halbleitereinrichtungen bekannt, bei der die Inspektion mit einer hohen Prüfschärfe erfolgt. Die Maske wird durch Prozessdaten definiert. Aufgrund von Abbildungsfehlern bei der Herstellung der Maske weichen die auf der Maske realisierten Strukturen von den durch die Prozessdaten definierten Idealstrukturen ab. Durch Berechnung und/oder ein empirisches Verfahren werden Abweichungen der realen Strukturen der Maske von den Idealstrukturen ermittelt und mit den Prozessdaten zu Prüfdaten verknüpft. Bei einer Inspektion der Maske wird in der Folge nun auf die Prüfdaten zurückgegriffen, die die tatsächliche Ausprägung der Maske präziser beschreiben als die Prozessdaten. Damit ist es möglich, die Maske gegenüber den rein herstellungsbedingten Fehlern schärfer zu prüfen. Mit Hilfe einer derartigen Maske hergestellte Halbleitereinrichtungen weisen weniger maskenbedingte Fehler auf, als Halbleitereinrichtungen, die mit einer in üblicher Art inspizierten Maske hergestellt wurden.

Aufgabe der Erfindung ist es, ein Verfahren zur Verfügung zu stellen, bei dem die technologisch bedingten Eigenschaften der Fertigung der Strukturen auf dem Halbleiterwafer mit in die Berechnung einfließen und somit zu genaueren Layouts für die Produktion führen.

Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 erfüllt.

Erfindungsgemäß ist vorgesehen, dass das primäre Layout um die fabrikations- oder technologiebedingten Abweichungen der Strukturen auf dem Halbleiterwafer korrigiert wird.

Die Erfindung schlägt vor, die technologie- und fabrikationsbedingten Einflüsse, welche die Ursache für die Abweichung der Formen und Dimensionen der Strukturen auf dem Halbleiterwafer sind, vor der Berechnung der parasitären Störparameter vorzunehmen. Das primäre Layout wird also vor der Berechnung der parasitären Elemente um die technologiebedingten Abweichungen korrigiert, dann die parasitären Elemente bestimmt und nach diesem Ergebnis das Layout korrigiert. Nach diesem korrigierten Layout wird die Ätzmaske erstellt.

Die parasitären Störparameter sind in einer bevorzugten Ausgestaltung der Erfindung durch parasitäre Impedanzen, welche durch die Form und Lage der Strukturen auf dem Halbleitermaterial bestimmt sind, gebildet.

In einer weiterhin bevorzugten Ausgestaltung der Erfindung sind die fabrikations- oder technologiebedingten Abweichungen der Strukturen durch Annäherungseffekte der Leiterbahnen, ätztechnisch bedingte Formveränderungen der Strukturdimensionen, optische Effekte, insbesondere Auflösungseffekte durch Annäherung bzw. Verkleinerung der Strukturen und Belichtungseffekte, hervorgerufen.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Nachfolgend wird die Erfindung anhand mehrerer Zeichnungen weiter erläutert. Im Einzelnen zeigen die schematischen Darstellungen in:
1 eine typische Struktur, wie sie in einem primären Layout und einer danach gefertigten Ätzmaske enthalten ist;
2 eine Struktur auf einem Halbleiterwafer, wie sie nach deren der Fertigung vermittels der Ätzmaske ausgebildet ist; und
3 eine erfindungsgemäße Korrektur des Layouts, nach der die Berechnungen der parasitären Störparameter genauer durchgeführt werden können.
1 zeigt eine Aufsicht auf eine typische Struktur in einem primären Layout, welche vermittels Ätzverfahren und einer hierzu verwendeten nach dem Layout erstellten Maske auf der Oberfläche eines Halbleiterwafers hergestellt werden soll. Da bei sind beispielhaft Leiterbahnen 1 und Endstrukturen oder auch Elektroden 2 gezeigt.
In 2 ist dann ein typisches Ergebnis von auf der Oberfläche eines Halbleiterwafers realisierten Strukturen dargestellt. Durch die Lithographie nahe der optischen Auflösungsgrenze und die Technologieeinflüsse des Ätzvorganges (Unteräzten, Lackaufbringen) kommt es zu vielfältigen Abweichungen der hergestellten Leiterbahnen 1' und Endstrukturen 2' vom primären Layout M (gestrichelte Linien). Es kommt zu Rundungen 5, insbesondere der Ecken, Ausbuchtungen 4, Verkürzungen 7 der Linien- oder Bahnenden, nachbarschaftsabhängigen Variationen der Linien- und Strukturformen und -breiten (auch Isolated-Nested-Effekt genannt) wie beispielsweise Einbuchtungen 8 oder Verlegungen 6, die durch die Zwischenräume 3 mitbestimmt sind.
Die physikalischen Eigenschaften der auf der Oberfläche des Halbleiterwafers geschaffenen Strukturen 1' und 2' in Form der sich aus den Strukturen 1' und 2' selber ergebenden parasitären Widerstände und Kapazitäten werden demzufolge stark von berechneten Werten, denen das primäre Layout aus 1 zugrunde lag, abweichen. Somit wird es zwangsläufig zu Abweichungen des vorausberechneten und simulierten Verhaltens der integrierten Schaltung und deren tatsächlichen Verhalten kommen. Dadurch kann es zu Verzögerungen in der Massenproduktion kommen, oder es sind kostenintensive Korrekturen und Neufertigungen der Ätzmasken erforderlich.
Um die Genauigkeit der Simulation der nachher tatsächlich produzierten Schaltungen zu erhöhen, wird in dem erfindungsgemäßen Verfahren der Technologieeinfluss durch Anwendung eines geeigneten Algorithmus auf Eingangsdaten, die in Form eines mit ersten Korrekturen versehenen, primären Layouts vorliegen, im Vorhinein simuliert. In den Verfahrensschritt, in dem die parasitären Störparameter in Form der parasitären Impedanzen (Parasitic-Extraction) berechnet werden, geht also das hinsichtlich der fabrikations- oder technologiebedingten Abweichungen durch Berechnung veränderte primäre Layout ein.
3 zeigt das Ergebnis eines berechneten Layouts mit hinsichtlich der fabrikations- oder technologiebedingten Abweichungen berechneten Leiterbahnen 1'' und Endstrukturen 2'' nach dem primären Layout M aus der 1. Die Extraktion oder Berechnung der parasitären Störparameter ist aufgrund solchermaßen aufbereiteter Daten wesentlich genauer und führt zu viel besseren Resultaten für ein um die Einflüsse der fabrikations- oder technologiebedingten Abweichungen korrigiertes primäres Layout. Tatsächlich auftretende Kurven und Rundungen werden durch hinreichend genaue in ihrem Winkel voreinstellbare (z.B. 45°) Linien 9 angenähert. Zeitraubende Nachbesserungen an den Layouts und damit verbundene Neuerstellungen von teuren Ätzmasken werden eingespart und der Weg zur Massenproduktion verkürzt.

Claims

Verfahren zum Korrigieren des Maskenlayouts bei der Herstellung von Strukturen auf der Oberfläche eines Halbleiterwafers, mit den Fertigungsschritten: a) Erstellung eines den zu fertigenden Strukturen entsprechenden primären Layouts (1, 2, 3) nach vorbestimmten physikalischen Sollparametern der Strukturen, b) Erstellung eines korrigierten Layouts (1'' , 2'') durch ein erstes Korrigieren des primären Layouts (1, 2, 3) um fabrikations- oder technologiebedingte Abweichungen (4, 5, 6, 7, 8) der Halbleiterstrukturen (1', 2'), die sich nach Fertigung nach dem primären Layout (1, 2, 3) ergeben würden. c) Berechnung der parasitären Störparameter, welche sich aus fertigen Halbleiterstrukturen (1'' , 2'') ergeben, die dem gemäß Schritt b) erstellten, korrigierten Layout (1'' , 2'') entsprechen, d) Durchführung einer weiteren Korrektur des primären Layouts (1, 2, 3) entsprechend den Ergebnissen des Berechnungs-Schrittes c) der parasitären Störparameter, e) Fertigung einer Maske nach dem gemäß den Schritten b) und d) entsprechend den fabrikations- oder technologiebedingten Abweichungen der Halbleiterstrukturen und den parasitären Störparametern korrigierten Layout, f) Strukturierung der Oberfläche eines Halbleiterwafers mit der gemäß Schritt e) gefertigten Maske vermittels eines Ätzverfahrens, bei welcher Strukturierung es gegenüber Formgebungen, die nach einem ohne den Schritt b) erstellten Layout auf der Maske gefertigt würden, zu fabrikations- oder technologiebedingten Abweichungen käme.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die parasitären Störparameter parasitäre Impedanzen sind, welche durch die Form und Lage der Strukturen auf dem Halbleitermaterial gebildet sind.
Verfahren nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass die fabrikations- oder technologiebedingten Abweichungen der Strukturen durch Annäherungseffekte der Leiterbahnen, ätztechnisch bedingte Formveränderungen der Strukturdimensionen, optische Effekte, insbesondere Auflösungseffekte durch Annäherung bzw. Verkleinerung der Strukturen und Belichtungseffekte, hervorgerufen werden.