DE19903200A1

DE19903200A1 - Verfahren zur Herstellung von Strukturen auf der Oberfläche eines Halbleiterwafers

Info

Publication number: DE19903200A1
Application number: DE19903200A
Authority: DE
Inventors: Andreas Jakobs
Original assignee: Siemens AG
Current assignee: Polaris Innovations Ltd
Priority date: 1999-01-27
Filing date: 1999-01-27
Publication date: 2000-08-10
Anticipated expiration: 2019-01-28
Also published as: DE19903200B4; US6457168B1

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung von Strukturen auf der Oberfläche eines Halbleiterwafers, wobei nach Erstellung eines den zu fertigenden Strukturen entsprechenden primären Layouts nach vorbestimmten physikalischen Sollparametern der Strukturen, Berechnung der parasitären Störparameter, welche sich aus den Halbleiterstrukturen nach Fertigung nach dem primären Layout ergeben würden, Korrektur des Layouts emtsprechend den Ergebnissen des Berechnungsschrittes der parasitären Störparameter, Fertigung einer Maske nach dem entsprechend den parasitären Störparametern korrigierten Layout, die Oberfläche eines Halbleiterwafers vermittels eines Ätzverfahrens strukturiert wird, welche Strukturierung gegenüber den nach dem korrigierten Layout gefertigten Formgebungen auf der Maske fabrikations- oder technologiebedingte Abweichungen aufweisen, wobei das primäre Layout um die fabrikations- oder technologiebedingten Abweichungen der Strukturen korrigiert wird.

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von Strukturen auf der Oberfläche eines Halbleiterwafers nach dem Oberbegriff des Anspruchs 1.

Moderne integrierte Schaltkreise werden mit immer kleineren Strukturen hergestellt und sollen bei immer höheren Taktfre quenzen betrieben werden. Das macht eine sehr genaue Berech nung der auf dem Halbleiterchip zu bildenden Strukturen, die den integrierten Schaltkreis bilden zur zwingenden Vorausset zung. Sogar schon nebeneinander verlaufende Leitungen oder Strukturen bilden parasitäre Impedanzen, die die physikali schen Eigenschaften und damit das Schaltverhalten des inte grierten Schaltkreises beeinflussen oder sogar verändern kön nen. Treten nun herstellungsbedingt Unterschiede zwischen dem auf einer CAD-Anlage erstellten primären Layouts und dem nach einer daraus gefertigten Maske hergestellten integrierten Schaltkreises so kann das kostenintensive Nachbesserungen des Layouts oder mit Umsatzeinbußen verbundene Zeitverzögerungen bei der Produktion eines neuen Produkts bedeuten. Beides ist im schnelllebigen Halbleitermarkt unbedingt zu verhindern.

Daher ist es von erheblicher Bedeutung, schon vor der Produk tion die die Eigenschaften der Schaltkreise verändernden pa rasitären Widerstände und Kapazitäten der Strukturen auf dem Chip möglichst genau zu kennen und so durch Berechnungen mit einzubeziehen. Durch Simulation, Abänderung und Wiedereingabe des Designs (Layout) wird versucht, sich dem Leistungsmaximum der gegenwärtigen Technologie möglichst gut anzunähern. Diese a priori Kenntnis wird durch Extraktion der parasitären Impe danzen aus dem Layout gewonnen; dies kann mit geeigneten CAD- Werkzeugen durchgeführt werden. Zu nennen wären hier bei spielsweise die Softwarepakete DIVA, DRACULA, oder VAMPIRE aus der Produktpalette der Firma Cadence. Mit dieser Software kann jeweils auch eine Extraktion der parasitären Impedanzen durchgeführt werden. Dabei wird in einem bestehenden CAD- Layout vermittels der VAMPIRE-Software ein sogenannter Design Rule Check (DRC) durchgeführt, an dem sich die sogenannte Pa rasitic-Extraction (RCX) anschließt. Im Anschluss daran wird das CAD-Layout um die Ergebnisse der Parasitic-Extraction korrigiert (Veränderungen der Lage oder Breiten von Bahnen oder Strukturen).

Technologisch führt nun die vorausschreitende Verkleinerung der Strukturen auf dem Halbleiterwafer nicht nur zu einer Er höhung der parasitären Effekte, sondern auch zu zunehmenden Abweichungen der tatsächlichen Strukturen auf dem Halbleiter material von den nach der Maske erstellen Strukturen im Lay out. Hierbei treten Nachbarschaftseffekte auf, die unter dem Namen "Optical Proximity Effects" zusammengefasst werden. Wo bei der in die Fachsprache eingegangene Term der Vielfalt der Nichtlinearitäten die bei der Übertragung der Strukturen auf tritt nicht gerecht wird, da nicht nur die Nähe der Struktu ren eine Rolle spielt, sondern vielmehr auch die Dimensionen der einzelnen Struktur selbst, sowie die Position der benach bart angeordneten Strukturen zueinander. Der Fehler der Ab bildung von der Maske ist nun nicht mehr rein durch das Sub strat und die Ätztechnik bestimmt, bei der die bekannten Pro bleme z. B. des Unterätzens auch weiterhin eine Rolle spielen, sondern auch durch die angewendete Technik der Lithographie selbst, wobei Parametern wie der numerische Apertur, Aus leuchtungsart, Wellenlänge und die Dimension der Strukturen der Maske und deren Beschaffenheit, beispielsweise deren Dic ke, große Bedeutung zukommt.

Der zunehmende technologische Einfluss in der Herstellung der Strukturen auf dem Halbleiterwafer führt nun dazu, dass die parasitären Elemente nicht mehr korrekt erfasst werden, da die tatsächlichen Strukturen stark von denen des primären Layouts abweichen. Auch die Korrektur hinsichtlich der nach dem primären Layout berechneten parasitären Elemente kann so nicht mehr zu korrekten Ergebnissen führen.

Aufgabe der Erfindung ist es, ein Verfahren zur Verfügung zu stellen, bei dem die technologisch bedingten Eigenschaften der Fertigung der Strukturen auf dem Halbleiterwafer mit in die Berechnung einfließen und somit zu genaueren Layouts für die Produktion führen.

Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 er füllt.

Erfindungsgemäß ist vorgesehen, dass das primäre Layout um die fabrikations- oder technologiebedingten Abweichungen der Strukturen auf dem Halbleiterwafer korrigiert wird.

Die Erfindung schlägt vor, die technologie- und fabrikations bedingten Einflüsse, welche die Ursache für die Abweichung der Formen und Dimensionen der Strukturen auf dem Halbleiter wafer sind, vor der Berechnung der parasitären Störparameter, hinsichtlich derer bereits eine Layoutkorrektur vorgenommen wird, vorzunehmen. Das primäre Layout wird also vor der Be rechnung der parasitären Elemente um die technologiebedingten Abweichungen korrigiert, dann die parasitären Elemente be stimmt und nach diesem Ergebnis das Layout korrigiert. Nach diesem korrigierten Layout wird die Ätzmaske erstellt.

In einer bevorzugten Ausgestaltung der Erfindung wird das Layout nach den Korrekturen entsprechend den fabrikations- oder technologiebedingten Abweichungen der Strukturen nach dem Strukturierungsverfahren hinsichtlich parasitärer Störpa rameter der Leiterbahnen und Strukturen auf dem Halbleiterwa fer korrigiert. Dieser Teilaspekt der Erfindung schlägt vor erst das primäre Layout hinsichtlich der Technologieeinflüsse zu korrigieren und danach hinsichtlich der parasitären Stör parameter zu korrigieren. Der Vorteil gegenüber einer nach der Korrektur bezüglich der parasitären Störparameter durch geführten Korrektur hinsichtlich der Technologieeinflüsse liegt in einer wesentlich besseren Integration in bestehende Vorgehensweisen.

Die parasitären Störparameter sind in einer besonders bevor zugten Ausgestaltung der Erfindung durch parasitäre Impedan zen, welche durch die Form und Lage der Strukturen auf dem Halbleitermaterial bestimmt sind, gebildet.

In einer weiterhin bevorzugten Ausgestaltung der Erfindung sind die fabrikations- oder technologiebedingten Abweichungen der Strukturen durch Annäherungseffekte der Leiterbahnen, ätztechnisch bedingte Formveränderungen der Strukturdimensio nen, optische Effekte, insbesondere Auflösungseffekte durch Annäherung bzw. Verkleinerung der Strukturen und Belichtungs effekte, hervorgerufen.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Nachfolgend wird die Erfindung anhand mehrerer Zeichnungen weiter erläutert. Im Einzelnen zeigen die schematischen Dar stellungen in:

Fig. 1 eine typische Struktur, wie sie in einem primären Layout und einer danach gefertigten Ätzmaske enthal ten ist,

Fig. 2 eine Struktur auf einem Halbleiterwafer, wie sie nach deren der Fertigung vermittels der Ätzmaske; und

Fig. 3 eine erfindungsgemäße Korrektur des Layouts, nach der die Berechnungen der parasitären Störparameter kor rekt durchgeführt werden.

Fig. 1 zeigt eine Aufsicht auf eine typische Struktur in ei nem primären Layout, welche vermittels Ätzverfahren und einer hierzu verwendeten nach dem Layout erstellten Maske auf der Oberfläche eines Halbleiterwafers hergestellt werden soll. Dabei sind beispielhaft Leiterbahnen 1 und Endstrukturen oder auch Elektroden 2 gezeigt.

In Fig. 2 ist dann ein typisches Ergebnis von auf der Ober fläche eines Halbleiterwafers realisierten Strukturen darge stellt. Durch die Lithographie nahe der optischen Auflösungs grenze und die Technologieeinflüsse des Ätzvorganges (Un teräzten, Lackaufbringen) kommt es zu vielfältigen Abweichun gen vom primären Layout (gestrichelte Linien). Es kommt zu Rundungen 5, insbesondere der Ecken, Ausbuchtungen 4, Verkür zungen 7 der Linien- oder Bahnenden, nachbarschaftsabhängigen Variationen der Linien- und Strukturformen und -breiten (auch Isolated-Nested-Effekt genannt) wie beispielsweise Einbuch tungen 8 oder Verlegungen 6, die durch die Zwischenräume 3 mitbestimmt sind.

Die physikalischen Eigenschaften der auf der Oberfläche des Halbleiterwafers geschaffenen Strukturen in Form der sich aus den Strukturen selber ergebenden parasitären Widerständen und Kapazitäten werden demzufolge stark von berechneten Werten, denen das primäre Layout aus Fig. 1 zugrunde lag, abweichen. Somit wird es zwangsläufig zu Abweichungen des vorausberech neten und simulierten Verhaltens der integrierten Schaltung und deren tatsächlichen Verhalten kommen. Dadurch kann es zu Verzögerungen in der Massenproduktion kommen, oder es sind kostenintensive Korrekturen und Neufertigungen der Ätzmasken erforderlich.

Um die Genauigkeit der Simulation der nachher tatsächlich produzierten Schaltungen zu erhöhen, wird in dem erfindungs gemäßen Verfahren der Technologieeinfluss durch Anwendung ei nes geeigneten Algorithmus auf Eingangsdaten, die in Form ei nes primären Layouts vorliegen, im Vorhinein simuliert. In den Verfahrensschritt in dem die parasitären Störparameter in Form der parasitären Impedanzen (Parasitic-Extraction) be rechnet werden geht also das durch Berechnung veränderte pri märes Layout ein.

Fig. 3 zeigt das Ergebnis eines berechneten Layouts nach dem primären Layout aus Fig. 1. Die Extraktion oder Berechnung der parasitären Störparameter ist aufgrund solchermaßen auf bereiteten Daten wesentlich genauer und führt zu viel besse ren Resultaten für ein um die Einflüsse der parasitären Störparameter korrigierten primären Layouts. Tatsächlich auf tretende Kurven und Rundungen werden durch hinreichend genaue in ihrem Winkel voreinstellbare (z. B. 45°) Linien 9 angenä hert. Zeitraubende Nachbesserungen an den Layouts und damit verbundene Neuerstellung von teuren Ätzmasken werden einge spart und der Weg zur Massenproduktion verkürzt.

Claims

1. Verfahren zur Herstellung von Strukturen auf der Oberflä che eines Halbleiterwafers, mit den Fertigungsschritten:

- Erstellung eines den zu fertigenden Strukturen entsprechen den primären Layouts nach vorbestimmten physikalischen Soll parametern der Strukturen,
- Berechnung der parasitären Störparameter, welche sich aus den Halbleiterstrukturen nach Fertigung nach dem primären Layout ergeben würden,
- Korrektur des Layouts entsprechend den Ergebnissen des Be rechnungsschrittes der parasitären Störparameter,
- Fertigung einer Maske nach dem entsprechend den parasitären Störparametern korrigierten Layout,
- Strukturierung der Oberfläche eines Halbleiterwafers ver mittels eines Ätzverfahrens, welche Strukturierung gegenüber den nach dem korrigierten Layout gefertigten Formgebungen auf der Maske fabrikations- oder technologiebedingte Abweichungen aufweisen,

dadurch gekennzeichnet, dass das primäre Layout um die fabrikations- oder technolo giebedingten Abweichungen der Strukturen korrigiert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Layout nach den Korrekturen entsprechend den fabri kations- oder technologiebedingten Abweichungen der Struktu ren nach dem Strukturierungsverfahren hinsichtlich parasitä rer Störparameter der Leiterbahnen und Strukturen auf dem Halbleiterwafer korrigiert wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die parasitären Störparameter parasitäre Impedanzen sind, welche durch die Form und Lage der Strukturen auf dem Halbleitermaterial gebildet sind.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die fabrikations- oder technologiebedingten Abweichungen der Strukturen durch Annäherungseffekte der Leiterbahnen, ätztechnisch bedingte Formveränderungen der Strukturdimensio nen, optische Effekte, insbesondere Auflösungseffekte durch Annäherung bzw. Verkleinerung der Strukturen und Belichtungs effekte, hervorgerufen werden.