DE102019123621A1 - Routungsressourcenverbesserndes verfahren zum generieren von layout-diagrammen, und system dafür - Google Patents

Routungsressourcenverbesserndes verfahren zum generieren von layout-diagrammen, und system dafür Download PDF

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Abstract

Ein Verfahren (zur Herstellung einer Halbleitervorrichtung) umfasst, für ein Layout-Diagramm, das auf einem nicht-transitorischen, computerlesbaren Medium gespeichert ist, das Generieren des Layout-Diagramms, einschließlich: Auswählen einer in Frage kommenden Struktur in dem Layout-Diagramm, wobei die in Frage kommende Struktur eine erste leitfähige Struktur in der M_2nd-Ebene (erste M_2nd-Struktur) oder eine erste leitfähige Struktur in der M_1st-Ebene (erste M_1st-Struktur) ist; Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt; und Ändern einer Größe der in Frage kommenden Struktur, wodurch das Layout-Diagramm überarbeitet wird.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der am 28. September 2018 eingereichten vorläufigen US-Patentanmeldung mit der Seriennummer 62/739,053 , die hiermit durch Bezugnahme in vollem Umfang aufgenommen wird.
  • HINTERGRUND
  • Ein integrierter Schaltkreis („IC“) enthält eine oder mehrere Halbleitervorrichtungen. Eine Möglichkeit, eine Halbleitervorrichtung darzustellen, besteht in einem Draufsichtdiagramm, das als Layout-Diagramm bezeichnet wird. Layout-Diagramme werden in einem Kontext von Designregeln generiert. Ein Satz von Designregeln erlegt der Platzierung entsprechender Strukturen in einem Layout-Diagramm Beschränkungen auf, zum Beispiel geografische/räumliche Beschränkungen, Konnektivitätsbeschränkungen, oder dergleichen. Oft enthält ein Satz von Designregeln eine Teilmenge von Designregeln, die sich auf den Abstand und andere Interaktionen zwischen Strukturen in benachbarten oder angrenzenden Zellen beziehen, wobei die Strukturen Leiter in einer Metallisierungsschicht darstellen.
  • In der Regel ist ein Satz von Designregeln spezifisch für einen Prozesstechnologieknoten, mit dem eine Halbleitervorrichtung auf der Basis eines Layout-Diagramms hergestellt wird. Der Designregelsatz kompensiert die Variabilität des entsprechenden Prozesstechnologieknotens. Eine solche Kompensation erhöht die Wahrscheinlichkeit, dass eine reale Halbleitervorrichtung, die aus einem Layout-Diagramm resultiert, ein akzeptables Gegenstück der virtuellen Vorrichtung ist, auf der das Layout-Diagramm basiert.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 ist ein Blockdiagramm gemäß einigen Ausführungsformen.
    • 2A-2F sind entsprechende Layout-Diagramme 200A-200F gemäß einigen Ausführungsformen.
    • 3A-3H sind entsprechende Layout-Diagramme 300A-300H gemäß einigen Ausführungsformen.
    • 4A-4D sind entsprechende Querschnittsansichten 400A-400D gemäß einigen Ausführungsformen.
    • 5 ist ein Flussdiagramm eines Verfahrens gemäß einigen Ausführungsformen.
    • 6A-6E sind entsprechende Flussdiagramme entsprechender Verfahren gemäß einigen Ausführungsformen.
    • 7 ist ein Blockdiagramm eines EDA (Electronic Design Automation)-Systems gemäß einigen Ausführungsformen.
    • 8 ist ein Blockdiagramm eines Fertigungssystems für integrierte Schaltkreise (ICs) und eines damit verbundenen IC-Fertigungsflusses gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele für Komponenten, Werte, Operationen, Materialien, Anordnungen, oder dergleichen beschrieben, um die vorliegende Offenlegung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Beschränkung. Andere Komponenten, Werte, Operationen, Materialien, Anordnungen, oder dergleichen werden ebenfalls in Betracht gezogen. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch Beziehungen zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Für einige Ausführungsformen enthält das Generieren eines Layout-Diagramms: Auswählen einer in Frage kommenden Struktur in dem Layout-Diagramm, zum Beispiel einer Mi-Struktur oder einer Mo-Struktur; Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt; und Ändern einer Größe der in Frage kommenden Struktur, wodurch das Layout-Diagramm überarbeitet wird, was eine Mo-Routungsressource verbessert. In einigen Ausführungsformen ist der Kontext für das Generieren des Layout-Diagramms eine erste Designregel (Designregel 1), eine Designregel 2, eine Designregel 3 oder eine Designregel 4. In einigen Ausführungsformen, in denen der Kontext Designregel 3 ist, wird die Größe der in Frage kommenden Struktur geändert, indem die Größe der in Frage kommenden Struktur reduziert wird. In einigen Ausführungsformen, in denen der Kontext Designregel 1 oder Designregel 2 ist, wird die Größe der in Frage kommenden Struktur geändert, indem die in Frage kommende Struktur aus dem Layout-Diagramm entfernt wird. In einigen Ausführungsformen, in denen der Kontext Designregel 4 ist, wird die Größe der in Frage kommenden Struktur geändert, indem die Größe der in Frage kommenden Struktur vergrößert wird.
  • FIG. ist ein Blockdiagramm einer Halbleitervorrichtung 100 gemäß einigen Ausführungsformen.
  • In 1 enthält die Halbleitervorrichtung 100 unter anderem ein Schaltkreismakro (im Folgenden Makro) 101. In einigen Ausführungsformen ist das Makro 101 ein Logikmakro. In einigen Ausführungsformen ist das Makro 101 ein SRAM-Makro. In einigen Ausführungsformen ist das Makro 101 ein anderes Makro als ein Logikmakro oder ein SRAM-Makro. Das Makro 101 enthält unter anderem eine oder mehrere Zellenregionen 104, die in einer Reihe 102 angeordnet sind. In einigen Ausführungsformen wird jede Zellenregion 104 auf der Basis eines Layout-Diagramms implementiert, das sich aus einer oder mehreren der im vorliegenden Text offenbarten Designregeln ergibt und somit eine verbesserte Mo-Routungsressource aufweist.
  • 2A-2B sind entsprechende Layout-Diagramme 200A-200B gemäß einigen Ausführungsformen.
  • Gemäß einigen Ausführungsformen stellt das Layout-Diagramm 200A ein anfängliches Layout-Diagramm dar, und das Layout-Diagramm 200B stellt ein entsprechendes Layout-Diagramm dar, das aus einem oder mehreren im vorliegenden Text offenbarten Verfahren resultiert.
  • 2A-2B nehmen ein orthogonales XYZ-Koordinatensystem an, in dem die X-Achse, die Y-Achse und die Z-Achse eine erste, eine zweite bzw. eine dritte Richtung darstellen. In einigen Ausführungsformen entsprechen die erste, die zweite und die dritte Richtung einem anderen orthogonalen Koordinatensystem als dem XYZ-Koordinatensystem.
  • In 2A enthält das Layout-Diagramm 200A eine Zelle 204(1)(A). Die Zelle 204(1)(A) repräsentiert eine Zellenregion in einer Halbleitervorrichtung auf der Basis des Layout-Diagramms 200A. Die Zelle 204(1)(A) ist in einer Reihe 202 angeordnet, die sich in dem Wesentlichen in der ersten Richtung erstreckt (horizontal erstreckt). Obgleich aus Gründen der Einfachheit der Darstellung nicht dargestellt, enthält die Reihe 202 in einigen Ausführungsformen zusätzliche Instanzen von Zellen, zum Beispiel die Zelle 204(1)(A) und/oder andere Zellen. Die Reihe 202 enthält die Teilreihen 203N und 203P.
  • Das Layout-Diagramm 200A enthält des Weiteren: Aktivbereichsstrukturen 208P und 208N; MD-Strukturen 210(1), 210(2), 210(3), 210(4), 210(5), 210(6), 210(7), 210(8), 210(9), 210(10) und 210(11); Gate-Strukturen 212(1), 212(2), 212(3), 212(4), 212(5), 214(1), 214(2), 214(2), 214(3) und 214(4); VGD-Strukturen 216(1), 216(2), 216(3), 216(4), 216(5), 216(6), 216(7), 216(8), 216(9), 216(10), 216(11) und 216(12); M0-Strukturen 218(1), 218(2), 218(3), 218(4), 218(5), 218(6), 218(7), 218(8) und 218(9); VIA0-Strukturen 220(1), 220(2), 220(3), 220(4) und 220(5); und M1-Strukturen 222(1), 222(2), 222(3) und 222(4). In einigen Ausführungsformen enthält die Zelle 204(1)(A): Aktivbereichsstrukturen 208P und 208N; MD-Strukturen 210(1)-210(11); Gate-Strukturen 212(1)-214(4); VGD-Strukturen 216(1)-216(12); M0-Strukturen 218(2)-218(8); Abschnitte der M0-Strukturen 218(1) und 218(9); VIA0-Strukturen 220(1)-220(5); und M1-Strukturen 222(1)-222(4).
  • In dem Beispiel von 2A wird angenommen, dass: die Mo-Strukturen 218(1) und 218(9) Energienetz (Power Grid, PG)-Strukturen sind, die entsprechende Leiter in einem Energienetz einer Halbleitervorrichtung darstellen, die auf der Basis des Layout-Diagramms 200A hergestellt wird; und die Mo-Strukturen 218(2)-218(8) Routungsstrukturen sind, die Nicht-PG-Leiter einer Halbleitervorrichtung darstellen, die auf der Basis des Layout-Diagramms 200A hergestellt wird. In einigen Ausführungsformen ist die PG-Struktur 218(1) zum Bereitstellen einer ersten Systemreferenzspannung vorgesehen, und die PG-Struktur 218(9) ist zum Bereitstellen einer zweiten Systemreferenzspannung vorgesehen. In 2A ist die PG-Struktur 218(1) zur Bereitstellung von VDD vorgesehen, und die PG-Struktur 218(9) ist zur Bereitstellung von VSS vorgesehen. In einigen Ausführungsformen ist die PG-Struktur 218(1) zur Bereitstellung von VSS vorgesehen, und die PG-Struktur 218(9) ist zur Bereitstellung von VDD vorgesehen. In einigen Ausführungsformen sind die PG-Strukturen 218(1) und 218(9) zum Bereitstellen entsprechender Spannungen vorgesehen, die keine entsprechende VDD und VSS oder entsprechende VSS und VDD sind.
  • Die Aktivbereichsstrukturen 208P und 208N, die MD-Strukturen 210(1)-210(11), die Gate-Strukturen 212(1)-212(5) und 214(1)-214(4) und die VGD-Strukturen 216(1)-216(12) sind in einer Transistorebene des Layout-Diagramms 200A enthalten, die einer Transistorschicht einer Halbleitervorrichtung entspricht, die auf dem Layout-Diagramm 200A basiert. Die Mo-Strukturen 218(1)-218(9) sind in einer Ebene M0 einer Metallisierung in dem Layout-Diagramm 200A enthalten, die einer Schicht M0 einer Metallisierung einer Halbleitervorrichtung entspricht, die auf dem Layout-Diagramm 200A basiert. Die VIA0-Strukturen 220(1)-220(5) sind auf einer Ebene V0 einer Interconnect-Verbindung in dem Layout-Diagramm 200A enthalten, die einer Schicht V0 einer Interconnect-Verbindung einer Halbleitervorrichtung entspricht, die auf dem Layout-Diagramm 200A basiert. Die M1-Strukturen 222(1)-222(4) sind in einer M1-Metallisierungsebene enthalten, die einer Schicht M1 einer Metallisierung einer Halbleitervorrichtung entspricht, die auf dem Layout-Diagramm 200A basiert.
  • Die MD-Strukturen 210(1)-210(11) und die Gate-Strukturen 212(1)-212(5) und 214(1)-214(4) befinden sich über entsprechenden Abschnitten der Aktivbereichsstrukturen 208P und 208N. In einigen Ausführungsformen befinden sich die Aktivbereichsstrukturen 208P und 208N über einer Substratstruktur (nicht gezeigt). Die VGD-Strukturen 216(1)-216(12) befinden sich über entsprechenden Abschnitten der MD-Strukturen 210(1)-210(7) und 210(11) und der Gate-Strukturen 212(1)-212(5). Die Mo-Strukturen 218(1)-218(9) befinden sich über entsprechenden VGD-Strukturen 216(1)-216(12). Die VIAo-Strukturen 220(1)-220(5) befinden sich über entsprechenden Mo-Strukturen 218(2)-218(5) und 218(7). Die Mi-Strukturen 222(1)-222(4) befinden sich über entsprechenden VIAo-Strukturen 220(1)-220(5).
  • Das Layout-Diagramm 200A nimmt einen entsprechenden Halbleiterprozesstechnologieknoten an, der verschiedene Designregeln zum Generieren eines Layout-Diagramms enthält. Das Layout-Diagramm 200A nimmt des Weiteren an, dass die Designregeln einer Nummerierungskonvention folgen, bei der eine erste Metallisierungsebene (M_ist) und eine entsprechende erste Ebene von Interconnect-Strukturen (V_1st) entsprechend als Mo und Vo bezeichnet werden. Die Ebenen Mo und Vo des Layout-Diagramms 200A stellen entsprechend die Schicht Mo einer Metallisierung und die Schicht Vo von Interconnect-Strukturen in einer Halbleitervorrichtung dar, die auf dem Layout-Diagramm 200A basiert. In einigen Ausführungsformen nimmt die Nummerierungskonvention an, dass die Ebene M_1st und die Ebene V_1st entsprechend als M1 und V1 bezeichnet werden.
  • Die Aktivbereichsstrukturen 208P und 208N und Mo-Strukturen 218(1)-218(9) weisen entsprechende lange Achsen auf, die sich im Wesentlichen entlang der X-Achse erstrecken (horizontal erstrecken). Die MD-Strukturen 210(1)-210(11), die Gate-Strukturen 212(1)-212(5) und 214(1)-214(4) und die M1-Strukturen 222(1)-222(4) haben entsprechende lange Achsen, die sich im Wesentlichen entlang der Y-Achse erstrecken (vertikal erstrecken).
  • In 2A stellen die Aktivbereichsstrukturen 208P und 208N entsprechende NMOS- und NMOS-Finnen in einer Halbleitervorrichtung dar, die auf dem Layout-Diagramm 200A basiert. Dementsprechend sind die Aktivbereichsstrukturen 208P und 208N für entsprechende NMOS-FinFET- und NMOS-FinFET-Konfigurationen vorgesehen und werden als entsprechende Finnenstrukturen 208P und 208N bezeichnet. In einigen Ausführungsformen sind die Finnenstrukturen 208P und 208N entsprechend für die NMOS- und NMOS-Konfiguration vorgesehen. Obgleich aus Gründen der Einfachheit der Darstellung nicht gezeigt, enthält jede der Teilreihen 203N und 203P in einigen Ausführungsformen zwei oder mehr Finnenstrukturen, die entsprechend für die NMOS-FinFET- und die NMOS-FinFET-Konfiguration vorgesehen sind. In einigen Ausführungsformen sind die Aktivbereichsstrukturen 208P und 208N für die Konfiguration planarer Transistoren vorgesehen und stellen somit entsprechende aktive Regionen in einer Zellenregion dar, die auf der Zelle 204(1)(A) basiert. In einigen Ausführungsformen sind die Aktivbereichsstrukturen 208P und 208N für die Konfiguration von Nanodrähten vorgesehen. In einigen Ausführungsformen sind die Aktivbereichsstrukturen 208P und 208N für die Konfiguration von Nanolagen vorgesehen. In einigen Ausführungsformen sind die Aktivbereichsstrukturen 208P und 208N für die Gate-All-Around (GAA)-Konfiguration vorgesehen. In einigen Ausführungsformen, in denen eine aktive Region als eine oxiddimensionierte (OD) Region bezeichnet wird, werden die Aktivbereichsstrukturen 208P und 208N als entsprechende OD-Strukturen 208P und 208N bezeichnet.
  • In dem Layout-Diagramm 200A stellen die MD-Strukturen 210(1)-210(11) entsprechende leitfähige MD-Strukturen in einer Transistorschicht einer Halbleitervorrichtung dar, die auf dem Layout-Diagramm 200A basiert. Die Gate-Strukturen 212(1)-212(5) und 214(1)-214(4) stellen entsprechende Gate-Strukturen in einer Transistorschicht einer Halbleitervorrichtung dar, die auf dem Layout-Diagramm 200A basiert. Die VGD-Strukturen 216(1)-216(12) stellen entsprechende VG- oder VD-Strukturen in einer Transistorschicht einer Halbleitervorrichtung dar, die auf dem Layout-Diagramm 200A basiert. Eine VG-Struktur (siehe 4B) koppelt eine Gate-Struktur elektrisch mit einem entsprechenden leitfähigen Mo-Segment. Eine VD-Struktur (siehe 4A) koppelt eine Drain/Source-Struktur elektrisch mit einem entsprechenden leitfähigen Mo-Segment. Die Mo-Strukturen 218(1)-218(9) stellen entsprechende leitfähige Segmente in der Schicht Mo einer Metallisierung einer Halbleitervorrichtung dar, die auf dem Layout-Diagramm 200A basiert. Die VIAo-Strukturen 220(1)-220(5) stellen entsprechende Interconnect-Strukturen, zum Beispiel Durchkontaktierungen, in einer Schicht Vo einer Interconnect-Verbindung einer Halbleitervorrichtung dar, die auf dem Layout-Diagramm 200A basiert. Die Mi-Strukturen 222(1)-222(4) stellen entsprechende leitfähige Segmente in einer Schicht M1 einer Metallisierung einer Halbleitervorrichtung dar, die auf dem Layout-Diagramm 200A basiert.
  • In 2A sind die Gate-Strukturen 212(1)-212(5) in der Zelle 204(1)(A) enthalten. Relativ zu der X-Achse sind die Gate-Strukturen 214(1)-214(4) in der Zelle 204(1)(A) enthalten. Relativ zu der Y-Achse sind die Gate-Strukturen 214(1) und 214(3) im Wesentlichen kollinear, und die Gate-Strukturen 214(2) und 214(4) sind im Wesentlichen kollinear. In einigen Ausführungsformen (nicht gezeigt) werden die Gate-Strukturen 214(1) und 214(3) fusioniert und mit einer Schnittstruktur überlagert, was (praktisch) zu zwei diskreten Gate-Strukturen führt, die den Gate-Strukturen 214(1) und 214(3) entsprechen. In einigen Ausführungsformen (nicht gezeigt) werden die Gate-Strukturen 214(2) und 214(4) fusioniert und mit einer Schnittstruktur überlagert, was (praktisch) zu zwei diskreten Gate-Strukturen führt, die den Gate-Strukturen 214(2) und 214(4) entsprechen.
  • In Bezug auf das Layout-Diagramm 200A sind die Gate-Strukturen 212(1)-212(5) in einigen Ausführungsformen aktive Gate-Strukturen. In einigen Ausführungsformen werden die Gate-Strukturen 214(1)-214(4) entsprechend als aktive oder Dummy-Gate-Strukturen bezeichnet. In einigen Ausführungsformen werden die Gate-Strukturen 212(1)-212(5) und 214(1)-214(4) entsprechend als aktive oder Dummy-Gate-Strukturen bezeichnet, je nachdem, ob die entsprechenden Aktivbereichsstrukturen 208P und 208N in Bezug auf die X-Achse im Wesentlichen kontinuierlich oder im Wesentlichen diskontinuierlich an einer Seitengrenze der die Zelle 204(1)(A) verlaufen. In einigen Ausführungsformen, in denen eine Aktivbereichsstruktur an einer Seitengrenze der Zelle 204(1)(A) im Wesentlichen kontinuierlich verläuft, wird die Konfiguration als eine Continuous Oxide Diffusion (CNOD)-Konfiguration bezeichnet. In einigen Ausführungsformen, in denen eine CNOD-Konfiguration vorliegt, ist eine Region der Aktivbereichsstruktur, die eine Seitengrenze der Zelle überlappt, zur Dotierung vorgesehen, was zu einer Füllregion in einer entsprechenden Halbleitervorrichtung führt. In einigen Ausführungsformen, in denen eine Aktivbereichsstruktur an einer Seitengrenze der Zelle 204(1)(A) im Wesentlichen diskontinuierlich verläuft, wird die Konfiguration als eine Continuous Poly Over Diffusion Edge (CPODE)-Konfiguration bezeichnet. In einigen Ausführungsformen, in denen eine CPODE-Konfiguration vorhanden ist, ist eine Isolatorstruktur (nicht gezeigt) über einer Region angeordnet, die einen Bruch in der Aktivbereichsstruktur an einer Seitengrenze der Zelle darstellt. In einigen Ausführungsformen ist eine aktive Gate-Struktur zum Empfangen eines Signals in Bezug auf die Funktion eines Schaltkreises vorgesehen, den die Zelle 204(1)(A) darstellt. In einigen Ausführungsformen stellt eine Dummy-Gate-Struktur in Bezug auf die X-Achse eine Dummy-Gate-Struktur dar, die hilft, eine Isolierung zwischen der Zellenregion, die der Zelle 204(1)(A) entspricht, und einer benachbarten, zum Beispiel angrenzenden, Zellenregion (nicht gezeigt) zu bilden. In einigen Ausführungsformen ist eine Dummy-Gate-Struktur so konfiguriert, dass sie schwimmt, so dass das Dummy-Gate-Struktur entsprechend als schwimmend bezeichnet wird, zum Beispiel im Fall einer CPODE-Konfiguration. In einigen Ausführungsformen ist in Bezug auf die X-Achse eine Dummy-Gate-Struktur dafür konfiguriert, eine Spannung zu empfangen, welche die Leitung in einem darunter liegenden Abschnitt der entsprechenden Finne hemmt, zum Beispiel eine Inversionsschicht in dem darunter liegenden Abschnitt der entsprechenden Finne hemmt, so dass die Dummy-Gate-Struktur entsprechend zum Empfangen einer leitungshemmenden Spannung bestimmt ist.
  • Relativ zu den Gate-Strukturen der X-Achse sind 212(1)-212(5) und 214(1)-214(4) um einen gleichmäßigen Abstand getrennt. In einigen Ausführungsformen stellt der gleichmäßige Abstand einen einzelnen Contacted Poly Pitch (CPP) für den entsprechenden Halbleiterprozesstechnologieknoten dar; zum Beispiel sind die Gate-Strukturen 214(1) und 212(1) um einen einzelnen CPP getrennt. Dementsprechend weist die Zelle 204(1) in Bezug auf die X-Achse eine Breite von 6 CPP auf.
  • Die Zelle 204(1)(A) stellt einen Schaltkreis dar. In einigen Ausführungsformen stellt die Zelle 204(1)(A) einen Schaltkreis dar, der eine Funktion bereitstellt. In einigen Ausführungsformen stellt die Zelle 204(1)(A) einen Schaltkreis dar, der eine logische Funktion bereitstellt und entsprechend als eine Logikzelle bezeichnet wird. In einigen Ausführungsformen stellt die Zelle 204(1)(A) die logische Funktion AND dar, zum Beispiel ein Vier-Eingangs-AND (AND4).
    In einigen Ausführungsformen stellt mindestens eine der Zellen 204(1)-204(2) einen Schaltkreis dar, der eine andere Funktion als eine logische Funktion bereitstellt.
  • In dem Beispiel von 2A hat die Zelle 204(1)(A) Eingangsbezeichnungen A1, A2, A3 und A4 und eine Ausgangsbezeichnung Z, die entsprechende Eingangssignale A1, A2, A3 und A4 und ein Ausgangssignal Z einer Zellenregion in einer Halbleitervorrichtung, die der Zelle 204(1)(A) entspricht, darstellen. Die Eingangsbezeichnung A1 ist diagrammhaft mit der Gate-Struktur 212(1) über einen diagrammlichen Pfad gekoppelt, der die Gate-Struktur 212(1), die VGD-Struktur 216(2), die Mo-Struktur 218(4), die VIAo-Struktur 220(1) und die Mi-Struktur 222(1) enthält. Die Eingangsbezeichnung A2 ist diagrammhaft mit der Gate-Struktur 212(2) über einen diagrammlichen Pfad gekoppelt, der die Gate-Struktur 212(2), die VGD-Struktur 216(9), die Mo-Struktur 218(6), die VIAo-Struktur 220(4) und die Mi-Struktur 222(2) enthält. Die Eingangsbezeichnung A3 ist diagrammhaft mit der Gate-Struktur 212(3) über einen diagrammlichen Pfad gekoppelt, der die Gate-Struktur 212(3), die VGD-Struktur 216(4) und die Mo-Struktur 218(5) enthält. Die Eingangsbezeichnung A4 ist diagrammhaft mit der Gate-Struktur 212(4) über einen diagrammlichen Pfad gekoppelt, der die Gate-Struktur 212(4), die VGD-Struktur 216(10) und die Mo-Struktur 218(7) enthält.
    Die Ausgangsbezeichnung Z ist diagrammhaft mit der MD-Struktur 210(6) über einen diagrammlichen Pfad gekoppelt, der die MD-Struktur 210(6), die VGD-Struktur 216(7), die Mo-Struktur 218(3), die VIAo-Struktur 220(3) und die Mi-Struktur 222(4) enthält.
  • Wenn wir uns erinnern, dass das Layout-Diagramm 200A ein anfängliches Layout-Diagramm darstellt, dann ist auch daran zu erinnern, dass das Layout-Diagramm 200B ein entsprechendes Layout-Diagramm darstellt, das gemäß einigen Ausführungsformen aus einem oder mehreren im vorliegenden Text offenbarten Verfahren resultiert. Insbesondere stellt die Zelle 204(1)(B) des Layout-Diagramms 200B dar, dass gemäß einigen Ausführungsformen ein Verfahren, das eine erste Designregel (Designregel 1) (siehe unten) enthält, auf das Layout-Diagramm 200A angewendet wurde. Ein Beispiel für eine Zellenregion, die der Zelle 204(1)(B) entspricht, ist die Zellenregion 104 aus 1.
  • Das Layout-Diagramm 200B ähnelt dem Layout-Diagramm 200A. 2B folgt einer ähnlichen Nummerierungskonvention wie 2A. Aus Gründen der Kürze wird sich die Diskussion mehr auf die Unterschiede zwischen 2B und 2A als auf Ähnlichkeiten konzentrieren.
  • In 2B wurden einige Struktur in dem Vergleich zu 2A entfernt. Insbesondere wurden die VIAo-Strukturen 220(1), 220(4) und 220(3) von 2A in 2B entfernt, wie durch die entsprechenden Strichlinienformen 220(1)', 220(4)' und 220(3)' angedeutet. Des Weiteren wurden die Mi-Strukturen 222(1), 222(2) und 222(4) von 2A in 2B entfernt, wie durch entsprechende Strichlinienformen 222(1)', 222(2)' und 222(4)' angedeutet.
  • In einigen Ausführungsformen lautet die Designregel 1 wie folgt: Wenn eine einzige VIAo-Struktur durch eine gegebene M1-Struktur überlappt wird, so wird die gegebene M1-Struktur entfernt. Insbesondere ist die gegebene M1-Struktur Teil eines diagrammlichen Pfades, der die gegebene M1-Struktur, die einzige VIAo-Struktur und eine entsprechende darunter liegende Mo-Struktur enthält.
  • In einigen Ausführungsformen lautet die Designregel 1 wie folgt: Für eine erste M1-Struktur, das als Pin-Struktur bezeichnet wird, wenn eine erste VIAo-Struktur die einzige VIA0-Struktur ist, die durch eine erste M1-Struktur überlappt wird, so wird die erste M1-Struktur entfernt und statt dessen die entsprechende darunterliegende erste Mo-Struktur als Pin-Struktur bezeichnet.
  • In einigen Ausführungsformen ist die Bezeichnung als Stiftstruktur wie folgt zu verstehen: Für eine erste leitfähige Struktur in einer ersten Metallisierungsebene M_1st, die eine entsprechende darüberliegende erste Ebene einer Interconnect-Verbindung V_1st aufweist, besagt die Bezeichnung der ersten leitfähigen Struktur als Stiftstruktur, dass es mindestens erste und zweite zulässige darüberliegende Positionen für eine entsprechende erstes Durchkontaktierungsstruktur in der Ebene V_1st gibt, an denen mindestens entsprechende zweite und dritte leitfähige Strukturen in einer zweiten Metallisierungsebene angeordnet werden könnten, um die erste Durchkontaktierungsstruktur zu überlappen. Wenn es beispielsweise für eine erste Mo-Struktur und eine entsprechende darüber liegende erste VIA0-Struktur mehrere Positionen für die erste V1A0-Struktur gibt, an denen entsprechende M1-Strukturen so angeordnet werden könnten, dass sie die erste V1A0-Struktur überlappen, dann wird die erste Mo-Struktur als Stiftstruktur bezeichnet. Wenn es beispielsweise für eine erste Mi-Struktur und eine entsprechende darüber liegende erstes VIA1-Struktur mehrere Positionen für die erste V1A1-Struktur gibt, an denen entsprechende M2-Strukturen so angeordnet werden können, dass sie die erste V1A1-Struktur überlappen, dann wird die erste M1-Struktur als Stiftstruktur bezeichnet. In einigen Ausführungsformen werden Beziehungen einer gegebenen M0/M1-Struktur in Bezug auf darüberliegende Strukturen analysiert, um zu bestimmen, ob die gegebene M0/M1 als eine Pin-Struktur bezeichnet werden soll. In einigen Ausführungsformen ist ein Status, als eine Pin-Struktur bezeichnet zu werden, eine Eigenschaft, die einer gegebenen M0/M1-Struktur zugeordnet ist, so dass die Prüfung der Eigenschaften der gegebenen M1-Struktur offenbart, ob die gegebene M1-Struktur eine Pin-Struktur ist.
  • In 2A werden die Mi-Strukturen 222(1), 222(2) und 222(4) sowie die Mo-Strukturen 218(5) und 218(7) als Stiftstruktur bezeichnet. Insofern gibt es im Hinblick auf die Mi-Struktur 222(1) mehrere zulässige darüberliegende Positionen für eine entsprechende Durchkontaktierungsstruktur VIA1(1) (nicht gezeigt), an denen entsprechende M2-Strukturen (nicht gezeigt) so angeordnet werden könnten, dass sie die Durchkontaktierungsstruktur V1A1(1) überlappen. Im Hinblick auf die Mi-Struktur 222(2) gibt es mehrere zulässige darüberliegende Positionen für eine entsprechende Durchkontaktierungsstruktur VIA1(2) (nicht gezeigt), an denen entsprechende M2-Strukturen (nicht gezeigt) so angeordnet werden könnten, dass sie die Durchkontaktierungsstruktur V1A1(2) überlappen. Im Hinblick auf die Mi-Struktur 222(4) gibt es mehrere zulässige darüberliegende Positionen für eine entsprechende Durchkontaktierungsstruktur VIA1(3) (nicht gezeigt), die so angeordnet werden könnte, dass sie die Durchkontaktierungsstruktur V1A1(3) überlappt.
  • In dem Layout-Diagramm 200A überlappt unter den Mi-Strukturen, die als Pin-Struktur bezeichnet werden, jede der Mi-Strukturen 222(1), 222(2) und 222(4) nur eine einzige VIA0-Struktur, nämlich die entsprechenden VIAo-Strukturen 220(1), 220(4) und 220(3). Dementsprechend gilt die Designregel 1 für jede der Mi-Strukturen 222(1), 222(2) und 222(4).
  • Die Ergebnisse der Anwendung der Designregel 1 auf 2A sind in 2B gezeigt. Die Zelle 204(1))(B) des Layout-Diagramms 200B ist ein Ergebnis der Anwendung eines Verfahrens, das die Designregel 1 enthält, auf das Layout-Diagramm 200A und insbesondere auf die Mi-Strukturen 222(1), 222(2) und 222(4). Zu den Ergebnissen der Anwendung der Designregel 1 auf 2A gehören: Die VIAo-Strukturen 220(1), 220(4) und 220(3) und die M1-Strukturen 222(1), 222(2) und 222(4) wurden aus 2B entfernt, wie durch entsprechende Strichlinienformen 220(1)', 220(4)', 220(3)', 222(1)', 222(2)' und 222(4)' angedeutet; und die Mo-Strukturen 218(4), 218(6), 218(5), 218(7) und 218(3) wurden als Stiftstrukturen bezeichnet.
  • In 2B besagt die Bezeichnung der Mo-Struktur 218(4) als eine Stiftstruktur, dass es mehrere zulässige darüberliegende Positionen für eine entsprechende Durchkontaktierungsstruktur 220(1)" (nicht gezeigt) gibt, an denen entsprechende Mi-Strukturen, zum Beispiel 220(1)" (nicht gezeigt) so positioniert werden könnten, dass sie die Durchkontaktierungsstruktur 220(1)" überlappen. In 2B besagt die Bezeichnung der Mo-Struktur 218(6) als eine Stiftstruktur, dass es mehrere zulässige darüberliegende Positionen für eine entsprechende Durchkontaktierungsstruktur 220(4)" (nicht gezeigt) gibt, an denen entsprechende Mi-Strukturen, zum Beispiel 222(2)" (nicht gezeigt) so positioniert werden könnten, dass sie die Durchkontaktierungsstruktur 220(4)" überlappen. In 2B besagt die Bezeichnung der Mo-Struktur 218(5) als eine Stiftstruktur, dass es mehrere zulässige darüberliegende Positionen für eine entsprechende Durchkontaktierungsstruktur VIA(4) (nicht gezeigt) gibt, an denen entsprechende Mi-Strukturen (nicht gezeigt) so positioniert werden könnten, dass sie die Durchkontaktierungsstruktur VIA(4) überlappen. In 2B besagt die Bezeichnung der Mo-Struktur 218(7) als eine Stiftstruktur, dass es mehrere zulässige darüberliegende Positionen für eine entsprechende Durchkontaktierungsstruktur VIA(5) (nicht gezeigt) gibt, an denen entsprechende Mi-Strukturen (nicht gezeigt) so positioniert werden könnten, dass sie die Durchkontaktierungsstruktur VIA(5) überlappen. In 2B besagt die Bezeichnung der Mo-Struktur 218(3) als eine Stiftstruktur, dass es mehrere zulässige darüberliegende Positionen für eine entsprechende Durchkontaktierungsstruktur 220(3)" (nicht gezeigt) gibt, an denen entsprechende Mi-Strukturen, zum Beispiel 222(4)" (nicht gezeigt) so positioniert werden könnten, dass sie die Durchkontaktierungsstruktur 220(4)" überlappen.
  • Durch Entfernen der Mi-Strukturen 222(1), 222(2) und 222(4) und der VIA0-Strukturen 220(1), 220(4) und 220(3) ist das Layout-Diagramm 200B im Vergleich zu dem Layout-Diagramm 200A weniger überfrachtet. Durch Entfernen der Mi-Strukturen 222(1), 222(2) und 222(4) und der VIAo-Strukturen 220(1), 220(4) und 220(3) besitzt das Layout-Diagramm 200B im Vergleich zu dem Layout-Diagramm 200A eine verbesserte M1-Routungsressource. Weil das Layout-Diagramm 200B weniger Mi-Strukturen als das Layout-Diagramm 200A hat, wird das Layout-Diagramm 200B in einigen Ausführungsformen so angesehen, dass es eine verbesserte Routungsressource im Vergleich zu dem Layout-Diagramm 200A hat. In einigen Ausführungsformen führt eine geringere Überfrachtung in der Ebene M1 zu weniger Überfrachtung in der Ebene M2. In einigen Ausführungsformen wird die Überfrachtung auf der Ebene M2 um (≈ 3 %)-(≈ 4 %) reduziert.
  • 2C-2D sind entsprechende Layout-Diagramme 200C-200D gemäß einigen Ausführungsformen.
  • Gemäß einigen Ausführungsformen stellt das Layout-Diagramm 200C ein anfängliches Layout-Diagramm dar, und das Layout-Diagramm 200D stellt ein entsprechendes Layout-Diagramm dar, das aus einem oder mehreren im vorliegenden Text offenbarten Verfahren resultiert. Genauer gesagt, stellt die Zelle 204(2)(D) des Layout-Diagramms 200D gemäß einigen Ausführungsformen dar, dass ein Verfahren, das eine zweite Designregel (Designregel 2) (unten besprochen) enthält, auf das Layout-Diagramm 200C angewendet wurde. Ein Beispiel für eine Zellenregion, die der Zelle 204(2)(D) entspricht, ist die Zellenregion 104 aus 1.
  • Die Layout-Diagramme 200C-200D ähneln den Layout-Diagrammen 200A-200B der entsprechenden 2A-2B. 2C-2D folgen einer ähnlichen Nummerierungskonvention wie die 2A-2B. Obgleich sich einige Komponenten entsprechen, unterscheiden sie sich auch. Um zu helfen, Komponenten zu identifizieren, die sich entsprechen, aber dennoch Unterschiede aufweisen, verwendet die Nummerierungskonvention in Klammern gesetzte Zahlen. So sind beispielsweise die Struktur 218(10) in 2C und die Struktur 218(1) in 2B beides M0-Strukturen, wobei Ähnlichkeiten in der gemeinsamen Wurzel 218(__) widergespiegelt sind, und die Unterschiede in den Klammerausdrücken __(10) und __(1) widergespiegelt sind. Aus Gründen der Kürze wird sich die Besprechung stärker auf die Unterschiede zwischen den 2C-2D und den 2A-2B konzentrieren als auf die Ähnlichkeiten.
  • In 2C enthält das Layout-Diagramm 200C eine Zelle 204(2)(C). Das Layout-Diagramm 200A enthält der Weiteren: die MD-Strukturen 210(10), 210(11), 210(12), 210(13), 210(14) und 210(15); die Gate-Strukturen 212(6), 214(5), 214(6), 214(7) und 214(8); die VGD-Strukturen 216(13), 216(14), 216(15) und 216(16); und die Mo-Strukturen 218(10), 218(11), 218(12), 218(13), 218(14) und 218(15). Zur Vereinfachung der Darstellung werden - unter anderen Strukturen - die Finnenstrukturen und die M1-Strukturen aus den 2C-2D weggelassen. In einigen Ausführungsformen enthält die Zelle 204(2)(C): die MD-Strukturen 210(10)-210(15); die Gate-Strukturen 212(6) und 214(5)-214(8); die VGD-Strukturen 216(13)-216(16); die Mo-Strukturen 218(11)-218(14); und Abschnitte der Mo-Strukturen 218(10) und 218(15).
  • In einigen Ausführungsformen sind die Zellen 204(2)(C) und 204(2)(D) der entsprechenden 2C und 2D Inverterzellen, die entsprechende Inverterschaltkreise darstellen.
  • In 2D wurden im Vergleich zu 2C einige Strukturen entfernt. Insbesondere wurden die Mo-Strukturen 218(12) und 218(14) von 2C in 2D entfernt, wie durch entsprechende Strichlinienformen 218(12)' und 218(14)' in 2D angedeutet.
  • In einigen Ausführungsformen lautet die Designregel 2 wie folgt: Wenn eine gegebene Mo-Struktur eine oder mehrere VGD-Kontaktstrukturen nicht überlappt, und wenn die gegebene Mo-Struktur nicht durch eine oder mehrere Vo-Kontaktstrukturen überlappt wird, so wird die gegebene Mo-Struktur entfernt. Genauer gesagt, ist die gegebene Mo-Struktur nicht Teil eines diagrammhaften Pfades, der die gegebene Mo-Struktur und eine oder mehrere VGD-Strukturen enthält, noch ist die gegebene Mo-Struktur ein Teil eines diagrammhaften Pfades, der die gegebene Mo-Struktur und eine oder mehrere VIAo-Strukturen enthält.
  • In 2C überlappt die Mo-Struktur 218(12) eine oder mehrere VGD-Kontaktstrukturen nicht, noch wird die Mo-Struktur 218(12) durch eine oder mehrere Vo-Kontaktstrukturen überlappt. Dementsprechend gilt die Designregel 2 für die Mo-Struktur 218(12). In ähnlicher Weise überlappt in 2C die Mo-Struktur 218(14) eine oder mehrere VGD-Kontaktstrukturen nicht, noch wird die Mo-Struktur 218(14) durch eine oder mehrere Vo-Kontaktstrukturen überlappt. Dementsprechend gilt die Designregel 2 für die Mo-Struktur 218(14).
  • Die Ergebnisse der Anwendung der Designregel 2 auf 2C sind in 2D gezeigt. Die Zelle 204(2))(D) des Layout-Diagramms 200D ist das Ergebnis der Anwendung eines Verfahrens, das die Designregel 2 enthält, auf das Layout-Diagramm 200C und insbesondere auf die Mo-Strukturen 218(12) und 218(14). Zu den Ergebnissen der Anwendung der Designregel 1 auf 2C gehören: Die Mo-Strukturen 218(12) und 218(14) wurden aus 2D entfernt, wie durch die entsprechende Strichlinienform 218(12)' in 2D angedeutet; und die Mo-Struktur 218(14) wurde aus 2D entfernt, wie durch die entsprechende Strichlinienform 218(14)' in 2D angedeutet.
  • Durch das Entfernen der Mo-Strukturen 218(12) und 218(14) ist das Layout-Diagramm 200D im Vergleich zu dem Layout-Diagramm 200C weniger überfrachtet. Durch das Entfernen der Mo-Strukturen 218(12) und 218(14) hat das Layout-Diagramm 200D im Vergleich zu dem Layout-Diagramm 200C eine verbesserte Mo-Routungsressource. Da das Layout-Diagramm 200D weniger Mo-Strukturen als das Layout-Diagramm 200C aufweist, wird das Layout-Diagramm 200D in einigen Ausführungsformen so angesehen, dass es eine verbesserte Mo-Routungsressource im Vergleich zu dem Layout-Diagramm 200C hat.
  • 2E-2F sind entsprechende Layout-Diagramme 200E-200F gemäß einigen Ausführungsformen.
  • Gemäß einigen Ausführungsformen stellt das Layout-Diagramm 200E ein anfängliches Layout-Diagramm dar, und das Layout-Diagramm 200F stellt ein entsprechendes Layout-Diagramm dar, die aus einem oder mehreren im vorliegenden Text offenbarten Verfahren resultieren. Genauer gesagt, stellt die Zelle 204(3)(F) des Layout-Diagramms 200F gemäß einigen Ausführungsformen dar, dass ein Verfahren, das eine dritte Designregel (Designregel 3) (unten besprochen) enthält, auf das Layout-Diagramm 200E angewendet wurde. Ein Beispiel für eine Zellenregion, die der Zelle 204(3)(F) entspricht, ist die Zellenregion 104 aus 1.
  • Die Layout-Diagramme 200E-200F ähneln den Layout-Diagrammen 200A-200D der entsprechenden 2A-2D. 2E-2F folgen einer ähnlichen Nummerierungskonvention wie die 2A-2D. Obgleich sich einige Komponenten entsprechen, unterscheiden sie sich auch. Um zu helfen, Komponenten zu identifizieren, die sich entsprechen, aber dennoch Unterschiede aufweisen, verwendet die Nummerierungskonvention in Klammern gesetzte Zahlen. So sind beispielsweise die Struktur 218(16) in 2E und die Struktur 218(10) in 2D beides Mo-Strukturen, wobei Ähnlichkeiten in der gemeinsamen Wurzel 218(__) widergespiegelt sind, und die Unterschiede in den Klammerausdrücken __(16) und __(10) widergespiegelt sind. Aus Gründen der Kürze wird sich die Besprechung stärker auf die Unterschiede zwischen den 2E-2F und den 2A-2D konzentrieren als auf die Ähnlichkeiten.
  • In 2E enthält das Layout-Diagramm 200E eine Zelle 204(3)(E). Das Layout-Diagramm 200E enthält der Weiteren: die MD-Strukturen 210(17), 210(18), 210(19), 210(20) und 210(21); die Gate-Strukturen 212(7), 212(8), 214(9), 214(10), 214(11) und 214(12); die VGD-Strukturen 216(17), 216(18), 216(19), 216(2), 216(21), 216(22) und 216(23); und die M0-Strukturen 218(16), 218(17), 218(18), 218(19), 218(20) und 218(21). Zur Vereinfachung der Darstellung werden - unter anderen Strukturen - die Finnenstrukturen, die VIAo-Strukturen und die M1-Strukturen aus den 2C-2D weggelassen. In einigen Ausführungsformen enthält die Zelle 204(2)(C): die MD-Strukturen 210(17)-210(21); die Gate-Strukturen 212(7)-212(8) und 214(9)-214(12); die VGD-Strukturen 216(17)-216(23); die Mo-Strukturen 218(17)-218(20); und Teile Abschnitte der Mo-Strukturen 218(16) und 218(21).
  • Die Zelle 204(3)(E) stellt einen Schaltkreis dar. In einigen Ausführungsformen stellt die Zelle 204(3)(E) einen Schaltkreis dar, der eine Funktion bereitstellt. In einigen Ausführungsformen stellt die Zelle 204(3)(E) einen Schaltkreis dar, der eine logische Funktion bereitstellt und entsprechend als eine Logikzelle bezeichnet wird. In einigen Ausführungsformen stellt die Zelle 204(3)(E) die logische Funktion NAND dar, zum Beispiel ein Zwei-Eingangs-NAND (NAND2).
  • In dem Layout-Diagramm 200E sind die MD-Strukturen 210(17)-210(21) in Bezug auf die X-Achse gemäß einem Raster aus imaginären Bahnen angeordnet, die im Wesentlichen parallel zur Y-Achse verlaufen. In einigen Ausführungsformen ist, relativ zu der X-Achse, ein Mittenabstand der Bahnen (PT) PT ≈ CPP, und als solches sind unmittelbar benachbarte MD-Strukturen eine einzelne Bahn voneinander entfernt. In einigen Ausführungsformen ist ein Mittenabstand der Bahnen (PT) PT ≈ ½ CPP, und als solches sind unmittelbar benachbarte MD-Strukturen zwei Bahnen voneinander entfernt. In einigen Ausführungsformen ist, relativ zu der X-Achse, eine Breite jeder MD-Struktur, zum Beispiel der MD-Struktur 210(1), WMD ≈ ⅓ CPP.
  • Relativ zu der X-Achse sind in einigen Ausführungsformen, in denen ein Mittenabstand der Bahnen (PT) PT ≈ CPP ist, die langen Achsen der entsprechenden MD-Strukturen 210(15) und 210(18) im Wesentlichen kollinear mit einer ersten Bahn, die langen Achsen der MD-Strukturen 210(16) und 210(19) sind im Wesentlichen kollinear mit einer zweiten Bahn, und die langen Achsen der entsprechenden MD-Strukturen 210(17) und 210(19) sind im Wesentlichen kollinear mit einer dritten (und letzten) Bahn.
  • Relativ zu der X-Achse definieren die Bahnen in einigen Ausführungsformen, in denen ein Mittenabstand der Bahnen (PT) PT ≈ CPP ist, MD-Spalten. Insofern befinden sich die MD-Strukturen 210(15) und 210(18) in einer ersten MD-Spalte, die MD-Strukturen 210(16) und 210(19) befinden sich in einer zweiten MD-Spalte, und die MD-Strukturen 210(17) und 210(19) befinden sich in einer dritten (und letzten) MD-Spalte.
  • In 2E befinden sich die Mo-Strukturen 218(17)-218(20) innerhalb der Zelle 204(3)(E). In Bezug auf die X-Achse befindet sich jeweils ein Ende der Mo-Strukturen 218(7) und 218(20) nahe der Seitengrenze 230 der Zelle 204(3)(E).
  • In einigen Ausführungsformen ist relativ zu der X-Achse - um die Isolierung zwischen einer ersten Zellenregion, die der Zelle 204(3)(E) entspricht, und einer benachbarten, zum Beispiel angrenzenden, zweiten Zellenregion (nicht gezeigt), die rechts von der Seitengrenze 230 der ersten Zellenregion angeordnet ist, bilden zu helfen - ein Spalt 232 zwischen einem rechten Ende jeder der Mo-Strukturen 218(7) und 218(20) und der Seitengrenze 230 der Zelle 204(3)(E) angeordnet. In einigen Ausführungsformen ist eine Länge der Spalts 232, L232, L232, L232 ≈ (1/6) CPP.
  • In dem Layout-Diagramm 200E weisen die Mo-Strukturen 218(18), 218(19) und 218(20) relativ zu der X-Achse jeweils eine Breite auf, die im Wesentlichen gleich einer Mindestbreite Lmin für die Ebene Mo ist. Bezogen auf eine typische Fertigungstoleranz eines Halbleiterprozesstechnologieknotens, der eine Halbleitervorrichtung herstellt, stellt die Mindestbreite Lmin eine Mindestlänge eines leitfähigen Segments in der Schicht Mo in der Halbleitervorrichtung dar. Die minimale Breite Lmin ist kleiner als CPP, Lmin < CPP. In einigen Ausführungsformen basiert Lmin auf einem Mittenabstand von Cut-Mo (CMo)-Strukturen (nicht gezeigt). In einigen Ausführungsformen ist Lmin ≈ ⅔ CPP.
  • In einigen Ausführungsformen lautet die Designregel 3 wie folgt: Wenn sich eine gegebene MD-Struktur in einer ersten MD-Spalte oder einer letzten MD-Spalte der Zelle befindet, und wenn die gegebene MD-Struktur durch eine entsprechende VGD-Struktur überlagert wird, und wenn die entsprechende Mo-Struktur, welche die entsprechende VGD-Struktur überlappt, keine PG-Struktur ist, dann wird eine Breite (relativ zu der X-Achse) der entsprechenden Mo-Struktur auf mindestens L2 eingestellt, wobei CPP < L2. In einigen Ausführungsformen ist L2≈ 1,5 CPP.
  • In 2E befinden sich die MD-Strukturen 210(15) und 210(18) in der ersten MD-Spalte, und die MD-Strukturen 210(17) und 210(20) befinden sich in der letzten MD-Spalte. Jede der MD-Strukturen 210(15), 210(17), 210(18) und 210(20) wird von einer VD-Struktur überlagert, nämlich den entsprechenden VD-Strukturen 216(17), 216(18), 216(23) und 216(22).
  • In dem Layout-Diagramm 200E wird die MD-Struktur 210(20) durch die Mo-Struktur 218(20) überlagert, wobei letztere keine PG-Struktur ist. Dementsprechend gilt die Designregel 3 für die MD-Struktur 210(20).
  • Die Ergebnisse der Anwendung der Designregel 3 auf 2E sind in 2F gezeigt. Die Zelle 204(3))(F) des Layout-Diagramms 200F ist das Ergebnis der Anwendung eines Verfahrens, das Designregel 3 enthält, auf das Layout-Diagramm 200E und insbesondere auf die Mo-Struktur 218(20). Zu den Ergebnissen der Anwendung der Designregel 3 auf 2E gehört die Änderung der Mo-Struktur 218(20) von 2E zu der Mo-Struktur 218(20)' in 2F. Die Breitenvergrößerung der Mo-Struktur 218(20)', ΔW, ist in 2F als Bezugszahl 234 gezeigt. In einigen Ausführungsformen stellt L2 - relativ zu der X-Achse - einen minimalen Trennungsabstand zwischen CMo-Strukturen (nicht gezeigt) für einen entsprechenden Halbleiterprozesstechnologieknoten dar. Indem die Breite der Mo-Struktur 218(20)' hinreichend vergrößert wurde, um als Pin-Strukturen bezeichnet zu werden, weist das Layout-Diagramm 200F im Vergleich zu dem Layout-Diagramm 200E eine verbesserte Mo-Routungsressource auf. Weil die Bezeichnung einer gegebenen Mo-Struktur als Pin-Struktur die Routungsfähigkeit verbessert, und weil das Layout-Diagramm 200F eine zusätzliche Mo-Struktur aufweist, die im Vergleich zu dem Layout-Diagramm 200E als Pin-Struktur bezeichnet werden kann, wird das Layout-Diagramm 200F in einigen Ausführungsformen so angesehen, dass es eine verbesserte Mo-Routungsressource relativ zu dem Layout-Diagramm 200E hat.
  • 3A-3H sind entsprechende Layout-Diagramme 300A-300H gemäß einigen Ausführungsformen.
  • Gemäß einigen Ausführungsformen stellen die Layout-Diagramme 300A, 300C, 300E und 300G anfängliche Layout-Diagramme dar, und die Layout-Diagramme 300B, 200D, 300F und 300H stellen entsprechende Layout-Diagramme dar, die aus einem oder mehreren im vorliegenden Text offenbarten Verfahren resultieren (Layout-Diagramme nach dem Verfahren). So stellt beispielsweise gemäß einigen Ausführungsformen das Layout-Diagramm 300A ein anfängliches Layout-Diagramm dar, und das Layout-Diagramm 300B stellt ein entsprechendes Layout-Diagramm nach dem Verfahren dar, das aus einem oder mehreren im vorliegenden Text offenbarten Verfahren resultiert. Genauer gesagt, stellt gemäß einigen Ausführungsformen die Zelle 304(1)(B) des Layout-Diagramms 300B dar, dass ein Verfahren, das eine vierte Designregel (Designregel 4) enthält (siehe unten), auf das Layout-Diagramm 300A von 3A angewendet wurde. Ein Beispiel für eine Zellenregion, die den Zellen 304(1)(B), 304(2)(D), 304(3)(F) und 304(4)H entspricht, ist die Zellenregion 104 von 1.
  • Die Layout-Diagramme 300A-300H ähneln den Layout-Diagrammen 200A-200F der entsprechenden 2A-2F. 3A-3H folgen einer ähnlichen Nummerierungskonvention wie die 2A-2F. Obgleich sich einige Komponenten entsprechen, unterscheiden sie sich auch. Während die 2A-2F 2er-Seriennummern verwenden, verwenden die 3A-3H 3er-Seriennummern. Um zu helfen, Komponenten zu identifizieren, die sich entsprechen, aber dennoch Unterschiede aufweisen, verwendet die Nummerierungskonvention in Klammern gesetzte Zahlen. So sind beispielsweise die Struktur 318(1)(A) in 3A und die Struktur 218(11) in 2C beides M0-Strukturen, wobei Ähnlichkeiten in der gemeinsamen Wurzel _18(__) widergespiegelt sind und die Unterschiede in der Seriennummer 3__(_)(_) und 2__(_) sowie in den Klammerausdrücken __(1)(­_) und __(11) widergespiegelt sind. Um Unterschiede zwischen entsprechenden anfänglichen Layout-Diagrammen und Layout-Diagrammen nach dem Verfahren widerspiegeln zu helfen, enthalten einige der Elemente einen zweiten Klammerausdruck. So sind beispielsweise die Struktur 318(1)(A) in 3A und die Struktur 318(1) (B) in 3B beides Mo-Strukturen, wobei die Unterschiede in dem zweiten Klammerausdruck (_) (A) und (_) (B) widergespiegelt sind. Aus Gründen der Kürze wird sich die Besprechung stärker auf die Unterschiede zwischen den 3A-3H und den 2A-2F konzentrieren als auf die Ähnlichkeiten.
  • In 3A enthält das Layout-Diagramm 300A einen Abschnitt einer die Zelle 304(1) (A). Das Layout-Diagramm 300A enthält der Weiteren: die Gate-Strukturen 312(1), 312(2), 314(1) und 314(2); die VGD-Struktur 316(1); die Mo-Struktur 318(1)(A); und die VIAo-Struktur 320(1). Zur Vereinfachung der Darstellung werden - unter anderen Strukturen - die Finnenstrukturen, die MD-Strukturen und die Mi-Strukturen aus den 2C-2D weggelassen. In einigen Ausführungsformen enthält die Zelle 304(1)(A): die Gate-Strukturen 312(1)-312(2) und 314(1)-314(2); die VGD-Struktur 316(1); und die M0-Struktur 318(1)(A).
  • In dem Layout-Diagramm 300A wird die VGD-Struktur 316(1) durch die Mo-Struktur 318(1)(A) überlappt, und die Mo-Struktur 318(1)(A) wird durch die VIA0-Struktur 320(1) überlappt. Relativ zu der horizontalen Richtung erstreckt sich ein erster Abschnitt der Mo-Struktur 318(1)(A) rechts vom der VIAo-Struktur 320(1) um eine Breite 336(2).
  • Der erste Abschnitt der Mo-Struktur 318(1)(A) hängt um die Breite 336(2) über die rechte Seite der VIAo-Struktur 320(1) hinaus, und dementsprechend wird die Breite 336(2) als Überhang (Overhang, OH) 336(2) bezeichnet. In einigen Ausführungsformen stellt OH 336(_), zum Beispiel OH 336(1), OH 336(2), oder dergleichen, eine Minimumbreite (relativ zu der X-Achse) WOH an Überhang in einer Halbleitervorrichtung dar, die innerhalb einer typischen Fertigungstoleranz durch einen entsprechenden Halbleiterprozesstechnologieknoten hergestellt werden kann, zum Beispiel ein Überhang einer ersten VIAo-Struktur durch ein entsprechendes erstes leitfähiges Segment in der Schicht Mo, wobei die erste VIAo-Struktur durch die VIA0-Struktur 320(1) dargestellt wird und das erste leitfähige Segment in der Schicht Mo durch die Mo-Struktur 318(1)(A) dargestellt wird. In einigen Ausführungsformen ist (≈ 0,2 CPP) ≤ WOH ≤ (≈ 0,3 CPP). Wenn eine minimale Höhe Hmin (relativ zu der Y-Achse) eines Mo-Segments in dem Halbleiter (≈ 20nm) < Hmin ist, dann ist - in einigen Ausführungsformen, und in Bezug auf eine typische Fertigungstoleranz eines Halbleiterprozesstechnologieknotens, der eine Halbleitervorrichtung herstellt - WOH ≈ 0,2 CPP. Wenn die minimale Höhe Hmin des entsprechenden Halbleiterprozesstechnologieknotens (≈ 9 nm) ≤ Hmin ≤ (≈ 20 nm) ist, dann ist - in einigen Ausführungsformen - WOH ≈ 0,3 CPP. In einigen Ausführungsformen wird, wenn eine Mo-Struktur über eine entsprechende VIAo-Struktur hinaus hängt und eine Breite des überhängenden Abschnitts der Mo-Struktur ungefähr OH 336(_) beträgt, der überhängende Abschnitt als Stumpfabschnitt bezeichnet.
  • Relativ zu der horizontalen Richtung erstreckt sich ein zweiter Abschnitt der Mo-Struktur 318(1)(A) links von der VGD-Struktur 316(1) um die Breite 336(1), und ein dritter Abschnitt 338(1) der Mo-Struktur 318(1)(A) erstreckt sich links von dem zweiten Abschnitt der Mo-Struktur 318(1)(A).
  • In einigen Ausführungsformen lautet die Designregel 4 wie folgt: Wenn - relativ zu der X-Achse - eine gegebene Mo-Struktur eine gegebene VGD-Struktur überlappt oder durch eine gegebene VIAo-Struktur überlappt wird, dann werden erste und zweite Flügelabschnitte (soweit vorhanden) der gegebenen Mo-Struktur auf entsprechende erste und zweite Stumpfabschnitte reduziert, wobei (A) sich der erste Flügelabschnitt links von der äußerst linken Durchkontaktierungsstruktur (sei es eine VG-Struktur oder eine VIAo-Struktur) um einen Betrag erstreckt, der größer ist als OH 336(_), (B) sich der zweite Flügelabschnitt rechts von der äußerst rechten Durchkontaktierungsstruktur (sei es eine VG-Struktur oder eine VIA0-Struktur) um einen Betrag erstreckt, der größer ist als OH 336(_), (C) sich der erste Stumpfabschnitt links von der äußerst linken Durchkontaktierungsstruktur (sei es eine VG-Struktur oder eine VIAo-Struktur) erstreckt und eine Breite aufweist, die im Wesentlichen gleich OH 336(_) ist, und (D) sich der zweite Stumpfabschnitt rechts von der äußerst rechten Durchkontaktierungsstruktur (entweder eine VG-Struktur oder eine VIAo-Struktur) erstreckt und eine Breite aufweist, die im Wesentlichen gleich OH 336(_) ist. In einigen Ausführungsformen wird das Reduzieren eines Flügelabschnitts einer gegebenen Mo-Struktur auf einen Stumpfabschnitt als Beschneiden des Flügelabschnitts bezeichnet.
  • In 3A ist, relativ zu dem Überhang durch die Mo-Struktur 318(1)(A), die äußerst linke Durchkontaktierungsstruktur die VGD-Struktur 316(1). Der erste Flügelabschnitt der Mo-Struktur 318(1)(A) entspricht einer Kombination aus dem dritten Abschnitt 338(1) der Mo-Struktur 318(1)(A) und dem zweiten Abschnitt der Mo-Struktur 318(1)(A), die sich links von der VGD-Struktur 316(1) um die Breite 336(1) erstreckt
  • Der erste Flügelabschnitt erstreckt sich links von der VGD-Struktur 316(1) um einen Betrag, der größer ist als OH 336(2). Dementsprechend gilt die Designregel 4 für den ersten Flügelabschnitt der Mo-Struktur 318(1)(A). Insbesondere entspricht der Betrag, um die sich der erste Flügelabschnitt der Mo-Struktur 318(1)(A) über OH 336(2) hinaus erstreckt, der Breite des dritten Abschnitts 338(1) der Mo-Struktur 318(1)(A).
  • In dem Layout-Diagramm 300A ist, relativ zu dem Überhang durch die Mo-Struktur 318(1)(A), die äußerst rechte Durchkontaktierungsstruktur die VIAo-Struktur 320(1). Der zweite Flügelabschnitt der Mo-Struktur 318(1)(A) entspricht dem zweiten Abschnitt der Mo-Struktur 318(1)(A). Der zweite Flügelabschnitt der Mo-Struktur 318(1)(A) erstreckt sich rechts von der VIAo-Struktur 320(1), jedoch nicht um einen Betrag, der größer ist als OH 336(2). Dementsprechend gilt die Designregel 4 nicht für den zweiten Flügelabschnitt der Mo-Struktur 318(1)(A).
  • Die Ergebnisse der Anwendung der Designregel 4 auf 3A sind in 3B gezeigt. Die Zelle 304(1)(B) des Layout-Diagramms 300B ist das Ergebnis der Anwendung eines Verfahrens, das Designregel 4 enthält, auf das Layout-Diagramm 300A und insbesondere auf den ersten Flügelabschnitt der Mo-Struktur 318(1)(A). Zu den Ergebnissen der Anwendung der Designregel 4 auf 3A gehört: Eine schmalere (relativ zur X-Achse) Mo-Struktur 318(1)(B) hat die breitere Mo-Struktur 318(1)(A) ersetzt. Die Mo-Struktur 318(1)(B) ist schmaler als die Mo-Struktur 318(1)(A), weil der dritte Abschnitt 338(1) der Mo-Struktur 318(1)(A) aus 3A entfernt wurde, wie durch die entsprechende Strichlinienform 338(1)' in 3B angedeutet.
  • Durch das Entfernen des dritten Abschnitts 338(1) der Mo-Struktur 318(1)(A) ist das Layout-Diagramm 300B im Vergleich zu dem Layout-Diagramm 300A weniger überfrachtet. Durch das Entfernen des dritten Abschnitts 338(1) der Mo-Struktur 318(1)(A) hat das Layout-Diagramm 300B im Vergleich zu dem Layout-Diagramm 300A eine verbesserte Mo-Routungsressource. Weil die Mo-Struktur 318(1)(B) des Layout-Diagramms 300B schmaler ist als die Mo-Struktur 318(1)(A) des Layout-Diagramms 300A, wird in einigen Ausführungsformen das Layout-Diagramm 300B so angesehen, dass es eine verbesserte Mo-Routungsressource im Vergleich zu dem Layout-Diagramm 300A hat.
  • In Bezug auf die 3C und 3D ist daran zu erinnern, dass gemäß einigen Ausführungsformen die Zelle 304(2)(D) des Layout-Diagramms 300D das Anwenden eines Verfahrens, das die Designregel 4 enthält, auf das Layout-Diagramm 300C von 3C darstellt.
  • In dem Layout-Diagramm 300C ist - relativ zu dem Überhang durch die Mo-Struktur 318(2)(C) - die äußerst linke Durchkontaktierungsstruktur die VIAo-Struktur 316(1), dergestalt, dass der erste Flügelabschnitt der Mo-Struktur 318(2)(C) derselbe ist wie der erste Flügelabschnitt der Mo-Struktur 318(1)(A). Dementsprechend gilt die Designregel 4 für den ersten Flügelabschnitt der Mo-Struktur 318(2)(C).
  • In dem Layout-Diagramm 300C ist - relativ zu dem Überhang durch die Mo-Struktur 318(2)(C) - die äußerst rechte Durchkontaktierungsstruktur die VGD-Struktur 316(1). Bezüglich der Mo-Struktur 318(2)(C) erstreckt sich ein vierter Abschnitt der Mo-Struktur 318(2)(C) rechts von der VGD-Struktur 316(1) um die Breite 336(3), und ein fünfter Abschnitt 338(2) der Mo-Struktur 318(2)(C) erstreckt sich rechts von dem vierten Abschnitt der Mo-Struktur 318(2)(C). Der zweite Flügelabschnitt der Mo-Struktur 318(2)(C) entspricht einer Kombination aus dem fünften Abschnitt 338(2) der Mo-Struktur 318(2)(C) und dem vierten Abschnitt der Mo-Struktur 318(2)(C). Der zweite Flügelabschnitt erstreckt sich rechts von der VGD-Struktur 316(1) um einen Betrag, der größer ist als OH 336(3). Dementsprechend gilt die Designregel 4 für den zweiten Flügelabschnitt der Mo-Struktur 318(2)(C). Insbesondere entspricht der Betrag, um den sich der zweite Flügelabschnitt der Mo-Struktur 318(2)(C) über OH 336(3) hinaus erstreckt, der Breite des fünften Abschnitts 338(2) der Mo-Struktur 318(2)(C).
  • Die Ergebnisse der Anwendung der Designregel 4 auf 3C sind in 3D gezeigt. Die Zelle 304(2)(D) des Layout-Diagramms 300D ist ein Ergebnis der Anwendung eines Verfahrens, das die Designregel 4 enthält, auf das Layout-Diagramm 300D und insbesondere auf den ersten und den zweiten Flügelabschnitt der Mo-Struktur 318(2)(C). Zu den Ergebnissen der Anwendung der Designregel 4 auf 3C gehört: Die schmalere (relativ zur X-Achse) Mo-Struktur 318(2)(D) hat die breitere Mo-Struktur 318(2)(C) ersetzt. Die Mo-Struktur 318(2)(D) ist schmaler als die Mo-Struktur 318(2)(C), weil der dritte Abschnitt 338(1) und der fünfte Abschnitt 338(2) der Mo-Struktur 318(2)(C) aus 3C entfernt wurden, wie durch die entsprechenden Strichlinienformen 338(1)' und 338(2)' in 3D angedeutet. Weil die Mo-Struktur 318(2)(D) des Layout-Diagramms 300D schmaler ist als die Mo-Struktur 318(2)(C) des Layout-Diagramms 300C, wird in einigen Ausführungsformen das Layout-Diagramm 300D so angesehen, dass es eine verbesserte Mo-Routungsressource im Vergleich zu dem Layout-Diagramm 300C hat.
  • Die Ergebnisse der Anwendung der Designregel 4 auf 3E sind in 3F gezeigt. Die Zelle 304(3)(F) des Layout-Diagramms 300F ist ein Ergebnis der Anwendung eines Verfahrens, das die Designregel 4 enthält, auf das Layout-Diagramm 300E und insbesondere auf die ersten Flügelabschnitte der Mo-Struktur 318(3)(E). Zu den Ergebnissen der Anwendung der Designregel 4 auf 3E gehört: Die schmalere (relativ zur X-Achse) Mo-Struktur 318(3)(F) hat die breitere Mo-Struktur 318(3)(E) ersetzt. Die Mo-Struktur 318(3)(F) ist schmaler als die Mo-Struktur 318(3)(E), weil ein Abschnitt 338(3) der Mo-Struktur 318(3)(E) aus 3E entfernt wurde, wie durch die entsprechende Strichlinienform 338(3)' in 3F angedeutet. Weil die Mo-Struktur 318(3)(F) des Layout-Diagramms 300F schmaler ist als die Mo-Struktur 318(3)(E) des Layout-Diagramms 300E, wird in einigen Ausführungsformen das Layout-Diagramm 300F so angesehen, dass es eine verbesserte Mo-Routungsressource im Vergleich zu dem Layout-Diagramm 300E hat.
  • Die Ergebnisse der Anwendung der Designregel 4 auf 3G sind in 3H gezeigt. Die Zelle 304(4)(H) des Layout-Diagramms 300H ist ein Ergebnis der Anwendung eines Verfahrens, das die Designregel 4 enthält, auf das Layout-Diagramm 300G und insbesondere auf den ersten und den zweiten Flügelabschnitt der Mo-Struktur 318(4)(G). Zu den Ergebnissen der Anwendung der Designregel 4 auf 3G gehört: Die schmalere (relativ zur X-Achse) Mo-Struktur 318(4)(H) hat die breitere Mo-Struktur 318(4)(G) ersetzt. Die Mo-Struktur 318(4)(H) ist schmaler als die Mo-Struktur 318(4)(G), weil der Abschnitt 338(3) und ein Abschnitt 338(4) der Mo-Struktur 318(4)(G) aus 3G entfernt wurden, wie durch die entsprechende Strichlinienform 338(3)' und 338(4)' in 3H angedeutet. Weil die Mo-Struktur 318(4)(H) des Layout-Diagramms 300H schmaler ist als die Mo-Struktur 318(4)(G) des Layout-Diagramms 300G, wird in einigen Ausführungsformen das Layout-Diagramm 300H so angesehen, dass es eine verbesserte Mo-Routungsressource im Vergleich zu dem Layout-Diagramm 300G hat.
  • 4A-4C sind entsprechende Querschnittsansichten 400A-400C von entsprechenden Teilen entsprechender Halbleitervorrichtungen gemäß einigen Ausführungsformen.
  • Insbesondere zeigen die Querschnittsansichten 400A-400B entsprechende Teile einer Halbleitervorrichtung, die auf dem Layout-Diagramm 200A von 2A basiert. Die Querschnittsansichten 400C-400D zeigen entsprechende Teile einer Halbleitervorrichtung, die auf dem Layout-Diagramm 200 von 2B basiert. Die Teile, die den Querschnittsansichten 400C-400D entsprechen, und die Halbleitervorrichtung, die diese enthält, sind entsprechende Beispiele für die Zellenregion 104 und die Halbleitervorrichtung 100 von 1.
  • 4A-4C nehmen ein orthogonales XYZ-Koordinatensystem an, in dem die X-Achse, die Y-Achse und die Z-Achse eine erste, eine zweite bzw. eine dritte Richtung darstellen. In einigen Ausführungsformen entsprechen die erste, die zweite und die dritte Richtung einem anderen orthogonalen Koordinatensystem als das XYZ-Koordinatensystem.
  • Die Querschnittsansichten 400A-400D folgen einer ähnlichen Nummerierungskonvention wie der der 2A-2F. Während die 2A-2F 2er-Seriennummern verwenden, verwenden die 4A-4D 4er-Seriennummern. So entspricht beispielsweise die Finne 408P von 4A der Finnenstruktur 408P von 2A.
  • In 4A enthält der Teil, welcher der Querschnittsansicht 400A entspricht, eine Transistorschicht 452, eine Mo-Metallisierungsschicht über der Transistorschicht 452, eine Vo-Schicht 456 über der Mo-Schicht 454, und eine Mi-Schicht 458 über der Vo-Schicht 456.
  • Die Transistorschicht 452 enthält: eine Finne 408P; ein Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD) 460 in einer Teilschicht, die der Finne 408P entspricht; eine MD-Struktur 410(2) auf der Finne 408P; eine Gate-Struktur 412(2) auf der Finne 408P; ein ILD 462 in einer Teilschicht, die der MD-Struktur 410(2) und der Gate-Struktur 412(2) entspricht; eine VGD-Struktur 416(3) auf der MD-Struktur 410(2); und ein ILD 464 in einer Teilschicht, die der VGD-Struktur 416(3) entspricht. Die Mo-Schicht 454 enthält ein leitfähiges Mo-Segment 418(2), das die VGD-Struktur 416(3) überlappt, und ein ILD 466. Die Vo-Schicht 456 enthält eine VIAo-Struktur 420(2), die sich auf dem Mo-Segment 418(2) befindet, und ein ILD 468. Die Mi-Schicht 458 enthält leitfähige Mi-Segmente 422(2) und 422(3), wobei letzteres Vo 420(2) überlappt, und ein ILD 450.
  • Die lange Achse der Finne 408P erstreckt sich in einer Richtung, die im Wesentlichen parallel zu der X-Achse verläuft. Die langen Achsen der MD-Struktur 410(2) und der Gate-Struktur 412(2) erstrecken sich in der Y-Richtung (in 4A) nicht gezeigt. Relativ zu der Z-Achse sind die MD-Struktur 410(2) und die Gate-Struktur 412(2) auf der Finne 408P angeordnet.
  • Eine VGD-Struktur, zum Beispiel die VGD-Struktur 410(2), ist eine Kontaktstruktur, die ein überlappendes leitfähiges Segment in der Schicht Mo, zum Beispiel das Mo-Segment 418(2), und eine unterlappende MD-Struktur, zum Beispiel die MD-Struktur 410(2), oder eine unterlappende Gate-Struktur elektrisch koppelt. In einigen Ausführungsformen ist VGD ein Akronym für den Begriff „Via Gate“ oder „Via-Drain/Source“.
  • In 4B enthält die Transistorschicht 452 in Bezug auf den Teil, welcher der Querschnittsansicht 400B entspricht: ein Zwischenschichtdielektrikum (ILD) 460 in der Teilschicht, die der Finne 408P entspricht (in 4B nicht gezeigt); die Gate-Strukturen 412(1) und 412(2); das ILD 462; eine VGD-Struktur 416(3) auf der Gate-Struktur 412(1); und ein ILD 464. Die Mo-Schicht 454 enthält das leitfähige Mo-Segment 418(4), das die VGD-Strukturen 416(2) und 418(5) überlappt, sowie das ILD 466. Die Vo-Schicht 456 enthält eine VIAo-Struktur 420(1), die sich auf dem Mo-Segment 418(4) befindet, und das ILD 468. Die Mi-Schicht 458 enthält das leitfähige Mi-Segment 422(1), das sich auf den VIAo-Strukturen 420(1), 422(2) und 422(3) befindet, und das ILD 450.
  • In 4C wurden einige Strukturen im Vergleich zu 4A entfernt. Insbesondere wurde die Mi-Struktur 422(2) von 4A in 4C entfernt, wie durch die entsprechende Strichlinienform 422(2)' angedeutet.
  • In 4D wurden einige Strukturen im Vergleich zu 4B entfernt. Insbesondere wurde die VIAo-Struktur 420(1) von 4B in 4B entfernt, wie durch die entsprechende Strichlinienform 420(1)' angedeutet. Außerdem wurden die Mi-Strukturen 422(1) und 222(2) von 4A in 4B entfernt, wie durch die entsprechenden Strichlinienformen 422(1)' und 422(2)' angedeutet.
  • 5 ist ein Flussdiagramm eines Verfahrens 500 zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Zu Beispielen für eine Halbleitervorrichtung, die gemäß dem Verfahren 500 hergestellt werden kann, gehört die Halbleitervorrichtung 100 von 1.
  • In 5 enthält das Verfahren 500 die Blöcke 502-504. Bei Block 504 wird ein Layout-Diagramm generiert, das unter anderem eine Anordnung enthält, die eine Mo-Routungsressource verbessert. Ein Beispiel für eine Halbleitervorrichtung, die eine Zellenregion mit einer verbesserten Mo-Routungsressource enthält, die einem durch das Verfahren 500 generierten Layout entspricht, enthält die Halbleitervorrichtung 100 von 1. Block 502 wird im Folgenden in Bezug auf 6A näher besprochen. Von Block 502 schreitet der Fluss zu Block 504 voran.
  • Bei Block 504 werden, auf der Basis des Layout-Diagramms, (A) eine oder mehrere fotolithografische Belichtungen vorgenommen, und/oder (B) eine oder mehrere Halbleitermasken hergestellt, und/oder (C) eine oder mehrere Komponenten in einer Schicht einer Halbleitervorrichtung hergestellt. Siehe die Besprechung von 8 unten.
  • 6A ist ein Flussdiagramm eines Verfahrens zum Generieren eines Layout-Diagramms gemäß einigen Ausführungsformen.
  • Insbesondere zeigt das Verfahren von 6A den Block 502 von 5 in größerer Detailliertheit gemäß einer oder mehreren Ausführungsformen.
  • Zu Beispielen von Layout-Diagrammen, die gemäß dem Verfahren von 6A generiert werden können, gehören die im vorliegenden Text offenbarten Layout-Diagramme, oder dergleichen. In einigen Ausführungsformen werden die Layout-Diagramme und die entsprechenden Versionen davon auf einem nicht-transitorischen, computerlesbaren Medium gespeichert, zum Beispiel als ein oder mehrere Layout-Diagramme 708 in dem computerlesbaren Medium 704 von 7 (siehe unten). Das Verfahren von 6A ist beispielsweise mittels des EDA-Systems 700 (7, unten besprochen) gemäß einigen Ausführungsformen implementierbar. Zu Beispielen für eine Halbleitervorrichtung, die auf der Grundlage von gemäß dem Verfahren von 6A generierten Layout-Diagrammen hergestellt werden kann, gehören die Halbleitervorrichtung 100 von 1, und Halbleitervorrichtungen auf der Grundlage der Layout-Diagramme 200B, 200D, 200F, 200F, 300B, 300D, 300F, 300G, oder dergleichen.
  • In 6A enthält Block 502 die Blöcke 602-606. Bei Block 602 wird eine in Frage kommende Struktur ausgewählt, die eine erste leitfähige Struktur in einer M_2nd-Ebene oder einer M_1st-Ebene des Layout-Diagramms ist. In einigen Ausführungsformen ist die M_2nd-Ebene die Mo-Ebene, und die M_1st-Ebene ist die Mo-Ebene. Zu Beispielen von Strukturen in der M_2nd-Ebene gehören die M1-Strukturen 222(1), 222(2) und 222(4) in der Mi-Ebene von 2A, oder dergleichen. Zu Beispielen von Strukturen in der M_1st-Ebene gehören die Mo-Strukturen 218(12) und 218(14) in der Mo-Ebene von 2C, die Mo-Struktur 218(20) in der Mo-Ebene von 2F, die Mo-Struktur 318(i)(A) in der Mo-Ebene von 3A, die Mo-Struktur 318(2)(C) in der Mo-Ebene von 3C, die Mo-Struktur 318(3)(E) in der Mo-Ebene von 3E, die Mo-Struktur 318(4)(G) in der Mo-Ebene von 3G, oder dergleichen. Von Block 602 schreitet der Fluss zu Block 604 voran.
  • Bei Block 604 wird bestimmt, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt. Zu Beispielen der Kriterien gehören die Kriterien der entsprechenden Designregeln 1, 2, 3 oder 4, oder dergleichen. Von Block 604 schreitet der Fluss zu Block 606 voran.
  • Bei Block 606 wird die Größe der in Frage kommenden Struktur geändert. In einigen Ausführungsformen wird die Größe der in Frage kommenden Struktur durch Verkleinern verändert, wie zum Beispiel in den 3B, 3D, 3F oder 3H, oder dergleichen. In einigen Ausführungsformen wird die Größe der in Frage kommenden Struktur geändert, indem die in Frage kommende Struktur aus dem Layout-Diagramm entfernt wird, wie zum Beispiel in den 2B, 2D, oder dergleichen. In einigen Ausführungsformen wird die Größe der in Frage kommenden Struktur durch Vergrößern verändert, wie zum Beispiel in 2F, oder dergleichen.
  • 6B ist ein Flussdiagramm eines Verfahrens zum Generieren eines Layout-Diagramms gemäß einigen Ausführungsformen.
  • Genauer gesagt, zeigt das Verfahren von 6B gemäß einer oder mehreren Ausführungsformen die Blöcke 604 und 606 von 6A entsprechend detaillierter. Ein Kontext von 6B ist die Designregel 1.
  • Ein Beispiel für ein Layout-Diagramm, das gemäß dem Verfahren von 6B generiert werden kann, ist das Layout-Diagramm 200B, oder dergleichen. Zu Beispielen einer Halbleitervorrichtung, die auf der Basis von gemäß dem Verfahren von 6B generierten Layout-Diagrammen hergestellt werden kann, gehören die Halbleitervorrichtung 100 von 1, eine Halbleitervorrichtung, die auf dem Layout-Diagramm 200B basiert, oder dergleichen.
  • In 6B enthält Block 604 die Blöcke 620-622. In den Blöcken 620-622 ist die in Frage kommende Struktur die erste M_2nd-Struktur. Bei Block 620 wird bestimmt, dass die erste M_2nd-Struktur als eine Pin-Struktur bezeichnet wird. Zu Beispielen von M_2nd-Strukturen, die als Pin-Strukturen bezeichnet werden, gehören die M1-Strukturen 222(1), 222(2) und 222(4).
  • In einigen Ausführungsformen werden Beziehungen einer gegebenen M1-Struktur in Bezug auf darüberliegende Strukturen analysiert, um zu bestimmen, ob die gegebene M1 als eine Pin-Struktur bezeichnet werden soll. In einigen Ausführungsformen ist ein Status, als eine Pin-Struktur bezeichnet zu werden, eine Eigenschaft, die einer gegebenen M1-Struktur zugeordnet ist, so dass die Prüfung der Eigenschaften der gegebenen M1-Struktur offenbart, ob die gegebene M1-Struktur eine Pin-Struktur ist. Von Block 620 schreitet der Fluss zu Block 622 voran.
  • Bei Block 622 wird bestimmt, dass eine erste Durchkontaktierungsstruktur in der ersten Ebene (erste VIA_1st-Struktur) einer Interconnect-Verbindung eine einzige VIA_ist-Struktur ist, die durch die erste M_2nd-Struktur überlappt wird. In Fortführung des Beispiels der Mi-Struktur 222(1) als einer Stiftstruktur ist die VIA0-Struktur 222(1) die einzige VIA0-Struktur, die durch die Mi-Struktur 222(2) überlappt wird. Von Block 622 verlässt der Fluss den Block 604 und fährt mit Block 606 fort.
  • In 6B enthält Block 606 den Block 610. Bei Block 610 wird die Größe der in Frage kommenden Struktur mindestens reduziert. Block 610 enthält Block 612. Bei Block 612 wird die in Frage kommende Struktur aus dem Layout-Diagramm entfernt. Ein Beispiel für das Entfernen der in Frage kommenden Struktur ist das Entfernen der M1-Struktur 222(1) aus 2B, wie durch die entsprechende Strichlinienform 222(1)' in 2B angedeutet. In einigen Ausführungsformen wird auch die entsprechende Durchkontaktierungsstruktur entfernt, zum Beispiel die VIA0-Struktur 220(1), wie durch die entsprechende Strichlinienform 220(1)' in 2B angedeutet.
  • In einigen Ausführungsformen enthält das Verfahren nach dem Entfernen der in Frage kommenden Struktur des Weiteren das Bezeichnen einer entsprechenden darunterliegenden ersten Struktur in der ersten Ebene (erste M_1st-Struktur) stattdessen als eine Pin-Struktur. Ein Beispiel für eine M_1st-Struktur, die stattdessen als eine Pin-Struktur bezeichnet wird, ist die M0-Struktur 218(4) von 2B, die als eine Pin-Struktur bezeichnet wird, nachdem die entsprechende M1-Struktur 222(1) entfernt wurde.
  • 6C ist ein Flussdiagramm eines Verfahrens zum Generieren eines Layout-Diagramms gemäß einigen Ausführungsformen.
  • Genauer gesagt, zeigt das Verfahren von 6C gemäß einer oder mehreren Ausführungsformen die Blöcke 604 und 606 von 6A entsprechend detaillierter. Ein Kontext von 6C ist die Designregel 2.
  • Ein Beispiel für ein Layout-Diagramm, das gemäß dem Verfahren von 6C generiert werden kann, ist das Layout-Diagramm 200D, oder dergleichen. Zu Beispielen einer Halbleitervorrichtung, die auf der Basis von gemäß dem Verfahren von 6C generierten Layout-Diagrammen hergestellt werden kann, gehören die Halbleitervorrichtung 100 von 1, eine Halbleitervorrichtung, die auf dem Layout-Diagramm 200D basiert, oder dergleichen.
  • In 6C enthält Block 604 die Blöcke 630-632. In den Blöcken 630-632 ist die in Frage kommende Struktur die erste M_1st-Struktur. Bei Block 630 wird bestimmt, dass die erste M_1ist-Struktur mindestens eine erste Durchkontaktierungsstruktur in der VIA_1ist-Ebene (erste VIA_1st-Struktur) nicht überlappt. Zu Beispielen einer M_1st-Struktur, die mindestens eine erste VIA_ist-Struktur nicht überlappt, gehören die Mo-Strukturen 218(12) und 218(14) von 2C, oder dergleichen. Von Block 630 schreitet der Fluss zu Block 632 voran.
  • Bei Block 632 wird bestimmt, dass die erste M_ist-Struktur nicht durch mindestens eine erste VIA_2nd-Struktur überlappt wird. Zu Beispielen einer M_1st-Struktur, die durch mindestens eine erste VIA_1st-Struktur nicht überlappt wird, gehören die M0-Strukturen 218(12) und 218(14) von 2C, oder dergleichen.
  • In 6C enthält Block 606 den Block 640. Bei Block 640 wird die Größe der in Frage kommenden Struktur mindestens reduziert. Block 640 enthält Block 642. Bei Block 642 wird die in Frage kommende Struktur aus dem Layout-Diagramm entfernt. Ein Beispiel für das Entfernen der in Frage kommenden Struktur ist das Entfernen der Mo-Struktur 218(12) aus 2C, wie durch die entsprechende Strichlinienform 218(12)' in 2D angedeutet.
  • 6D ist ein Flussdiagramm eines Verfahrens zum Generieren eines Layout-Diagramms gemäß einigen Ausführungsformen.
  • Genauer gesagt, zeigt das Verfahren der 6C-6D gemäß einer oder mehreren Ausführungsformen die Blöcke 604 und 606 von 6A entsprechend detaillierter. Ein Kontext von 6C ist die Designregel 4.
  • Ein Beispiel für ein Layout-Diagramm, das gemäß dem Verfahren von 6D generiert werden kann, ist das Layout-Diagramm 200F, oder dergleichen. Zu Beispielen einer Halbleitervorrichtung, die auf der Basis von gemäß dem Verfahren von 6D generierten Layout-Diagrammen hergestellt werden kann, gehören die Halbleitervorrichtung 100 von 1, eine Halbleitervorrichtung, die auf dem Layout-Diagramm 200F basiert, oder dergleichen.
  • In 6D enthält Block 604 die Blöcke 650-652. In den Blöcken 650-652 ist die in Frage kommende Struktur die erste M_1st-Struktur. Wie in 6D gezeigt, wird der Fluss in Block 650 oder Block 652 fortgesetzt. Bei Block 650 wird bestimmt, dass die erste M_1st-Struktur mindestens eine erste Durchkontaktierungsstruktur in der VIA_ist-Ebene (erste VIA_1st-Struktur) überlappt. Zu Beispielen einer M_1st-Struktur, die mindestens eine erste VIA_1ist-Struktur überlappt, gehören die M0-Strukturen 318(1)(A), 318(2)(C), 318(3)(E) und 318(4)(G) der entsprechenden 3A, 3C, 3E und 3G, oder dergleichen.
  • Bei Block 652 wird bestimmt, dass die erste M_ist-Struktur durch mindestens eine erste Durchkontaktierungsstruktur in der VIA_2nd-Ebene (erste VIA_2nd-Struktur) überlappt wird. Zu Beispielen einer M_1st-Struktur, die durch mindestens eine erste VIA_2nd-Struktur überlappt wird, gehören die Mo-Strukturen 318(1)(A) und 318(3)(E) und 328(4)(G) der entsprechenden 3A und 3E, oder dergleichen.
  • In 6D enthält Block 606 den Block 660. Bei Block 660 wird die Größe der in Frage kommenden Struktur mindestens reduziert. Block 660 enthält Block 662. Bei Block 662 wird die Größe eines Flügelabschnitts der in Frage kommenden Struktur so beschnitten, dass ein kleinerer Stumpfabschnitt entsteht. Ein Beispiel für einen Flügelabschnitt und einen entsprechenden Flügelabschnitt ist wie folgt. Ein Beispiel für den Flügelabschnitt ist der erste Flügelabschnitt der Mo-Struktur 318(1)(A), der einer Kombination aus dem dritten Abschnitt 338(1) der Mo-Struktur 318(i)(A) und dem zweiten Abschnitt der Mo-Struktur 318(i)(A) entspricht, der sich links von der VGD-Struktur 316(1) um eine Breite 336(1) in 3A erstreckt. Ein Beispiel für den entsprechenden Stumpfabschnitt ist der zweite Abschnitt der Mo-Struktur 318(1)(B), der sich links von der VGD-Struktur 316(1) um eine Breite 336(1) in 3B erstreckt.
  • 6E ist ein Flussdiagramm eines Verfahrens zum Generieren eines Layout-Diagramms gemäß einigen Ausführungsformen.
  • Genauer gesagt, zeigt das Verfahren von 6E gemäß einer oder mehreren Ausführungsformen die Blöcke 604 und 606 von 6A entsprechend detaillierter. Ein Kontext von 6D ist die Designregel 3.
  • Ein Beispiel für ein Layout-Diagramm, das gemäß dem Verfahren von 6E generiert werden kann, ist das Layout-Diagramm 200F, oder dergleichen. Zu Beispielen einer Halbleitervorrichtung, die auf der Basis von gemäß dem Verfahren von 6E generierten Layout-Diagrammen hergestellt werden kann, gehören die Halbleitervorrichtung 100 von 1, eine Halbleitervorrichtung, die auf dem Layout-Diagramm 200F basiert, oder dergleichen.
  • In 6F enthält Block 604 die Blöcke 670-676. In den Blöcken 670-676 ist die in Frage kommende Struktur die erste M_1st-Struktur. Bei Block 670 wird bestimmt, dass sich die erste MD-Struktur in der ersten oder letzten MD-Spalte befindet. Zu Beispielen von MD-Strukturen, die sich in einer ersten MD-Spalte befinden, gehören die MD-Strukturen 210(15) und 210(18) von 2E, oder dergleichen. Zu Beispielen von MD-Strukturen, die sich in einer letzten MD-Spalte befinden, gehören die MD-Strukturen 210(17) und 210(20) von 2E, oder dergleichen. Von Block 670 schreitet der Fluss zu Block 672 voran.
  • Bei Block 672 wird bestimmt, dass die erste MD-Struktur durch eine erste Durchkontaktierungsstruktur in der VIA_1ist-Ebene (erste VIA_1st-Struktur) überlappt wird. Zu Beispielen einer MD-Struktur, die durch eine erste VIA_1ist-Struktur überlappt wird, gehören die MD-Strukturen 210(15), 210(17), 210(18) 210(20) von 2E, oder dergleichen. Von Block 672 schreitet der Fluss zu Block 674 voran.
  • Bei Block 674 wird bestimmt, dass die erste VIA_1ist-Struktur ebenfalls durch die erste M_1ist-Struktur überlappt wird. Zu Beispielen der ersten VIA_1st-Struktur, die ebenfalls durch die erste M_1ist-Struktur überlappt wird, gehören die VIA0-Strukturen 216(17), 216(18), 216(23) und 216(22) von 2E, oder dergleichen. Von Block 674 schreitet der Fluss zu Block 676 voran.
  • Bei Block 676 wird bestimmt, dass die erste M_ist-Struktur nicht ebenfalls eine PG-Struktur ist. Ein Beispiel für eine erste M_1st-Struktur, die nicht ebenfalls eine PG-Struktur ist, ist die Mo-Struktur 218(20) von 2E, oder dergleichen. Von Block 676 schreitet der Fluss zu Block 678 voran.
  • Bei Block 678 wird bestimmt, dass die Länge der M_1st-Struktur kleiner ist als eine erste Referenzdistanz. Ein Beispiel für die erste Referenzdistanz ist L2 (siehe 2E-2F).
  • In 6E enthält Block 606 den Block 680. Bei Block 680 wird die Größe der in Frage kommenden Struktur vergrößert. Block 680 enthält Block 682. Bei Block 682 wird die in Frage kommende Struktur so vergrößert, dass sie mindestens im Wesentlichen gleich der ersten Referenzdistanz ist. Ein Beispiel für eine Vergrößerung der in Frage kommenden Struktur ist die Mo-Struktur 218(20)' von 2F, die um einen Betrag ΔW vergrößert wurde, wie in 2F durch die Bezugszahl 234 gezeigt.
  • 7 ist ein Blockdiagramm eines EDA (Electronic Design Automation)-Systems 700 gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen enthält das EDA-System 700 ein automatisches Platzierungs- und Routungs (APR)-System. Die im vorliegenden Text beschriebenen Verfahren zum Generieren von PG-Layout-Diagrammen gemäß einer oder mehreren Ausführungsformen sind beispielsweise mit Hilfe des EDA-Systems 700 gemäß einigen Ausführungsformen implementierbar.
  • In einigen Ausführungsformen ist das EDA-System 700 eine Allzweck-Computervorrichtung mit einem Hardwareprozessor 702 und einem nichtflüchtigen, computerlesbaren Speichermedium 704. Das Speichermedium 704 wird unter anderem mit Computerprogrammcode 706, d. h. einem Satz ausführbarer Instruktionen, codiert, d. h. es gespeichert ihn. Die Ausführung der Instruktionen 706 durch den Hardware-Prozessor 702 stellt (mindestens teilweise) ein EDA-Tool dar, welches gemäß einer Ausführungsform das Verfahren ganz oder teilweise implementiert, zum Beispiel die im vorliegenden Text beschriebenen Verfahren gemäß einer oder mehreren Ausführungsformen (im Folgenden die genannten Prozesse und/oder Verfahren).
  • Der Prozessor 702 ist über einen Bus 708 elektrisch mit dem computerlesbaren Speichermedium 704 gekoppelt. Der Prozessor 702 ist ebenfalls über den Bus 708 elektrisch mit einer E/A-Schnittstelle 710 gekoppelt. Eine Netzwerkschnittstelle 712 ist ebenfalls über den Bus 708 elektrisch mit dem Prozessor 702 verbunden. Die Netzwerkschnittstelle 712 ist mit einem Netzwerk 714 verbunden, so dass der Prozessor 702 und das computerlesbare Speichermedium 704 in der Lage sind, sich über das Netzwerk 714 mit externen Elementen zu verbinden. Der Prozessor 702 ist dafür konfiguriert, den Computerprogrammcode 706, der in dem computerlesbaren Speichermedium 704 codiert ist, auszuführen, um das System 700 zu veranlassen, für die vollständige oder teilweise Ausführung der genannten Prozesse und/oder Verfahren nutzbar zu sein. In einer oder mehreren Ausführungsformen ist der Prozessor 702 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, ein anwendungsspezifischer integrierter Schaltkreis (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 704 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder Halbleitersystem (oder eine Vorrichtung oder ein Gerät). So enthält beispielsweise das computerlesbare Speichermedium 704 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Nur-Lese-Speicher (ROM), eine starre magnetische Disk und/oder eine optische Disk. In einer oder mehreren Ausführungsformen, die mit optischen Disks arbeiten, enthält das computerlesbare Speichermedium 704 ein Compact-Disk-Read-Only-Memory (CD-ROM), eine Compact-Disk-Read/Write (CD-R/W) und/oder eine digitale Video-Disk (DVD).
  • In einer oder mehreren Ausführungsformen speichert das Speichermedium 704 Computerprogrammcode (Instruktionen) 706, der dafür konfiguriert ist, das System 700 zu veranlassen, für die vollständige oder teilweise Ausführung (wenn eine solche Ausführung (mindestens teilweise) das EDA-Tool darstellt) der genannten Prozesse und/oder Verfahren nutzbar zu sein. In einer oder mehreren Ausführungsformen speichert das Speichermedium 704 ebenfalls Informationen, welche die vollständige oder teilweise Ausführung der genannten Prozesse und/oder Verfahren ermöglichen. In einer oder mehreren Ausführungsformen speichert das Speichermedium 704 eine Bibliothek 707 von Standardzellen, einschließlich der im vorliegenden Text offenbarten Standardzellen, und ein oder mehrere Layout-Diagramme 708, wie sie im vorliegenden Text offenbart sind.
  • Das EDA-System 700 enthält die E/A-Schnittstelle 710. Die E/A-Schnittstelle 710 ist mit externen Schaltungen gekoppelt. In einer oder mehreren Ausführungsformen enthält die E/A-Schnittstelle 710 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad, einen Touchscreen und/oder Pfeiltasten zur Übermittlung von Informationen und Befehlen an den Prozessor 702.
  • Das EDA-System 700 enthält ebenfalls die Netzwerkschnittstelle 712, die mit dem Prozessor 702 gekoppelt ist. Die Netzwerkschnittstelle 712 ermöglicht es dem System 700, mit dem Netzwerk 714 zu kommunizieren, an das ein oder mehrere weitere Computersysteme angeschlossen sind. Die Netzwerkschnittstelle 712 enthält drahtlose Netzwerkschnittstellen wie zum Beispiel BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA, oder drahtgebundene Netzwerkschnittstellen wie zum Beispiel ETHERNET, USB oder IEEE-1364. In einer oder mehreren Ausführungsformen sind ein Teil oder alle der genannten Prozesse und/oder Verfahren in zwei oder mehr Systemen 700 implementiert.
  • Das System 700 ist dafür konfiguriert, Informationen über die E/A-Schnittstelle 710 zu empfangen. Die über die E/A-Schnittstelle 710 empfangenen Informationen enthalten eines oder mehrere von Instruktionen, Daten, Designregeln, Bibliotheken von Standardzellen und/oder andere Parameter zur Verarbeitung durch den Prozessor 702. Die Informationen werden über den Bus 708 zu dem Prozessor 702 übertragen. Das EDA-System 700 ist dafür konfiguriert, Informationen bezüglich einer UI über die E/A-Schnittstelle 710 zu empfangen. Die Informationen werden auf dem computerlesbaren Medium 704 als Benutzeroberfläche (User Interface, UI) 742 gespeichert.
  • In einigen Ausführungsformen sind ein Teil oder alle der genannten Prozesse und/oder Verfahren als eigenständige Softwareanwendung zur Ausführung durch einen Prozessor implementiert. In einigen Ausführungsformen sind ein Teil oder alle der genannten Prozesse und/oder Verfahren als Softwareanwendung implementiert, die Teil einer zusätzlichen Softwareanwendung ist. In einigen Ausführungsformen sind ein Teil oder alle der genannten Prozesse und/oder Verfahren als Plug-in für eine Softwareanwendung implementiert. In einigen Ausführungsformen ist mindestens einer bzw. eines der genannten Prozesse und/oder Verfahren als Softwareanwendung implementiert, die Teil eines EDA-Tools ist. In einigen Ausführungsformen sind ein Teil oder alle der genannten Prozesse und/oder Verfahren als Softwareanwendung in dem EDA-System 700 implementiert. In einigen Ausführungsformen wird ein Layout-Diagramm, das Standardzellen enthält, mit Hilfe eines Tools wie VIRTUOSO® von CADENCE DESIGN SYSTEMS, Inc. oder eines anderen geeigneten Layoutgenerierungstools erstellt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das auf einem nicht-transitorischen, computerlesbaren Aufzeichnungsmedium gespeichert ist. Zu Beispielen eines nicht-transitorischen, computerlesbaren Aufzeichnungsmediums gehören unter anderem externe/entfernbare und/oder interne/eingebaute Massen- oder Arbeitsspeichereinheiten, zum Beispiel eines oder mehrere von einer optischen Disk, wie zum Beispiel eine DVD, einer Magnetplatte, wie eine Festplatte, einem Halbleiterspeicher, wie zum Beispiel ein ROM, ein RAM, eine Speicherkarte, und dergleichen.
  • 8 ist ein Blockdiagramm eines Fertigungssystems 800 für integrierte Schaltkreise (ICs) und eines damit verbundenen IC-Fertigungsflusses gemäß einigen Ausführungsformen. In einigen Ausführungsformen werden, auf der Basis eines Layout-Diagramms, (A) eine oder mehrere Halbleitermasken und/oder (B) mindestens eine Komponente in einer Schicht eines integrierten Halbleiterschaltkreises mit dem Fertigungssystem 800 hergestellt.
  • In 8 enthält das IC-Fertigungssystem 800 Entitäten, wie beispielsweise ein Designhaus 820, ein Maskenhaus 830 und einen IC-Hersteller/Fertiger („fab“) 850, die in den Design-, Entwicklungs- und Fertigungszyklen und/oder den Dienstleistungen im Zusammenhang mit der Herstellung einer IC-Vorrichtung 860 miteinander interagieren. Die Entitäten in dem System 800 sind über ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einziges Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netzwerke, wie beispielsweise ein Intranet und das Internet. Das Kommunikationsnetzwerk enthält drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehreren der anderen Entitäten und erbringt Dienstleistungen für eine oder mehrere der anderen Entitäten und/oder erhält Dienstleistungen von ihnen. In einigen Ausführungsformen sind zwei oder mehr des Designhauses 820, des Maskenhauses 830 und des IC-fab 850 im Besitz eines einzigen größeren Unternehmens. In einigen Ausführungsformen existieren zwei oder mehr des Designhauses 820, des Maskenhauses 830 und des IC-fab 850 in einer gemeinsamen Einrichtung nebeneinander und nutzen gemeinsame Ressourcen.
  • Das Designhaus (oder Designteam) 820 generiert ein IC-Designlayout-Diagramm 822. Das IC-Designlayout-Diagramm 822 enthält verschiedene geometrische Strukturen, die für eine IC-Vorrichtung 860 entworfen wurden. Die geometrischen Strukturen entsprechen Strukturen von Metall-, Oxid- oder Halbleiterschichten, aus denen sich die verschiedenen Komponenten der herzustellenden IC-Vorrichtung 860 zusammensetzen. Die verschiedenen Schichten kombinieren sich zu verschiedenen IC-Strukturelementen. So enthält beispielsweise ein Abschnitt des IC-Designlayout-Diagramms 822 verschiedene IC-Strukturelemente, wie beispielsweise eine aktive Region, eine Gate-Elektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschicht-Interconnect-Verbindung, und Öffnungen für Bondungs-Pads, die in einem Halbleitersubstrat (zum Beispiel einem Siliziumwafer) und verschiedenen auf dem Halbleitersubstrat angeordneten Materialschichten gebildet werden sollen. Das Designhaus 820 implementiert ein geeignetes Designverfahren, um das IC-Designlayout-Diagramm 822 zu bilden. Das Designverfahren enthält eines oder mehrere von einem logischen Design, einem physischen Design, und Platzieren und Routen. Das IC-Designlayout-Diagramm 822 wird in einer oder mehreren Dateien präsentiert, die Informationen über die geometrischen Strukturen enthalten. Zum Beispiel kann das IC-Designlayout-Diagramm 822 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 830 enthält die Datenvorbereitung 832 und die Maskenfertigung 844. Das Maskenhaus 830 verwendet das IC-Designlayout-Diagramm 822 zum Herstellen einer oder mehrerer Masken 845, die beim Herstellen der verschiedenen Schichten der IC-Vorrichtung 860 gemäß dem IC-Designlayout-Diagramm 822 zu verwenden sind. Das Maskenhaus 830 führt die Maskendatenvorbereitung 832 aus, wobei das IC-Designlayout-Diagramm 822 in eine repräsentative Datei (Representative Data File, RDF) übersetzt wird. Die Maskendatenvorbereitung 832 übermittelt die RDF an die Maskenfertigung 844. Die Maskenfertigung 844 enthält einen Maskenschreiber. Ein Maskenschreiber konvertiert die RDF zu einem Bild auf einem Substrat, wie zum Beispiel einer Maske (Retikel) 845 oder einen Halbleiterwafer 853. Das Designlayout-Diagramm 822 wird durch die Maskendatenvorbereitung 832 so verarbeitet, dass es mit bestimmten Eigenschaften des Maskenschreibers und/oder Anforderungen des IC-Fab 850 kompatibel ist. In 8 sind die Maskendatenvorbereitung 832 und die Maskenfertigung 844 als getrennte Elemente veranschaulicht. In einigen Ausführungsformen können die Maskendatenvorbereitung 832 und die Maskenfertigung 844 zusammen als die Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 832 eine optische Nähekorrektur (Optical Proximity Correction, OPC), die Lithografieoptimierungstechniken zum Kompensieren von Bildfehlern verwendet, wie zum Beispiel solchen, die durch Beugung, Interferenzen, andere Prozesseffekte und dergleichen entstehen. OPC justiert das IC-Designlayout-Diagramm 822. In einigen Ausführungsformen enthält die Maskendatenvorbereitung 832 weitere Auflösungsoptimierungstechniken (Resolution Enhancement Techniques, RET), wie zum Beispiel außeraxiale Beleuchtung, Sub-Auflösungs-Hilfsmerkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird auch inverse Lithografie-Technologie (ILT) verwendet, die OPC als ein inverses Bildgabeproblem behandelt.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 832 einen Maskenregelprüfer (Mask Rule Checker, MRC), der das IC-Designlayout-Diagramm 822, das Prozesse in OPC durchlaufen hat, mit einem Satz Maskenerzeugungsregeln überprüft, die bestimmte geometrische und/oder Konnektivitätsbeschränkungen enthalten, um ausreichende Margen sicherzustellen, um Schwankungen in Halbleiterherstellungsprozessen zu berücksichtigen, und dergleichen. In einigen Ausführungsformen modifiziert der MRC das IC-Designlayout-Diagramm 822, um Beschränkungen während der Maskenfertigung 844 zu kompensieren, die einen Teil der Modifizierungen rückgängig machen können, die durch OPC vorgenommen wurden, um Maskenerzeugungsregeln zu erfüllen.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 832 eine Lithografieprozessüberprüfung (Lithography Process Checking, LPC), die eine Verarbeitung simuliert, die durch den IC-Fab 850 implementiert wird, um IC-Vorrichtung 860 zu fertigen. Die LPC simuliert diese Verarbeitung anhand des IC-Designlayout-Diagramms 822, um eine simulierte hergestellte Vorrichtung zu erzeugen, wie zum Beispiel eine IC-Vorrichtung 860. Die Verarbeitungsparameter in der LPC-Simulation können Parameter, die mit verschiedenen Prozessen des IC-Herstellungszyklus verknüpft sind, Parameter, die mit Werkzeugen verknüpft sind, die zur Herstellung des IC verwendet werden, und/oder andere Aspekte des Herstellungsprozesses enthalten. Die LPC berücksichtigt verschiedene Faktoren, wie zum Beispiel Zwischenbildkontrast, Tiefenschärfe (Depth of Focus, DOF), Maskenfehleroptimierungsfaktor (Mask Error Enhancement Factor, MEEF), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden, nachdem durch die LPC eine simulierte hergestellte Vorrichtung gebildet wurde, wenn die simulierte Vorrichtung nicht genau genug die Form hat, um Designregeln zu erfüllen, OPC und/oder MRC wiederholt, um das IC-Designlayout-Diagramm 822 weiter zu verfeinern.
  • Es versteht sich, dass die obige Beschreibung der Maskendatenvorbereitung 832 zum Zweck der Klarheit vereinfacht wurde. In einigen Ausführungsformen enthält die Maskendatenvorbereitung 832 zusätzliche Merkmale, wie zum Beispiel einen Logik-Operation (LOP) zum Modifizieren des IC-Designlayout-Diagramms 822 gemäß Herstellungsregeln. Außerdem können die Prozesse, die auf das IC-Designlayout-Diagramm 822 während der Maskendatenvorbereitung 832 angewendet werden, in einer Vielzahl verschiedener Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 832 und während der Maskenfertigung 844 werden eine Maske 845 oder eine Gruppe von Masken 845 anhand des modifizierten IC-Designlayouts 822 hergestellt. In einigen Ausführungsformen enthält die Maskenfertigung 844 die Ausführung einer oder mehrerer lithografischer Belichtungen auf der Basis des IC-Designlayout-Diagramms 822. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Strahl) oder ein Mechanismus aus mehreren E-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske 845 oder Retikel) 845 anhand des modifizierten IC-Designlayouts 822 zu bilden. Die Maske 845 kann in verschiedenen Technologien gebildet werden. In einigen Ausführungsformen wird die Maske 845 unter Verwendung von Binärtechnologie gebildet. In einigen Ausführungsformen enthält eine Maskenstruktur opake Regionen und transparente Regionen. Ein Strahl, wie zum Beispiel ein ultravioletter (UV-) Strahl, der verwendet wird, um die bildempfindliche Materialschicht (zum Beispiel den Photoresist) zu belichten, die auf einen Wafer aufbeschichtet wurde, wird durch die opake Region blockiert und wird durch die transparenten Regionen durchgelassen. In einem Beispiel enthält eine Binärmaske 845 ein transparentes Substrat (zum Beispiel Quarzglas) und ein opakes Material (zum Beispiel Chrom), das in den opaken Regionen der Maske aufbeschichtet wird. In einem weiteren Beispiel wird die Maske 845 unter Verwendung einer Phasenverschiebungstechnologie gebildet. In der Phase Shift Mask (PSM)-Version der Maske 845 sind verschiedene Strukturelemente in der Struktur, die auf der Phasenverschiebungsmaske gebildet wird, dafür konfiguriert, eine korrekte Phasendifferenz zu haben, um Auflösung und Bildgabequalität zu erhöhen. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine alternierende PSM sein. Die eine oder die mehreren Masken, die durch die Maskenfertigung 844 generiert werden, werden in einer Vielzahl verschiedener Prozesse verwendet. Zum Beispiel werden diese eine oder mehreren Masken in einem Ionenimplantierungsprozess, um verschiedene dotierte Regionen in dem Halbleiterwafer 853 zu bilden, in einem Ätzprozess, um verschiedene Ätzregionen in dem Halbleiterwafer 853 zu bilden, und/oder in anderen geeigneten Prozessen verwendet.
  • Der IC-fab 850 enthält die Waferfertigung 852. Der IC-Fab 850 ist ein IC-Fertigungsunternehmen, das eine oder mehrere Produktionsstätten für die Fertigung einer Vielzahl verschiedener verschiedenen IC-Produkte enthält. In einigen Ausführungsformen ist der IC-Fab 850 eine Halbleitergießerei. Zum Beispiel kann es eine Produktionsstätte für die Frontend-Fertigung mehrerer IC-Produkte (Front-End-of-Line (FEOL)-Fertigung) geben, während eine zweite Produktionsstätte für die Backend-Fertigung der Interconnect-Verbindungen und der Verkapselung der IC-Produkte (Back-End-of-Line (BEOL)-Fertigung) zuständig ist, und einen dritte Produktionsstätte kann andere Dienstleistungen für das Gießereiunternehmen erbringen.
  • Der IC-Fab 850 verwendet die eine oder die mehreren Masken 845, die durch das Maskenhaus 830 hergestellt wurden, um eine IC-Vorrichtung 860 zu fertigen. Somit verwendet der IC-Fab 850 mindestens indirekt das IC-Designlayout-Diagramm 822 zum Fertigen der IC-Vorrichtung 860. In einigen Ausführungsformen wird ein Halbleiterwafer 853 durch den IC-Fab 850 unter Verwendung der einen oder der mehreren Masken 845 hergestellt, um die IC-Vorrichtung 860 zu bilden. In einigen Ausführungsformen enthält die IC-Fertigung die Ausführung einer oder mehrerer lithografischer Belichtungen, die mindestens indirekt auf dem IC-Designlayout-Diagramm 822 basieren. Der Halbleiterwafer 853 enthält ein Siliziumsubstrat oder ein anderes zweckmäßiges Substrat, auf dem Materialschichten ausgebildet sind. Der Halbleiterwafer enthält des Weiteren eines oder mehrere von verschiedenen dotierten Regionen, dielektrischen Strukturelementen, Interconnect-Verbindungen auf mehreren Ebenen und dergleichen (die in anschließenden Herstellungsschritten gebildet werden).
  • Details zu einem Herstellungssystem für integrierte Schaltkreise (IC) (zum Beispiel das System 800 von 8) und einem damit verbundenen IC-Fertigungsfluss finden sich zum Beispiel im US-Patent Nr. 9,256,709 , erteilt am 9. Februar 2016, in der US-Vorerteilungspublikation Nr. 20150278429 , veröffentlicht am 1. Oktober 2015, in der US-Vorerteilungspublikation Nr. 20140040838 , veröffentlicht am 6. Februar 2014, und im US-Patent Nr. 7,260,442 , erteilt am 21. August 2007, die hiermit durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen werden.
  • In einer Ausführungsform enthält ein Verfahren (zur Herstellung einer Halbleitervorrichtung) (für ein Layout-Diagramm, das auf einem nicht-transitorischen, computerlesbaren Medium gespeichert ist, wobei die Halbleitervorrichtung auf dem Layout-Diagramm basiert, wobei das Layout-Diagramm erste und darüberliegende zweite Ebenen (entsprechende M_1st- und M_2nd-Ebenen) einer Metallisierung und eine erste Ebene (VIA_1st-Ebene) einer Interconnect-Verbindung dazwischen enthält, die ersten und darüberliegenden zweiten Metallisierungsschichten und einer ersten Schicht einer Interconnect-Verbindung dazwischen in der Halbleitervorrichtung entspricht) das Generieren des Layout-Diagramms, einschließlich: Auswählen einer in Frage kommenden Struktur in dem Layout-Diagramm, wobei die in Frage kommende Struktur eine erste leitfähige Struktur in der M_2nd-Ebene (erste M_2nd-Struktur) oder eine erste leitfähige Struktur in der M_1st-Ebene (erste M_1st-Struktur) ist; Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt; und mindestens Reduzieren einer Größe der in Frage kommenden Struktur, wodurch das Layout-Diagramm überarbeitet wird. In einer Ausführungsform enthält das Layout-Diagramm erste und darüberliegende zweite Ebenen (entsprechende M_1st- und M_2nd-Ebenen) einer Metallisierung und eine erste Ebene (VIA_1st-Ebene) einer Interconnect-Verbindung dazwischen, die ersten und darüberliegenden zweiten Metallisierungsschichten und einer ersten Schicht einer Interconnect-Verbindung dazwischen in der Halbleitervorrichtung entspricht; und die in Frage kommende Struktur ist die erste M_2nd-Struktur; wobei das Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt, Folgendes enthält: Bestimmen, dass die erste M_2nd-Struktur als eine Pin-Struktur bezeichnet wird; Bestimmen, dass eine erste Durchkontaktierungsstruktur in der ersten Ebene (erste VIA_1st-Struktur) einer Interconnect-Verbindung eine einzige VIA_ist-Struktur ist, die durch die erste M_2nd-Struktur überlappt wird; und wobei das mindestens Reduzieren einer Größe der in Frage kommenden Struktur Folgendes enthält: Entfernen der ersten M_2nd-Struktur aus dem Layout-Diagramm. In einer Ausführungsform enthält das Generieren des Layout-Diagramms des Weiteren Folgendes: Bezeichnen einer entsprechenden darunterliegenden ersten Struktur in der ersten Ebene (erste M_1st-Struktur) stattdessen als eine Pin-Struktur. In einer Ausführungsform wird die erste M_1st-Struktur als eine Pin-Struktur bezeichnet, weil es mindestens erste und zweite zulässige darüberliegende Positionen für die erste VIA_1ist-Struktur in der VIA_1ist-Ebene einer Interconnect-Verbindung gibt, an denen mindestens entsprechend die erste M_2nd-Struktur und eine zweite M_2nd-Struktur in der M_2nd-Ebene so angeordnet werden könnten, dass die erste VIA_1ist-Struktur überlappt wird; oderdie erste M_2nd-Struktur wird als eine Pin-Struktur bezeichnet, weil es mindestens erste und zweite zulässige darüberliegende Positionen für eine entsprechende erste Durchkontaktierungsstruktur in einer zweiten Ebene (VIA_2nd-Ebene) einer Interconnect-Verbindung (erste VIA_2nd-Struktur) gibt, an denen mindestens entsprechende erste und zweite leitfähige Strukturen in einer dritten Ebene (M_3rd) einer Metallisierung (erste und zweite M_3rd-Strukturen) so angeordnet werden könnten, dass die erste VIA_2nd-Struktur überlappt wird. In einer Ausführungsform enthält das Layout-Diagramm des Weiteren eine zweite Ebene (VIA_2nd-Ebene) einer Interconnect-Verbindung, die über der ersten M_1st-Ebene liegt und einer zweiten Schicht einer Interconnect-Verbindung entspricht, die über der ersten Metallisierungsschicht in der Halbleitervorrichtung liegt, und die in Frage kommende Struktur ist die erste M_1st-Struktur; wobei das Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt, Folgendes enthält: ein erstes Teilverfahren, das Folgendes enthält: Bestimmen, dass die erste M_1ist-Struktur mindestens eine erste Durchkontaktierungsstruktur in der VIA_1ist-Ebene (erste VIA_1st-Struktur) nicht überlappt; und Bestimmen, dass die erste M_1ist-Struktur durch mindestens eine erste Durchkontaktierungsstruktur in der VIA_2nd-Ebene (erste VIA_2nd-Struktur) nicht überlappt wird; oder ein zweites Teilverfahren, das Folgendes enthält: relativ zu einer ersten Richtung, Bestimmen, dass die erste M_1st-Struktur mindestens eine erste Durchkontaktierungsstruktur in der VIA_1ist-Ebene (erste VIA_1st-Struktur) überlappt; oder relativ zu einer ersten Richtung, Bestimmen, dass die erste M_ist-Struktur durch mindestens eine erste Durchkontaktierungsstruktur in der VIA_2nd-Ebene (erste VIA_2nd-Struktur) überlappt wird; wobei in einem Kontext des ersten Teilverfahrens das mindestens Reduzieren einer Größe der in Frage kommenden Struktur Folgendes enthält: Entfernen der ersten M_1ist-Struktur aus dem Layout-Diagramm; und wobei in einem Kontext des zweiten Teilverfahrens das mindestens Reduzieren einer Größe der in Frage kommenden Struktur Folgendes enthält: Beschneiden eines ersten Flügelabschnitts der ersten M_1st-Struktur, um einen kleineren ersten Stumpfabschnitt zu erhalten; und wobei relativ zu der ersten Richtung mindestens eine der ersten VIA_1ist-Struktur und der ersten VIA_2nd-Struktur vorhanden ist, dergestalt, dass sich der erste Flügelabschnitt zwischen einem ersten Ende der ersten M_1st-Struktur und der ersten VIA_1st-Struktur oder der ersten VIA_2nd-Struktur befindet, wobei es keine anderen VIA_ist- oder VIA_2nd-Strukturen gibt, die entsprechend den ersten Flügelabschnitt unter- oder überlappen. In einer Ausführungsform enthält das Layout-Diagramm des Weiteren eine Transistorebene, der einer Transistorschicht in der Halbleitervorrichtung entspricht; und gibt es keine Metallisierungsebenen zwischen der M_1st-Ebene und der Transistorschicht. In einer Ausführungsform enthält das Verfahren des Weiteren, auf der Basis des Layout-Diagramms, mindestens eines von Folgendem: (A) Vornehmen einer oder mehrerer fotolithografischer Belichtungen; (B) Herstellen einer oder mehrerer Halbleitermasken; und (C) Herstellen mindestens einer Komponente in einer Schicht eines integrierten Halbleiterschaltkreises.
  • In einer Ausführungsform enthält ein System (zur Herstellung einer Halbleitervorrichtung) mindestens einen Prozessor und mindestens einen Speicher, der Computerprogrammcode für ein oder mehrere Programme enthält, wobei der mindestens eine Speicher, der Computerprogrammcode und der mindestens eine Prozessor dafür konfiguriert sind, das System zu veranlassen (für ein Layout-Diagramm, das auf einem nicht-transitorischen computerlesbaren Medium gespeichert ist, wobei die Halbleitervorrichtung auf dem Layout-Diagramm basiert, wobei das Layout-Diagramm erste und darüberliegende zweite Ebenen (entsprechende M_1st- und M_2nd-Ebenen) einer Metallisierung und eine erste Ebene (VIA_1st-Ebene) einer Interconnect-Verbindung dazwischen enthält, die ersten und darüberliegenden zweiten Metallisierungsschichten und einer ersten Schicht einer Interconnect-Verbindung dazwischen in der Halbleitervorrichtung entsprechen), das Generieren des Layout-Diagramms auszuführen, einschließlich: Auswählen einer in Frage kommenden Struktur in dem Layout-Diagramm, wobei die in Frage kommende Struktur eine erste leitfähige Struktur in der M_2nd-Ebene (erste M_2nd-Struktur) oder eine erste leitfähige Struktur in der M_1st-Ebene (erste M_1st-Struktur) ist; Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt; und Ändern einer Größe der in Frage kommenden Struktur, wodurch das Layout-Diagramm überarbeitet wird; und wobei das Layout-Diagramm des Weiteren eine Transistorebene enthält, die einer Transistorschicht in der Halbleitervorrichtung entspricht; und es keine Metallisierungsebenen zwischen der M_1st-Ebene und der Transistorschicht gibt. In einer Ausführungsform enthält das Layout-Diagramm erste und darüberliegende zweite Ebenen (entsprechende M_1st- und M_2nd-Ebenen) einer Metallisierung und eine erste Ebene (VIA_1st-Ebene) einer Interconnect-Verbindung dazwischen, die ersten und darüberliegenden zweiten Metallisierungsschichten und einer ersten Schicht einer Interconnect-Verbindung dazwischen in der Halbleitervorrichtung entspricht; und die in Frage kommende Struktur ist die erste M_2nd-Struktur; wobei das Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt, Folgendes enthält: Bestimmen, dass die erste M_2nd-Struktur als eine Pin-Struktur bezeichnet wird; Bestimmen, dass eine erste Durchkontaktierungsstruktur in der ersten Ebene (erste VIA_1st-Struktur) eine einzige VIA_1ist-Struktur ist, die durch die erste M_2nd-Struktur überlappt wird; wobei das Ändern einer Größe der in Frage kommenden Struktur Folgendes enthält: Entfernen der ersten M_2nd-Struktur aus dem Layout-Diagramm; und wobei das Generieren des Layout-Diagramms des Weiteren Folgendes enthält: Bezeichnen einer entsprechenden darunterliegenden ersten Struktur in der ersten Ebene (erste M_1st-Struktur) statt dessen als eine Pin-Struktur. In einer Ausführungsform wird die erste M_2nd-Struktur als eine Pin-Struktur bezeichnet, weil es mindestens erste und zweite zulässige darüberliegende Positionen für die erste VIA_1ist-Struktur in der VIA_1ist-Ebene einer Interconnect-Verbindung gibt, an denen mindestens entsprechend die erste M_2nd-Struktur und eine zweite M_2nd-Struktur in der M_2nd-Ebene so angeordnet werden könnten, dass die erste VIA_1ist-Struktur überlappt wird; oder die erste M_2nd-Struktur wird als eine Pin-Struktur bezeichnet, weil es mindestens erste und zweite zulässige darüberliegende Positionen für eine entsprechende erste Durchkontaktierungsstruktur in einer zweiten Ebene (VIA_2nd-Ebene) einer Interconnect-Verbindung (erste VIA_2nd-Struktur) gibt, an denen mindestens entsprechende erste und zweite leitende Strukturen in einer dritten Ebene (M_3rd) einer Metallisierung (erste und zweite M_3rd-Strukturen) so angeordnet werden könnten, dass die erste VIA_2nd-Struktur überlappt wird. In einer Ausführungsform enthält das Layout-Diagramm des Weiteren eine zweite Ebene (VIA_2nd-Ebene) einer Interconnect-Verbindung, die über der ersten M_1st-Ebene liegt und einer zweiten Schicht einer Interconnect-Verbindung entspricht, die über der ersten Metallisierungsschicht in der Halbleitervorrichtung liegt, und die in Frage kommende Struktur ist die erste M_1st-Struktur; wobei das Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt, Folgendes enthält: ein erstes Teilverfahren, das Folgendes enthält: Bestimmen, dass die erste M_1st-Struktur mindestens eine erste Durchkontaktierungsstruktur in der VIA_ist-Ebene (erste VIA_1st-Struktur) nicht überlappt; und Bestimmen, dass die erste M_1ist-Struktur durch mindestens eine erste Durchkontaktierungsstruktur in der VIA_2nd-Ebene (erste VIA_2nd-Struktur) nicht überlappt wird; oder ein zweites Teilverfahren, das Folgendes enthält: relativ zu einer ersten Richtung, Bestimmen, dass die erste M_1ist-Struktur mindestens eine erste Durchkontaktierungsstruktur in der VIA_1ist-Ebene (erste VIA_1st-Struktur) überlappt oder dass die erste M_1st-Struktur durch mindestens eine erste Durchkontaktierungsstruktur in der VIA_2nd-Ebene (erste VIA_2nd-Struktur) überlappt wird; wobei in einem Kontext des ersten Teilverfahrens das Ändern einer Größe der in Frage kommenden Struktur Folgendes enthält: Entfernen der ersten M_1ist-Struktur aus dem Layout-Diagramm; und wobei in einem Kontext des zweiten Teilverfahrens das Ändern einer Größe der in Frage kommenden Struktur Folgendes enthält: Beschneiden eines ersten Flügelabschnitts der ersten M_1st-Struktur, um entsprechend kleinere erste Stumpfabschnitte zu erhalten; und wobei relativ zu der ersten Richtung mindestens eine der ersten VIA_1ist-Struktur und der ersten VIA_2nd-Struktur vorhanden ist, dergestalt, dass sich der erste Flügelabschnitt zwischen einem ersten Ende der ersten M_1ist-Struktur und der ersten VIA_1ist-Struktur oder der ersten VIA_2nd-Struktur befindet, wobei es keine anderen VIA_1st- oder VIA_2nd-Strukturen gibt, die entsprechend den ersten Flügelabschnitt unter- oder überlappen. In einer Ausführungsform enthält das Layout-Diagramm des Weiteren eine Transistorebene, die einer Transistorschicht in der Halbleitervorrichtung entspricht; und es gibt keine Metallisierungsebenen zwischen der M_1st-Ebene und der Transistorschicht. In einer Ausführungsform enthält das System des Weiteren mindestens eines von Folgendem: eine Maskierungseinrichtung, die dafür konfiguriert ist, eine oder mehrere Halbleitermasken auf der Basis des Layout-Diagramms herzustellen; und eine Fertigungseinrichtung, die dafür konfiguriert ist, mindestens eine Komponente in einer Schicht eines integrierten Halbleiterschaltkreises auf der Basis des Layout-Diagramms herzustellen. In einer Ausführungsform ist die Maskierungseinrichtung des Weiteren - als ein Aspekt, der in der Herstellung der einen oder der mehreren Halbleitermasken enthalten ist - dafür konfiguriert, eine oder mehrere lithografische Belichtungen auf der Basis des Layout-Diagramms auszuführen; oder die Fertigungseinrichtung ist des Weiteren - als ein Aspekt, der in der Herstellung der mindestens einen Komponente in einer Schicht des integrierten Halbleiterschaltkreises enthalten ist - dafür konfiguriert, eine oder mehrere lithografische Belichtungen auf der Basis des Layout-Diagramms auszuführen.
  • In einer Ausführungsform enthält ein Verfahren (zur Herstellung einer Halbleitervorrichtung) (für ein Layout-Diagramm, das auf einem nicht-transitorischen, computerlesbaren Medium gespeichert ist, wobei die Halbleitervorrichtung auf dem Layout-Diagramm basiert, wobei das Layout-Diagramm erste und darüberliegende zweite Ebenen (entsprechende M_1st- und M_2nd-Ebenen) einer Metallisierung und eine erste Ebene (VIA_1st-Ebene) einer Interconnect-Verbindung dazwischen enthält, die ersten und darüberliegenden zweiten Metallisierungsschichten und einer ersten Schicht einer Interconnect-Verbindung dazwischen in der Halbleitervorrichtung entsprechen) das Generieren des Layout-Diagramms, einschließlich: Auswählen einer in Frage kommenden Struktur in dem Layout-Diagramm, wobei die in Frage kommende Struktur eine erste leitfähige Struktur in der M_1st-Ebene (erste M_1st-Struktur) ist; Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt; und Vergrößern einer Größe der in Frage kommenden Struktur, wodurch das Layout-Diagramm überarbeitet wird. In einer Ausführungsform enthält das Layout-Diagramm des Weiteren eine Transistorebene, die einer Transistorschicht in der Halbleitervorrichtung entspricht; wobei eine Zelle des Layout-Diagramms zu MD-Spalten organisiert ist, wobei sich die MD-Spalten in einer ersten Richtung erstrecken; wobei relativ zu einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung verläuft, für erste und letzte der MD-Spalten, die sich nahe bei ersten und zweiten Grenzen der Zelle befinden, das Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt, Folgendes enthält: Bestimmen, dass sich eine erste Metall-zu-Drain/Source (MD)-Struktur in der Transistorebene in der ersten oder letzten MD-Spalte befindet; Bestimmen, dass die erste MD-Struktur durch eine erste Gate-Drain/Source (VGD)-Durchkontaktierungsstruktur überlappt wird; Bestimmen, dass die erste VGD-Struktur durch eine erste leitfähige Struktur in der M_1st-Ebene (erste M_1st-Struktur) überlappt wird; und Bestimmen, dass eine Länge der ersten M_1ist-Struktur kleiner als eine erste Referenzdistanz ist; wobei das Vergrößern einer Größe der in Frage kommenden Struktur Folgendes enthält: relativ zu der zweiten Richtung, Vergrößern einer Länge der ersten M_1st-Struktur dergestalt, dass sie mindestens im Wesentlichen gleich der ersten Referenzdistanz ist; und wobei die erste MD-Struktur und die erste VGD-Struktur entsprechende MD- und VGD-Strukturen in der Transistorschicht der Halbleitervorrichtung darstellen. In einer Ausführungsform ist die erste Referenzdistanz größer als eine zweite Referenzdistanz; und relativ zu einer typischen Fertigungstoleranz eines Halbleiterprozesstechnologieknotens, der die Halbleitervorrichtung herstellt, stellt die zweite Referenzdistanz eine Mindestlänge eines leitfähigen Segments in der Schicht Mo dar. In einer Ausführungsform wird die erste Referenzdistanz durch L2 dargestellt; undL2 ist größer als ein einzelner Contacted Poly-Pitch (CPP) für einen Halbleiterprozesstechnologieknoten, der der Halbleitervorrichtung entspricht. In einer Ausführungsform enthält das Layout-Diagramm des Weiteren eine Transistorebene, die einer Transistorschicht in der Halbleitervorrichtung entspricht; gibt es keine Metallisierungsebenen zwischen der M_1st-Ebene und der Transistorschicht; und ist L2 ≈ 1,5 CPP. In einer Ausführungsform enthält das Verfahren des Weiteren, auf der Basis des Layout-Diagramms, mindestens eines von Folgendem: (A) Vornehmen einer oder mehrerer fotolithografischer Belichtungen; (B) Herstellen einer oder mehrerer Halbleitermasken; und (C) Herstellen mindestens einer Komponente in einer Schicht eines integrierten Halbleiterschaltkreises.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/739053 [0001]
    • US 9256709 [0154]
    • US 20150278429 [0154]
    • US 20140040838 [0154]
    • US 7260442 [0154]

Claims (21)

  1. BEANSPRUCHT WIRD:
  2. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren - für ein Layout-Diagramm, das auf einem nicht-transitorischen, computerlesbaren Medium gespeichert ist, wobei die Halbleitervorrichtung auf dem Layout-Diagramm basiert, wobei das Layout-Diagramm eine erste und eine darüberliegende zweite Ebene (entsprechende M_1st- und M_2nd-Ebenen) einer Metallisierung und eine erste Ebene einer Interconnect-Verbindung (VIA_ist-Ebene) dazwischen aufweist, die einer ersten und einer darüberliegenden zweiten Metallisierungsschicht und einer ersten Schicht einer Interconnect-Verbindung dazwischen in der Halbleitervorrichtung entsprechen - umfasst: das Generieren des Layout-Diagramms, einschließlich: Auswählen einer in Frage kommenden Struktur in dem Layout-Diagramm, wobei die in Frage kommende Struktur eine erste leitfähige Struktur in der M_2nd-Ebene (erste M_2nd-Struktur) oder eine erste leitfähige Struktur in der M_1st-Ebene (erste M_ist-Struktur) ist; Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt; und mindestens Reduzieren einer Größe der in Frage kommenden Struktur, wodurch das Layout-Diagramm überarbeitet wird.
  3. Verfahren nach Anspruch 1, wobei das Layout-Diagramm eine erste und eine darüberliegende zweite Ebene (entsprechende M_1st- und M_2nd-Ebenen) einer Metallisierung und eine erste Ebene (VIA_1st-Ebene) einer Interconnect-Verbindung dazwischen aufweist, die einer ersten und einer darüberliegenden zweiten Metallisierungsschicht und einer ersten Schicht einer Interconnect-Verbindung dazwischen in der Halbleitervorrichtung entsprechen; und die in Frage kommende Struktur die erste M_2nd-Struktur ist; wobei das Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt, Folgendes umfasst: Bestimmen, dass die erste M_2nd-Struktur als eine Pin-Struktur bezeichnet wird; Bestimmen, dass eine erste Durchkontaktierungsstruktur in der ersten Ebene (erste VIA_ist-Struktur) einer Interconnect-Verbindung eine einzige VIA_1ist-Struktur ist, die durch die erste M_2nd-Struktur überlappt wird; und das mindestens Reduzieren einer Größe der in Frage kommenden Struktur Folgendes umfasst: Entfernen der ersten M_2nd-Struktur aus dem Layout-Diagramm.
  4. Verfahren nach Anspruch 2, wobei das Generieren des Layout-Diagramms des Weiteren Folgendes umfasst: Bezeichnen einer entsprechenden darunterliegenden ersten Struktur in der ersten Ebene (erste M_1st-Struktur) stattdessen als eine Pin-Struktur.
  5. Verfahren nach Anspruch 2 oder 3, wobei die erste M_1ist-Struktur als eine Pin-Struktur bezeichnet wird, weil es mindestens eine erste und eine zweite zulässige darüberliegende Position für die erste VIA_1ist-Struktur in der VIA_ist-Ebene einer Interconnect-Verbindung gibt, an denen mindestens entsprechend die erste M_2nd-Struktur und eine zweite M_2nd-Struktur in der M_2nd-Ebene so angeordnet werden könnten, dass die erste VIA_1st-Struktur überlappt wird; oder die erste M_2nd-Struktur als eine Pin-Struktur bezeichnet wird, weil es mindestens eine erste und eine zweite zulässige darüberliegende Position für eine entsprechende erste Durchkontaktierungsstruktur in einer zweiten Ebene (VIA_2nd-Ebene) einer Interconnect-Verbindung (erste VIA_2nd-Struktur) gibt, an denen mindestens eine erste und eine zweite entsprechende leitfähige Struktur in einer dritten Ebene (M_3rd) einer Metallisierung (erste und zweite M_3rd-Strukturen) so angeordnet werden könnten, dass die erste VIA_2nd-Struktur überlappt wird.
  6. Verfahren nach Anspruch 1, wobei das Layout-Diagramm des Weiteren eine zweite Ebene (VIA_2nd-Ebene) einer Interconnect-Verbindung aufweist, die über der ersten M_1st-Ebene liegt und einer zweiten Schicht einer Interconnect-Verbindung entspricht, die über der ersten Schicht einer Metallisierung in der Halbleitervorrichtung liegt, und die in Frage kommende Struktur die erste M_1ist-Struktur ist; wobei das Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt, Folgendes umfasst: ein erstes Teilverfahren, das Folgendes umfasst: Bestimmen, dass die erste M_ist-Struktur mindestens eine erste Durchkontaktierungsstruktur in der VIA_1ist-Ebene (erste VIA_1st-Struktur) nicht überlappt; und Bestimmen, dass die erste M_ist-Struktur durch mindestens eine erste Durchkontaktierungsstruktur in der VIA_2nd-Ebene (erste VIA_2nd-Struktur) nicht überlappt wird; oder ein zweites Teilverfahren, das Folgendes umfasst: relativ zu einer ersten Richtung, Bestimmen, dass die erste M_1st-Struktur mindestens eine erste Durchkontaktierungsstruktur in der VIA-1st-Ebene (erste VIA_ist-Struktur) überlappt; oder relativ zu einer ersten Richtung, Bestimmen, dass die erste M_1st-Struktur durch mindestens eine erste Durchkontaktierungsstruktur in der VIA_2nd-Ebene (erste VIA_2nd-Struktur) überlappt wird; wobei in einem Kontext des ersten Teilverfahrens das mindestens Reduzieren einer Größe der in Frage kommenden Struktur Folgendes umfasst: Entfernen der ersten M_1ist-Struktur aus dem Layout-Diagramm; und wobei in einem Kontext des zweiten Teilverfahrens das mindestens Reduzieren einer Größe der in Frage kommenden Struktur Folgendes umfasst: Beschneiden eines ersten Flügelabschnitts der ersten M_1st-Struktur, um einen kleineren ersten Stumpfabschnitt zu erhalten; und wobei relativ zu der ersten Richtung mindestens eine der ersten VIA_1ist-Struktur und der ersten VIA_2nd-Struktur vorhanden ist, dergestalt, dass sich der erste Flügelabschnitt zwischen einem ersten Ende der ersten M_1ist-Struktur und der ersten VIA_1ist-Struktur oder der ersten VIA_2nd-Struktur befindet, wobei es keine anderen VIA_ist- oder VIA_2nd-Strukturen gibt, die entsprechend den ersten Flügelabschnitt unter- oder überlappen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei: das Layout-Diagramm des Weiteren eine Transistorebene aufweist, die einer Transistorschicht in der Halbleitervorrichtung entspricht; und es keine Metallisierungsebenen zwischen der M_ist-Ebene und der Transistorschicht gibt.
  8. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren, auf der Basis des Layout-Diagramms, mindestens eines von Folgendem umfasst: (A) Vornehmen einer oder mehrerer fotolithografischer Belichtungen; (B) Herstellen einer oder mehrerer Halbleitermasken; und (C) Herstellen mindestens einer Komponente in einer Schicht eines integrierten Halbleiterschaltkreises.
  9. System zur Herstellung einer Halbleitervorrichtung, wobei das System Folgendes umfasst: mindestens einen Prozessor; und mindestens einen Speicher, der Computerprogrammcode für ein oder mehrere Programme aufweist; wobei der mindestens eine Speicher, der Computerprogrammcode und der mindestens eine Prozessor dafür konfiguriert sind, das System - für ein Layout-Diagramm, das auf einem nicht-transitorischen, computerlesbaren Medium gespeichert ist, wobei die Halbleitervorrichtung auf dem Layout-Diagramm basiert, wobei das Layout-Diagramm eine erste und eine darüberliegende zweite Ebene (entsprechende M_1st- und M_2nd-Ebenen) einer Metallisierung und eine erste Ebene einer Interconnect-Verbindung (VIA_ist-Ebene) dazwischen aufweist, die einer ersten und einer darüberliegenden zweiten Metallisierungsschicht und einer ersten Schicht einer Interconnect-Verbindung dazwischen in der Halbleitervorrichtung entsprechen - zu veranlassen, das Generieren des Layout-Diagramms auszuführen, einschließlich: Auswählen einer in Frage kommenden Struktur in dem Layout-Diagramm, wobei die in Frage kommende Struktur eine erste leitfähige Struktur in der M_2nd-Ebene (erste M_2nd-Struktur) oder eine erste leitfähige Struktur in der M_1st-Ebene (erste M_ist-Struktur) ist; Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt; und Ändern einer Größe der in Frage kommenden Struktur, wodurch das Layout-Diagramm überarbeitet wird; und wobei: das Layout-Diagramm des Weiteren eine Transistorebene aufweist, die einer Transistorschicht in der Halbleitervorrichtung entspricht; und es keine Metallisierungsebenen zwischen der M_1st-Ebene und der Transistorschicht gibt.
  10. System nach Anspruch 8, wobei: das Layout-Diagramm eine erste und eine darüberliegende zweite Ebene (entsprechende M_1st- und M_2nd-Ebenen) einer Metallisierung und eine erste Ebene (VIA_1st-Ebene) einer Interconnect-Verbindung dazwischen aufweist, die einer ersten und einer darüberliegenden zweiten Metallisierungsschicht und einer ersten Schicht einer Interconnect-Verbindung dazwischen in der Halbleitervorrichtung entsprechen; und die in Frage kommende Struktur die erste M_2nd-Struktur ist; wobei das Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt, Folgendes umfasst: Bestimmen, dass die erste M_2nd-Struktur als eine Pin-Struktur bezeichnet wird; Bestimmen, dass eine erste Durchkontaktierungsstruktur in der ersten Ebene (erste VIA_ist-Struktur) eine einzige VIA_ist-Struktur ist, die durch die erste M_2nd-Struktur überlappt wird; wobei das Ändern einer Größe der in Frage kommenden Struktur Folgendes umfasst: Entfernen der ersten M_2nd-Struktur aus dem Layout-Diagramm; und wobei das Generieren des Layout-Diagramms des Weiteren Folgendes umfasst: Bezeichnen einer entsprechenden darunterliegenden ersten Struktur in der ersten Ebene (erste M_ist-Struktur) stattdessen als eine Pin-Struktur.
  11. System nach Anspruch 9, wobei: die erste M_2nd-Struktur als eine Pin-Struktur bezeichnet wird, weil es mindestens eine erste und eine zweite zulässige darüberliegende Position für die erste VIA_1ist-Struktur in der VIA_ist-Ebene einer Interconnect-Verbindung gibt, an denen mindestens entsprechend die erste M_2nd-Struktur und eine zweite M_2nd-Struktur in der M_2nd-Ebene so angeordnet werden könnten, dass die erste VIA_1st-Struktur überlappt wird; oder die erste M_2nd-Struktur als eine Pin-Struktur bezeichnet wird, weil es mindestens eine erste und eine zweite zulässige darüberliegende Position für eine entsprechende erste Durchkontaktierungsstruktur in einer zweiten Ebene (VIA_2nd-Ebene) einer Interconnect-Verbindung (erste VIA_2nd-Struktur) gibt, an denen mindestens eine erste und eine zweite entsprechende leitfähige Struktur in einer dritten Ebene (M_3rd) einer Metallisierung (erste und zweite M_3rd-Strukturen) so angeordnet werden könnten, dass die erste VIA_2nd-Struktur überlappt wird.
  12. System nach Anspruch 8, wobei: das Layout-Diagramm des Weiteren eine zweite Ebene (VIA_2nd-Ebene) einer Interconnect-Verbindung aufweist, die über der ersten M_1st-Ebene liegt und einer zweiten Schicht einer Interconnect-Verbindung entspricht, die über der ersten Schicht einer Metallisierung in der Halbleitervorrichtung liegt, und die in Frage kommende Struktur die erste M_1ist-Struktur ist; wobei das Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt, Folgendes umfasst: ein erstes Teilverfahren, das Folgendes umfasst: Bestimmen, dass die erste M_ist-Struktur mindestens eine erste Durchkontaktierungsstruktur in der VIA_1ist-Ebene (erste VIA_1st-Struktur) nicht überlappt; und Bestimmen, dass die erste M_ist-Struktur durch mindestens eine erste Durchkontaktierungsstruktur in der VIA_2nd-Ebene (erste VIA_2nd-Struktur) nicht überlappt wird; oder ein zweites Teilverfahren, das Folgendes umfasst: relativ zu einer ersten Richtung, Bestimmen, dass die erste M_1st-Struktur mindestens eine erste Durchkontaktierungsstruktur in der VIA_1st-Ebene (erste VIA_ist-Struktur) überlappt oder dass die erste M_1st-Struktur durch mindestens eine erste Durchkontaktierungsstruktur in der VIA_2nd-Ebene (erste VIA_2nd-Struktur) überlappt wird; wobei in einem Kontext des ersten Teilverfahrens das Ändern einer Größe der in Frage kommenden Struktur Folgendes umfasst: Entfernen der ersten M_1ist-Struktur aus dem Layout-Diagramm; und wobei in einem Kontext des zweiten Teilverfahrens das Ändern einer Größe der in Frage kommenden Struktur Folgendes umfasst: Beschneiden eines ersten Flügelabschnitts der ersten M_1st-Struktur, um entsprechend kleinere erste Stumpfabschnitte zu erhalten; und wobei relativ zu der ersten Richtung mindestens eine der ersten VIA_1ist-Struktur und der ersten VIA_2nd-Struktur vorhanden ist, dergestalt, dass sich der erste Flügelabschnitt zwischen einem ersten Ende der ersten M_1ist-Struktur und der ersten VIA_1ist-Struktur oder der ersten VIA_2nd-Struktur befindet, wobei es keine anderen VIA_ist- oder VIA_2nd-Strukturen gibt, die entsprechend den ersten Flügelabschnitt unter- oder überlappen.
  13. System nach Anspruch 11, wobei: das Layout-Diagramm des Weiteren eine Transistorebene aufweist, die einer Transistorschicht in der Halbleitervorrichtung entspricht; und es keine Metallisierungsebenen zwischen der M_1st-Ebene und der Transistorschicht gibt.
  14. System nach einem der Ansprüche 8 bis 12, das des Weiteren mindestens eines von Folgendem umfasst: eine Maskierungseinrichtung, die dafür konfiguriert ist, eine oder mehrere Halbleitermasken auf der Basis des Layout-Diagramms herzustellen; und eine Fertigungseinrichtung, die dafür konfiguriert ist, mindestens eine Komponente in einer Schicht eines integrierten Halbleiterschaltkreises auf der Basis des Layout-Diagramms herzustellen.
  15. System nach Anspruch 13, wobei: die Maskierungseinrichtung des Weiteren - als ein Aspekt, der in der Herstellung der einen oder der mehreren Halbleitermasken enthalten ist - dafür konfiguriert ist, eine oder mehrere lithografische Belichtungen auf der Basis des Layout-Diagramms auszuführen; oder die Fertigungseinrichtung des Weiteren - als ein Aspekt, der in der Herstellung der mindestens einen Komponente in einer Schicht des integrierten Halbleiterschaltkreises enthalten ist - dafür konfiguriert ist, eine oder mehrere lithografische Belichtungen auf der Basis des Layout-Diagramms auszuführen.
  16. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren - für ein Layout-Diagramm, das auf einem nicht-transitorischen, computerlesbaren Medium gespeichert ist, wobei die Halbleitervorrichtung auf dem Layout-Diagramm basiert, wobei das Layout-Diagramm eine erste und eine darüberliegende zweite Ebene (entsprechende M_1st- und M_2nd-Ebenen) einer Metallisierung und eine erste Ebene einer Interconnect-Verbindung (VIA_ist-Ebene) dazwischen aufweist, die einer ersten und einer darüberliegenden zweiten Metallisierungsschicht und einer ersten Schicht einer Interconnect-Verbindung dazwischen in der Halbleitervorrichtung entsprechen - umfasst, das Generieren des Layout-Diagramms, einschließlich: Auswählen einer in Frage kommenden Struktur in dem Layout-Diagramm, wobei die in Frage kommende Struktur eine erste leitfähige Struktur in der M_1st-Ebene (erste M_1st-Struktur) ist; Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt; und Vergrößern einer Größe der in Frage kommenden Struktur, wodurch das Layout-Diagramm überarbeitet wird.
  17. Verfahren nach Anspruch 15, wobei das Layout-Diagramm des Weiteren eine Transistorebene aufweist, die einer Transistorschicht in der Halbleitervorrichtung entspricht; eine Zelle des Layout-Diagramms in MD-Spalten organisiert ist, wobei sich die MD-Spalten in einer ersten Richtung erstrecken; relativ zu einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung verläuft, für erste und letzte der MD-Spalten, die sich nahe bei einer ersten und einer zweiten Grenz der Zelle befinden, das Bestimmen, dass die in Frage kommende Struktur ein oder mehrere Kriterien erfüllt, Folgendes umfasst: Bestimmen, dass sich eine erste Metall-zu-Drain/Source (MD)-Struktur in der Transistorebene in der ersten oder letzten MD-Spalte befindet; Bestimmen, dass die erste MD-Struktur durch eine erste Gate-Drain/Source (VGD)-Durchkontaktierungsstruktur überlappt wird; Bestimmen, dass die erste VGD-Struktur durch eine erste leitfähige Struktur in der M_1st-Ebene (erste M_1st-Struktur) überlappt wird; und Bestimmen, dass eine Länge der ersten M_1st-Struktur kleiner als eine erste Referenzdistanz ist; wobei das Vergrößern einer Größe der in Frage kommenden Struktur Folgendes umfasst: relativ zu der zweiten Richtung, Vergrößern einer Länge der ersten M_1st-Struktur dergestalt, dass sie mindestens im Wesentlichen gleich der ersten Referenzdistanz ist; und wobei die erste MD-Struktur und die erste VGD-Struktur entsprechende MD- und VGD-Strukturen in der Transistorschicht der Halbleitervorrichtung darstellen.
  18. Verfahren nach Anspruch 15 oder 16, wobei die erste Referenzdistanz größer ist als eine zweite Referenzdistanz; und relativ zu einer typischen Fertigungstoleranz eines Halbleiterprozesstechnologieknotens, der die Halbleitervorrichtung herstellt, die zweite Referenzdistanz eine Mindestlänge eines leitfähigen Segments in der Schicht Mo darstellt.
  19. Verfahren nach einem der Ansprüche 15 bis 17, wobei: die erste Referenzdistanz durch L2 dargestellt wird; und L2 größer ist als ein einzelner Contacted Poly-Pitch (CPP) für einen Halbleiterprozesstechnologieknoten, der der Halbleitervorrichtung entspricht.
  20. Verfahren nach Anspruch 18, wobei das Layout-Diagramm des Weiteren eine Transistorebene aufweist, die einer Transistorschicht in der Halbleitervorrichtung entspricht; es keine Metallisierungsebenen zwischen der M_1st-Ebene und der Transistorschicht gibt; und L2 ≈ 1,5 CPP ist.
  21. Verfahren nach einem der Ansprüche 15 bis 19, das des Weiteren, auf der Basis des Layout-Diagramms, mindestens eines von Folgendem umfasst: (A) Vornehmen einer oder mehrerer fotolithografischer Belichtungen; (B) Herstellen einer oder mehrerer Halbleitermasken; und (C) Herstellen mindestens einer Komponente in einer Schicht eines integrierten Halbleiterschaltkreises.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
US11309247B2 (en) 2019-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device, and associated method and system
US11637069B2 (en) * 2020-08-31 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with V2V rail and methods of making same
US20220238442A1 (en) * 2021-01-27 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3227056B2 (ja) * 1994-06-14 2001-11-12 富士通株式会社 図形処理方法及び図形処理装置
US6691297B1 (en) * 1999-03-04 2004-02-10 Matsushita Electric Industrial Co., Ltd. Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI
JP2002312414A (ja) * 2001-04-13 2002-10-25 Toshiba Corp 半導体集積回路装置のレイアウト設計システム、配線設計方法、配線設計プログラム及び半導体集積回路装置の製造方法
US20040010388A1 (en) * 2002-07-10 2004-01-15 Cherif Ahrikencheikh Method and apparatus for determining proper trace widths for printed circuit board of wireless test fixture
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
JP2008033277A (ja) * 2006-06-29 2008-02-14 Sharp Corp 設計データ又はマスクデータの補正方法および補正システム、設計データ又はマスクデータの検証方法および検証システム、半導体集積回路の歩留まり予測方法、デザインルールの改善方法、マスクの製造方法、並びに、半導体集積回路の製造方法
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9317645B2 (en) 2013-07-31 2016-04-19 GlobalFoundries, Inc. Methods for modifying an integrated circuit layout design
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9946828B2 (en) * 2014-10-30 2018-04-17 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout thereof
EP3259693B1 (de) * 2016-02-25 2019-05-29 Synopsys, Inc. Entwurf einer integrierten schaltung mit erzeugung und instanziierung von schaltungsschablonen
KR101958522B1 (ko) 2016-07-22 2019-03-14 장기용 견인 벨트
US10366200B2 (en) 2016-09-07 2019-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. System for and method of manufacturing a layout design of an integrated circuit
US10282504B2 (en) 2016-09-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving circuit layout for manufacturability
US10515850B2 (en) * 2017-08-25 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and IC design with non-linear power rails
WO2019098517A1 (ko) 2017-11-15 2019-05-23 주식회사 디바이스넷 냉동식품 또는 냉동보관 중인 식품원료의 해동을 가시적으로 판별할 수 있는 포장재 부착용 인디케이터
US10831978B2 (en) * 2018-06-29 2020-11-10 Taiwan Semiconductor Manufacturing Company Ltd. Method of regulating integrated circuit timing and power consumption

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