DE102018108579B4 - Integrierte schaltung und verfahren zu deren herstellung - Google Patents

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Abstract

Verfahren zum Ausbilden einer integrierten Schaltung, wobei das Verfahren umfasst:Erzeugen, durch einen Prozessor, eines Layoutentwurfs (200) der integrierten Schaltung, wobei das Erzeugen des Layoutentwurfs (200) umfasst:Erzeugen eines Satzes von Gate-Layoutmustern (202), das der Herstellung eines Satzes von Gatestrukturen (108) der integrierten Schaltung entspricht, wobei jedes der Layoutmuster (202a, 202b, ..., 202l) des Satzes von Gate-Layoutmustern (202) von einem benachbarten Layoutmuster des Satzes von Gate-Layoutmustern (202) in einer ersten Richtung (X) durch einen ersten Rasterabstand (P1) getrennt ist, wobei sich die einzelnen Gate-Layoutmuster (202a, 202b, ..., 202l) in einer zweiten Richtung (Y), die von der ersten Richtung (X) verschieden ist, erstrecken und einen Satz von Gitternetzlinien (106) überlagern, wobei sich die einzelnen Gitternetzlinien (106) in der zweiten Richtung (Y) erstrecken und jede Gitternetzlinie (106a, 106b, ..., 106l) des Satzes von Gitternetzlinien (106) von einer benachbarten Gitternetzlinie des Satzes von Gitternetzlinien (106) durch den ersten Rasterabstand (P1) getrennt ist; undErzeugen eines Schnittmerkmal-Layoutmusters (210), das sich in der ersten Richtung (X) erstreckt und jedes Gate-Layoutmuster des Satzes von Gate-Layoutmustern (202) überlagert;Herstellen der integrierten Schaltung basierend auf dem Layoutentwurf (200), wobei die integrierte Schaltung wenigstens eine Gatestruktur des Satzes von Gatestrukturen (108) aufweist; undEntfernen erster Abschnitte der Gatestrukturen des Satzes von Gatestrukturen (108) mit jeweils einer Schnittbreite (Dv) in der zweiten Richtung (Y) und einer Schnittlänge (DH) in der ersten Richtung (X), um jeweils eine erste Gatestruktur (102a, 102b, ..., 102l) und eine in der zweiten Richtung (Y) von der ersten Gatestruktur (102a, 102b, ..., 102l) beabstandete zweite Gatestruktur (104a, 104b, ..., 104l) auszubilden, und wobei das Schnittmerkmal-Layoutmuster (210) Orte der ersten Abschnitte der Gatestrukturen des Satzes von Gatestrukturen (108) identifiziert, wobei die die Gatestrukturen überlagernde Fläche des Schnittmerkmal-Layoutmusters (210) gleich einer Fläche der entfernten Abschnitte der Gatestrukturen (108a, 108b,...) ist;wobei jede Gatestruktur der ersten Gatestrukturen (102a, 102b, ..., 102l) eine funktionale Gatestruktur ist und jede Gatestruktur der zweiten Gatestrukturen (104a, 104b, ..., 104l) eine nicht-funktionale Gatestruktur ist.

Description

  • Die Erfindung betrifft ein Verfahren zum Ausbilden einer integrierten Schaltung, wobei das Verfahren umfasst: Erzeugen, durch einen Prozessor, eines Layoutentwurfs der integrierten Schaltung, wobei das Erzeugen des Layoutentwurfs umfasst: Erzeugen eines Satzes von Gate-Layoutmustern, das der Herstellung eines Satzes von Gatestrukturen der integrierten Schaltung entspricht, wobei jedes der Layoutmuster des Satzes von Gate-Layoutmustern von einem benachbarten Layoutmuster des Satzes von Gate-Layoutmustern in einer ersten Richtung durch einen ersten Rasterabstand getrennt ist, wobei sich der Satz von Gate-Layoutmustern die einzelnen Gate-Layoutmuster in einer zweiten Richtung, die von der ersten Richtung verschieden ist, erstrecken und einen Satz von Gitternetzlinien überlagern, wobei sich die einzelnen Gitternetzlinien in der zweiten Richtung erstrecken und jede Gitternetzlinie des Satzes von Gitternetzlinien von einer benachbarten Gitternetzlinie des Satzes von Gitternetzlinien durch den ersten Rasterabstand getrennt ist; und Erzeugen eines Schnittmerkmal-Layoutmusters, das sich in der ersten Richtung erstreckt und jedes Gate-Layoutmuster des Satzes von Gate-Layoutmustern überlagert; Herstellen der integrierten Schaltung basierend auf dem Layoutentwurf, wobei die integrierte Schaltung wenigstens eine Gatestruktur des Satzes von Gatestrukturen aufweist; und Entfernen erster Abschnitte der Gatestrukturen des Satzes von Gatestrukturen mit jeweils einer Schnittbreite in der zweiten Richtung und einer Schnittlänge in der ersten Richtung, um jeweils eine erste Gatestruktur und eine in der zweiten Richtung von der ersten Gatestruktur beabstandete zweite Gatestruktur auszubilden, und wobei das Schnittmerkmal-Layoutmuster Orte der ersten Abschnitte der Gatestrukturen des Satzes von Gatestrukturen identifiziert, wobei die Fläche des Schnittmerkmal-Layoutmusters gleich einer Fläche der entfernten Abschnitte der Gatestrukturen ist, wobei jede Gatestruktur der ersten Gatestrukturen eine funktionale Gatestruktur ist und jede Gatestruktur der zweiten Gatestrukturen eine nicht-funktionale Gatestruktur ist. Die Erfindung betrifft ferner eine entsprechende integrierte Schaltung. Ein Verfahren zum Ausbilden ist beispielsweise bekannt aus der US 2013 / 0 126 978 A1 . Eine integrierte Schaltung ist bekannt aus der US 2014 / 0 159 160 A1 Weitere integrierte Schaltungen und Verfahren zu deren Herstellung sind außerdem bekannt aus den Druckschriften US 9 026 975 B2 oder US 8 869 079 B2 .
  • HINTERGRUND
  • Der aktuelle Trend zur Miniaturisierung integrierter Schaltungen (Integrated Circuits, ICs) führte zu kleineren Bauelementen, welche weniger Strom verbrauchen, dabei jedoch mehr Funktionalität bei höheren Geschwindigkeiten bereitstellen. Der Miniaturisierungsprozess hatte auch strengere Spezifikationen für Entwurf und Herstellung sowie Anforderungen an die Zuverlässigkeit zur Folge. Verschiedene Tools zur Automatisierung des Entwurfs elektronischer Systeme (Electronic Design Automation, EDA) erzeugen, optimieren und überprüfen Standardzellen-Layoutentwürfe für integrierte Schaltungen und stellen dabei sicher, dass die Spezifikationen für Standardzellen-Layoutentwürfe und Herstellung erfüllt werden
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Figuren am besten verständlich. Es ist anzumerken, dass entsprechend der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale im Interesse der Klarheit der Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist eine Draufsicht eines Abschnitts einer IC gemäß einigen Ausführungsformen.
    • 1B ist eine Draufsicht eines Abschnitts einer IC gemäß einigen Ausführungsformen.
    • 2 ist ein Schema eines Layoutentwurfs einer IC gemäß einigen Ausführungsformen.
    • 3 ist ein Schema eines Layoutentwurfs einer IC gemäß einigen Ausführungsformen.
    • 4 ist eine Draufsicht eines Abschnitts einer IC gemäß einigen Ausführungsformen.
    • 5 ist ein Schema eines Layoutentwurfs einer IC gemäß einigen Ausführungsformen.
    • 6 ist ein Flussdiagramm eines Verfahrens zur Herstellung einer IC gemäß einigen Ausführungsformen.
    • 7 ist ein Flussdiagramm eines Verfahrens zur Erzeugung eines Layoutentwurfs einer integrierten Schaltung gemäß einigen Ausführungsformen.
    • 8 ist ein Blockschaltbild eines Systems zum Entwerfen eines IC-Layoutentwurfs gemäß einigen Ausführungsformen.
    • 9 ist ein Blockschaltbild eines Systems zur Herstellung integrierter Schaltungen (Integrated Circuits, ICs) und eines damit zusammenhängenden Fertigungsablaufs für IC gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Implementierung von Merkmalen des bereitgestellten Gegenstands bereit. Spezielle Beispiele von Komponenten, Materialien, Werten, Schritten, Anordnungen oder dergleichen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und nicht einschränkend. Es sind auch andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen denkbar. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen weitere Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass sich das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt befinden. Weiterhin können sich in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und stellt an sich noch keinen Zusammenhang zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen her.
  • Weiterhin können Begriffe, die räumliche Beziehungen bezeichnen, wie „unterhalb“, „unter“, „untere(r)“, „über“, „obere(r)“ und dergleichen, hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. Die räumliche Beziehungen bezeichnenden Begriffe sollen andere Ausrichtungen der in Verwendung oder in Betrieb befindlichen Vorrichtung, zusätzlich zu der in den Figuren abgebildeten Ausrichtung, mit einschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in eine andere Ausrichtung bewegt) werden, und die hier verwendeten Begriffe zur Beschreibung räumlicher Beziehungen können ebenfalls entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden einer integrierten Schaltung das Erzeugen, durch einen Prozessor, eines Layoutentwurfs der integrierten Schaltung, wobei die integrierte Schaltung wenigstens eine Gatestruktur aus einem Satz von Gatestrukturen aufweist. Bei einigen Ausführungsformen umfasst das Erzeugen des Layoutentwurfs das Erzeugen eines Satzes von Gate-Layoutmustern, das der Herstellung eines Satzes von Gatestrukturen der integrierten Schaltung entspricht. Das Verfahren umfasst ferner das Erzeugen eines Schnittmerkmal-Layoutmusters, das Herstellen der integrierten Schaltung basierend auf dem Layoutentwurf und das Entfernen eines ersten Abschnitts der Gatestruktur des Satzes von Gatestrukturen, um eine erste Gatestruktur und eine zweite Gatestruktur auszubilden. Bei einigen Ausführungsformen identifiziert das Schnittmerkmal-Layoutmuster einen Ort des ersten Abschnitts der Gatestruktur des Satzes von Gatestrukturen.
  • Bei einigen Ausführungsformen umfasst der Satz von Gate-Layoutmustern einen ersten Satz von Gate-Layoutmustern und einen zweiten Satz von Gate-Layoutmustern. Bei einigen Ausführungsformen entspricht der erste Satz von Gate-Layoutmustern dem Herstellen eines Satzes von funktionalen Gatestrukturen der integrierten Schaltung. Bei einigen Ausführungsformen entspricht der zweite Satz von Gate-Layoutmustern dem Herstellen eines Satzes von nicht-funktionalen Gatestrukturen der integrierten Schaltung. Bei einigen Ausführungsformen entsprechen nicht-funktionale Gatestrukturen Dummy-Gatestrukturen.
  • Bei einigen Ausführungsformen erstreckt sich das Schnittmerkmal-Layoutmuster in einer ersten Richtung und überlagert den Satz von Gate-Layoutmustern. Bei einigen Ausführungsformen ist jedes der Layoutmuster des Satzes von Gate-Layoutmustern von einem benachbarten Layoutmuster des Satzes von Gate-Layoutmustern in der ersten Richtung durch einen ersten Rasterabstand getrennt.
  • Bei einigen Ausführungsformen erstreckt sich der Satz von Gate-Layoutmustern in einer zweiten Richtung, die von der ersten Richtung verschieden ist und einen Satz von Gitternetzlinien überlagert. Bei einigen Ausführungsformen erstreckt sich der Satz von Gitternetzlinien in der zweiten Richtung. Bei einigen Ausführungsformen ist jede Gitternetzlinie des Satzes von Gitternetzlinien von einer benachbarten Gitternetzlinie des Satzes von Gitternetzlinien durch den ersten Rasterabstand getrennt.
  • Eine oder mehrere Ausführungsformen umfassen eine integrierte Schaltung und einen entsprechenden Layoutentwurf der integrierten Schaltung mit höherer Leistungsfähigkeit als andere Ansätze. Bei einigen Ausführungsformen sind Gates und Dummy-Gates der integrierten Schaltung näher beieinander angeordnet als bei anderen Ansätzen, was eine kleinere Fläche der integrierten Schaltung der vorliegenden Offenbarung als bei anderen Ansätzen zur Folge hat. Bei einigen Ausführungsformen sind der erste Satz von Gate-Layoutmustern und der zweite Satz von Gate-Layoutmustern der vorliegenden Offenbarung näher beieinander angeordnet als bei anderen Ansätzen, was eine kleinere Fläche des Layoutentwurfs der integrierten Schaltung der vorliegenden Offenbarung als bei anderen Ansätzen zur Folge hat. Bei einigen Ausführungsformen resultiert daraus, dass der erste Satz von Gate-Layoutmustern und der zweite Satz von Gate-Layoutmustern näher beieinander angeordnet werden als bei anderen Ansätzen, ein Layoutentwurf mit gleichmäßigerer Dichte des Gate-Musters, was bewirkt, dass der Dishing-Effekt durch CMP-Prozesse geringer als bei anderen Ansätzen ist. Bei einigen Ausführungsformen führt das Verfahren zur Herstellung der integrierten Schaltung der vorliegenden Offenbarung zu regelmäßigeren Gate-Layoutmustern, was eine bessere Prozesssteuerung (z. B. Ätzen) zur Folge hat, als bei anderen Ansätzen. Bei einigen Ausführungsformen ist ein regelmäßiges Layoutmuster ein Layoutmuster, das zu einem anderen Layoutmuster in wenigstens einer Richtung (z. B. der ersten Richtung oder der zweiten Richtung) ausgerichtet ist. Bei einigen Ausführungsformen resultiert daraus, dass die Gates und Dummy-Gates näher beieinander angeordnet werden, eine integrierte Schaltung mit gleichmäßigerer Dichte des Gate-Musters und weniger „Polysilizium-Stitching“ als bei anderen Ansätzen.
  • 1A ist eine Draufsicht eines Abschnitts einer IC 100A gemäß einigen Ausführungsformen. Die IC 100A weist einen ersten Satz von Gatestrukturen 102 und einen zweiten Satz von Gatestrukturen 104 auf. Der erste Satz von Gatestrukturen 102 ist von dem zweiten Satz von Gatestrukturen 104 durch einen Schnittabstand DV getrennt. Bei einigen Ausführungsformen entspricht der erste Satz von Gatestrukturen 102 einem oder mehreren Gates von funktionalen Transistorvorrichtungen. Bei einigen Ausführungsformen entspricht der zweite Satz von Gatestrukturen 104 einem oder mehreren Gates von nicht-funktionalen Transistorvorrichtungen. Bei einigen Ausführungsformen werden nicht-funktionale Transistorvorrichtungen als Dummy-Transistorvorrichtungen bezeichnet. Bei einigen Ausführungsformen wird der zweite Satz von Gates 104 als Dummy-Gates bezeichnet. Bei einigen Ausführungsformen entspricht die IC 100A einer integrierten Schaltung nach dem Arbeitsschritt 606 im Verfahren 600 (6).
  • Der erste Satz von Gatestrukturen 102 umfasst eine oder mehrere Gatestrukturen 102a, 102b, ..., 102l. Eine Seite jeder Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 ist von einer Seite einer benachbarten Gatestruktur des ersten Satzes von Gatestrukturen 102 in einer ersten Richtung X durch einen Abstand S1 getrennt. Jede Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 erstreckt sich in einer zweiten Richtung Y, die von der ersten Richtung X verschieden ist. Bei einigen Ausführungsformen ist die zweite Richtung Y orthogonal zu der ersten Richtung X. Jede Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 überlagert eine entsprechende Gitternetzlinie 106a, 106b, ..., 106l (zusammen als „Gitternetzlinien 106“ bezeichnet). Andere Konfigurationen oder Anzahlen von Gatestrukturen in dem ersten Satz von Gatestrukturen 102, Gatestrukturen in dem zweiten Satz von Gatestrukturen 104 oder Gitternetzlinien 106 sind möglich.
  • Die Gitternetzlinien 106 sind in der zweiten Richtung Y angeordnet. Jede Gitternetzlinie der Gitternetzlinien 106 ist von einer benachbarten Gitternetzlinie der Gitternetzlinien 106 durch einen Rasterabstand PH getrennt. Bei einigen Ausführungsformen definieren die Gitternetzlinien 106 Bereiche, wo Gatestrukturen in dem ersten Satz von Gatestrukturen 102 oder in dem zweiten Satz von Gatestrukturen 104 positioniert sind.
  • Der zweite Satz von Gatestrukturen 104 umfasst eine oder mehrere Gatestrukturen 104a, 104b, ..., 104l. Eine Seite jeder Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 ist von einer Seite einer benachbarten Gatestruktur des zweiten Satzes von Gatestrukturen 104 in einer ersten Richtung X durch einen Abstand S1 getrennt. Jede Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 erstreckt sich in einer zweiten Richtung Y. Jede Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 überlagert eine entsprechende Gitternetzlinie 106a, 106b, ..., 106l.
  • Bei einigen Ausführungsformen ist jede Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 zu einer entsprechenden Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 ausgerichtet.
  • Bei einigen Ausführungsformen ist ein Rand jeder Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 in der zweiten Richtung Y zu einem Rand einer entsprechenden Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Längsmitte einer Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 in der zweiten Richtung Y zu einer Längsmitte einer entsprechenden Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 106a, 106b, ..., 106l in der zweiten Richtung Y zu einer Mitte einer entsprechenden Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 oder einer Mitte einer entsprechenden Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 ausgerichtet. Bei einigen Ausführungsformen ist eine Gitternetzlinie 106a, 106b, ..., 106l in der zweiten Richtung Y zu einer Seite einer entsprechenden Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 oder einer Seite einer entsprechenden Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 106a, 106b, ..., 106l zu einer Mitte einer entsprechenden Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 in der ersten Richtung X um denselben Abstand (nicht dargestellt) versetzt, um den sie zu einer Mitte einer entsprechenden Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 versetzt ist.
  • Bei einigen Ausführungsformen ist jede Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 von einer entsprechenden Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 durch einen Schnittabstand DV getrennt. Bei einigen Ausführungsformen liegt der Schnittabstand Dv im Bereich von ungefähr 0,01 µm bis ungefähr 0,06 µm.
  • Bei einigen Ausführungsformen weist wenigstens eine Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 oder wenigstens eine Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 eine Breite DH in der ersten Richtung X auf.
  • Bei einigen Ausführungsformen besteht wenigstens eine Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 oder wenigstens eine Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 aus Polysilizium oder dergleichen.
  • Bei einigen Ausführungsformen entspricht die IC 100A, 100B (1B) oder 400 (4) einer oder mehreren Standardzellen. Bei einigen Ausführungsformen ist eine Standardzelle eine Logikgatterzelle. Bei einigen Ausführungsformen umfasst eine Logikgatterzelle ein AND, OR, NAND, NOR, XOR, INV, AND-OR-Invert (AOI), OR-AND-Invert (OAI), MUX, Flipflop, BUFF, Latch, Laufzeitglied (Delay), Takt-Zellen oder dergleichen. Bei einigen Ausführungsformen ist eine Standardzelle eine Speicherzelle. Bei einigen Ausführungsformen umfasst eine Speicherzelle einen statischen Direktzugriffsspeicher (Static Random Access Memory, SRAM), einen dynamischen RAM (DRAM), einen resistiven RAM (RRAM), einen magnetoresistiven RAM (MRAM), einen Nur-Lese-Speicher (Read Only Memory, ROM) oder dergleichen. Bei einigen Ausführungsformen umfasst eine Standardzelle ein oder mehrere aktive oder passive Elemente. Beispiele aktiver Elemente sind unter anderem Transistoren, Dioden oder dergleichen. Beispiele von Transistoren sind unter anderem Metall-Oxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors, MOSFET), komplementäre Metall-Oxid-Halbleiter- (Complementary Metal Oxide Semiconductor, CMOS-) Transistoren, Bipolartransistoren (Bipolar Junction Transistors, BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs) usw., FinFETs, planare MOS-Transistoren mit erhöhten Source/Drain-Gebieten oder dergleichen. Beispiele passiver Elemente sind unter anderem Kondensatoren, Induktoren, Schmelzsicherungen, Widerstände oder dergleichen. Bei einigen Ausführungsformen weist die IC 100A andere Merkmale auf, die zur Vereinfachung der Darstellung nicht gezeichnet sind.
  • Bei einigen Ausführungsformen ist ein Abstand zwischen Gatestrukturen im ersten Satz von Gatestrukturen 102 und Gatestrukturen im zweiten Satz von Gatestrukturen 104 kleiner als bei anderen Ansätzen. Bei einigen Ausführungsformen resultiert daraus, dass Gatestrukturen im ersten Satz von Gatestrukturen 102 und Gatestrukturen im zweiten Satz von Gatestrukturen 104 näher beieinander angeordnet werden als bei anderen Ansätzen, eine kleinere Fläche der IC 100A, 100B oder 400 als bei anderen Ansätzen. Bei einigen Ausführungsformen weist, indem Gatestrukturen im ersten Satz von Gatestrukturen 102 und Gatestrukturen im zweiten Satz von Gatestrukturen 104 näher beieinander angeordnet werden als bei anderen Ansätzen, die IC 100A, 100B oder 400 eine gleichmäßigere Dichte des Gate-Musters auf als bei anderen Ansätzen, was bewirkt, dass der Dishing-Effekt durch CMP-Prozesse weniger stark als bei anderen Ansätzen ist. Bei einigen Ausführungsformen weist, indem Gatestrukturen im ersten Satz von Gatestrukturen 102 und Gatestrukturen im zweiten Satz von Gatestrukturen 104 näher beieinander angeordnet werden als bei anderen Ansätzen, die IC 100A, 100B oder 400 eine gleichmäßigere Dichte des Gate-Musters auf als bei anderen Ansätzen, was weniger „Polysilizium-Stitching“ als bei anderen Ansätzen verursacht.
  • 1B ist eine Draufsicht eines Abschnitts einer IC 100B gemäß einigen Ausführungsformen. Die IC 100B ist eine Variante der IC 100A (1A). Im Vergleich zur IC 100A von 1A weist die IC 100B zusätzlich einen Satz von Gatestrukturen 108 zwischen dem ersten Satz von Gatestrukturen 102 und dem zweiten Satz von Gatestrukturen 104 auf. Der Satz von Gatestrukturen 108 koppelt den ersten Satz von Gatestrukturen 102 mit dem zweiten Satz von Gatestrukturen 104. Bei einigen Ausführungsformen sind der erste Satz von Gatestrukturen 102, der zweite Satz von Gatestrukturen 104 und der Satz von Gatestrukturen 108 einstückig ausgebildet. Bei einigen Ausführungsformen entspricht die IC 100B einer integrierten Schaltung nach dem Arbeitsschritt 604 im Verfahren 600 (6).
  • Der Satz von Gatestrukturen 108 umfasst eine oder mehrere von Gatestrukturen 108a, 108b, ..., 108l. Eine Seite jeder Gatestruktur 108a,108b, ..., 108l des Satzes von Gatestrukturen 108 ist von einer Seite einer benachbarten Gatestruktur des Satzes von Gatestrukturen 108 in der ersten Richtung X durch den Abstand S1 getrennt. Jede Gatestruktur 108a,108b, ..., 108l des Satzes von Gatestrukturen 108 erstreckt sich in der zweiten Richtung Y. Jede Gatestruktur 108a, 108b, ..., 108l des Satzes von Gatestrukturen 108 überlagert eine entsprechende Gitternetzlinie 106a, 106b, ..., 106l.
  • Bei einigen Ausführungsformen weist wenigstens eine Gatestruktur 108a,108b, ..., 108l des Satzes von Gatestrukturen 108 eine Breite DH in der ersten Richtung X auf. Bei einigen Ausführungsformen weist jede Gatestruktur 108a,108b, ..., 108l des Satzes von Gatestrukturen 108 eine Länge in der zweiten Richtung auf, die gleich dem Schnittabstand DV ist.
  • Bei einigen Ausführungsformen ist jede Gatestruktur 108a,108b, ..., 108l des Satzes von Gatestrukturen 108 zu einer entsprechenden Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 oder einer entsprechenden Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 ausgerichtet.
  • Bei einigen Ausführungsformen ist ein Rand einer Gatestruktur 108a,108b, ..., 108l des Satzes von Gatestrukturen 108 in der zweiten Richtung Y zu einem Rand einer entsprechenden Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 oder einem Rand einer Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Mitte einer Gatestruktur 104a, 104b, ..., 104l des zweiten Satzes von Gatestrukturen 104 in der zweiten Richtung Y zu einer Mitte einer entsprechenden Gatestruktur 102a,102b, ..., 102l des ersten Satzes von Gatestrukturen 102 ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 106a, 106b, ..., 106l in der zweiten Richtung Y zu einer Mitte einer entsprechenden Gatestruktur 108a,108b, ..., 108l des Satzes von Gatestrukturen 108 ausgerichtet. Bei einigen Ausführungsformen ist eine Gitternetzlinie 106a, 106b, ..., 106l in der zweiten Richtung Y zu einer Seite einer entsprechenden Gatestruktur 108a, 108b, ..., 108l des Satzes von Gatestrukturen 108 ausgerichtet.
  • Bei einigen Ausführungsformen besteht wenigstens eine Gatestruktur des Satzes von Gatestrukturen 108 aus Polysilizium oder dergleichen.
  • 2 ist ein Schema eines Layoutentwurfs 200 einer IC gemäß einigen Ausführungsformen.
  • Der Layoutentwurf 200 ist verwendbar, um die IC 100A (1A) oder 100B (1B) herzustellen. Komponenten, welche dieselben wie diejenigen oder ähnlich denjenigen in jeder der 1A-1B oder 2-5 sind, sind mit denselben Bezugszeichen versehen, und auf ihre ausführliche Beschreibung wird daher verzichtet.
  • Die strukturellen Beziehungen, darunter Ausrichtung, Längen und Breiten sowie Konfigurationen des Layoutentwurfs 200, des Layoutentwurfs 300 (3) und des Layoutentwurfs 500 (5) sind den strukturellen Beziehungen und Konfigurationen der IC 100A-100B von 1A-1B oder der IC 400 von 4 ähnlich und werden um der Kürze willen nicht beschrieben.
  • Der Layoutentwurf 200 weist einen ersten Satz von Gate-Layoutmustern 202, einen zweiten Satz von Gate-Layoutmustern 204 und ein Poly-Schnittmerkmal-Layoutmuster (Poly Cut Feature Layout Pattern) 210 auf. Der erste Satz von Gate-Layoutmustern 202 ist verwendbar, um einen entsprechenden ersten Satz von Gatestrukturen 102 (1A-1B) der IC 100A-100B herzustellen. Der zweite Satz von Gate-Layoutmustern 204 ist verwendbar, um einen entsprechenden zweiten Satz von Gatestrukturen 104 (1A-1B) der IC 100A-100B herzustellen. Bei einigen Ausführungsformen ist der Abschnitt der Gatestruktur 108, welcher im Arbeitsschritt 606 des Verfahrens 600 (6) entfernt wird, in den Layoutentwürfen 200 und 300 als Poly-Schnittmerkmal-Layoutmuster 210 gekennzeichnet (2-3).
  • Der erste Satz von Gate-Layoutmustern 202 und der zweite Satz von Gate-Layoutmustern 204 erstrecken sich in der zweiten Richtung Y und überlagern den Satz von Gitternetzlinien 106. Der erste Satz von Gate-Layoutmustern 202 und der zweite Satz von Gate-Layoutmustern 204 sind in der zweiten Richtung Y durch einen Abstand voneinander getrennt, der einer Musterbreite W1V in der zweiten Richtung Y entspricht.
  • Der erste Satz von Gate-Layoutmustern 202 umfasst ein oder mehrere Gate-Layoutmuster 202a, 202b, ..., 202l. Bei einigen Ausführungsformen ist eine Mitte jedes Layoutmusters des ersten Satzes von Gate-Layoutmustern 202 von einer Mitte eines benachbarten Layoutmusters des ersten Satzes von Gate-Layoutmustern 202 in der ersten Richtung X durch einen Rasterabstand P1 getrennt. Bei einigen Ausführungsformen ist eine Seite jedes Layoutmusters des ersten Satzes von Gate-Layoutmustern 202 von einer Seite eines benachbarten Layoutmusters des ersten Satzes von Gate-Layoutmustern 202 in der ersten Richtung X durch einen Abstand S2 getrennt. Jedes Layoutmuster des ersten Satzes von Gate-Layoutmustern 202 erstreckt sich in der zweiten Richtung Y und überlagert den Satz von Gitternetzlinien 106.
  • Bei einigen Ausführungsformen ist jede Gitternetzlinie des Satzes von Gitternetzlinien 106 von einer benachbarten Gitternetzlinie des Satzes von Gitternetzlinien 106 durch den Rasterbstand P1 getrennt.
  • Der zweite Satz von Gate-Layoutmustern 204 umfasst ein oder mehrere Gate-Layoutmuster 204a, 204b, ..., 204l. Bei einigen Ausführungsformen ist eine Mitte jedes Layoutmusters des zweiten Satzes von Gate-Layoutmustern 204 von einer Mitte eines benachbarten Layoutmusters des zweiten Satzes von Gate-Layoutmustern 204 in der ersten Richtung X durch den Rasterabstand P1 getrennt. Bei einigen Ausführungsformen ist eine Seite jedes Layoutmusters des zweiten Satzes von Gate-Layoutmustern 204 von einer Seite eines benachbarten Layoutmusters des zweiten Satzes von Gate-Layoutmustern 204 in der ersten Richtung X durch einen Abstand S2 getrennt. Jedes Layoutmuster des zweiten Satzes von Gate-Layoutmustern 204 erstreckt sich in der zweiten Richtung Y und überlagert den Satz von Gitternetzlinien 106.
  • Bei einigen Ausführungsformen ist jedes Layoutmuster 202a, 202b, ..., 202l des ersten Satzes von Gate-Layoutmustern 202 zu einem entsprechenden Gate-Layoutmuster 204a, 204b, ..., 204l des zweiten Satzes von Gate-Layoutmustern 204 ausgerichtet.
  • Bei einigen Ausführungsformen ist ein Rand eines Gate-Layoutmusters 202a, 202b, ..., 202l des ersten Satzes von Gate-Layoutmustern 202 in der zweiten Richtung Y zu einem Rand eines entsprechenden Gate-Layoutmusters 204a, 204b, ..., 204l des zweiten Satzes von Gate-Layoutmustern 204 ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Mitte eines Gate-Layoutmusters 202a, 202b, ..., 202l des ersten Satzes von Gate-Layoutmustern 202 in der zweiten Richtung Y zu einer Mitte eines entsprechenden Gate-Layoutmusters 204a, 204b, ..., 204l des zweiten Satzes von Gate-Layoutmustern 204 ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 106a, 106b, ..., 106l in der zweiten Richtung Y zu einer Mitte eines entsprechenden Gate-Layoutmusters 204a, 204b, ..., 204l des zweiten Satzes von Gate-Layoutmustern 204 oder einer Mitte eines entsprechenden Gate-Layoutmusters 202a, 202b, ..., 202l des ersten Satzes von Gate-Layoutmustern 202 ausgerichtet. Bei einigen Ausführungsformen ist eine Gitternetzlinie 106a, 106b, ..., 106l in der zweiten Richtung Y zu einer Seite eines entsprechenden Gate-Layoutmusters 204a, 204b, ..., 204l des zweiten Satzes von Gate-Layoutmustern 204 oder einer Seite eines entsprechenden Gate-Layoutmusters 202a, 202b, ..., 202l des ersten Satzes von Gate-Layoutmustern 202 ausgerichtet. Bei einigen Ausführungsformen ist eine Gitternetzlinie 106a, 106b, ..., 106l zu einer Mitte eines entsprechenden Gate-Layoutmusters 204a, 204b, ..., 204l des zweiten Satzes von Gate-Layoutmustern 204 in der ersten Richtung X um denselben Abstand (nicht dargestellt) versetzt, um den sie zu einer Mitte eines entsprechenden Gate-Layoutmusters 202a, 202b, ..., 202l des ersten Satzes von Gate-Layoutmustern 202 versetzt ist. Bei einigen Ausführungsformen steht jedes Gate-Layoutmuster 204a, 204b, ..., 204l des zweiten Satzes von Gate-Layoutmustern 204 mit einem entsprechenden Gate-Layoutmuster 202a, 202b, ..., 202l des ersten Satzes von Gate-Layoutmustern 202 in Kontakt.
  • Bei einigen Ausführungsformen weist jedes Gate-Layoutmuster 202a, 202b, ..., 202l des ersten Satzes von Gate-Layoutmustern 202 oder jedes Gate-Layoutmuster 204a, 204b, ..., 204l des zweiten Satzes von Gate-Layoutmustern 204 eine entsprechende Musterbreite W1H in der ersten Richtung X auf. Andere Konfigurationen oder Anzahlen von Mustern in dem ersten Satz von Gate-Layoutmustern 202 oder dem zweiten Satz von Gate-Layoutmustern 204 sind möglich.
  • Das Poly-Schnittmerkmal-Layoutmuster 210 erstreckt sich in der ersten Richtung X. Das Poly-Schnittmerkmal-Layoutmuster 210 weist eine Musterbreite W1V in der zweiten Richtung Y und eine Musterlänge L in der ersten Richtung X auf. Bei einigen Ausführungsformen ist das Poly-Schnittmerkmal-Layoutmuster 210 verwendbar, um einen Ort wenigstens eines Abschnitts der Gatestruktur 108 der IC 100B zu identifizieren, welcher während des Arbeitsschritts 606 des Verfahrens 600 (6) entfernt wird.
  • Bei einigen Ausführungsformen entspricht die Musterbreite W1V der Schnittbreite DV einer oder mehrerer der Gatestrukturen 102a,102b, ..., 102l oder Gatestrukturen 104a, 104b, ..., 104l.
  • Bei einigen Ausführungsformen entspricht die Musterbreite W1H jedes Gate-Layoutmusters 202a, 202b, ..., 202l der Schnittbreite DH jeder entsprechenden Gatestruktur 102a,102b, ..., 102l. Bei einigen Ausführungsformen entspricht die Musterbreite W1H jedes Gate-Layoutmusters 204a, 204b, ..., 204l der Schnittbreite DH jeder entsprechenden Gatestruktur 104a, 104b, ..., 104l.
  • Bei einigen Ausführungsformen ist die Musterlänge L größer als eine Summe der Musterbreite W1H jedes Gate-Layoutmusters 202a, 202b, ..., 202l in den ersten der Gate-Layoutmuster 202 oder Gate-Layoutmusters 204a, 204b, ..., 204l in den zweiten der Gate-Layoutmuster 204.
  • Bei einigen Ausführungsformen befinden sich der erste Satz von Gate-Layoutmustern 202, der zweite Satz von Gate-Layoutmustern 204 und das Poly-Schnittmerkmal-Layoutmuster 210 auf einer Poly-Gate-Layoutebene (Poly-Gate Layout Level, POLY). Andere Konfigurationen oder Anzahlen von Mustern in dem Poly-Schnittmerkmal-Layoutmuster 210 sind möglich.
  • Bei einigen Ausführungsformen ist ein Abstand zwischen Layoutmustern im ersten Satz von Gate-Layoutmustern 202 und Layoutmustern im zweiten Satz von Gate-Layoutmustern 204 kleiner als bei anderen Ansätzen, was zur Folge hat, dass eine Fläche des Layoutentwurfs 200-300 oder 500 kleiner als bei anderen Ansätzen ist. Bei einigen Ausführungsformen resultiert daraus, dass der erste Satz von Gate-Layoutmustern 202 und der zweite Satz von Gate-Layoutmustern 204 näher beieinander angeordnet werden als bei anderen Ansätzen, ein Layoutentwurf 200-300 oder 500 mit gleichmäßigerer Dichte des Gate-Musters, was bewirkt, dass der Dishing-Effekt durch Prozesse des chemisch-mechanischen Planarisierens (CMP) geringer als bei anderen Ansätzen ist. Bei einigen Ausführungsformen resultiert daraus, dass der erste Satz von Gate-Layoutmustern 202 und der zweite Satz von Gate-Layoutmustern 204 näher beieinander angeordnet werden als bei anderen Ansätzen, ein Layoutentwurf 200-300 oder 500 mit gleichmäßigerer Dichte des Gate-Musters, was weniger „Polysilizium-Stitching“ als bei anderen Ansätzen verursacht.
  • 3 ist ein Schema eines Layoutentwurfs 300 einer IC gemäß einigen Ausführungsformen. Der Layoutentwurf 300 ist verwendbar, um die IC 100A (1A) oder 100B (1B) herzustellen.
  • Der Layoutentwurf 300 ist eine Variante des Layoutentwurfs 200 (2). Im Vergleich zum Layoutentwurf 200 von 2 weist der Layoutentwurf 300 ferner ein oder mehrere Aktivbereichs-Layoutmuster 316a, 316b, 316c auf (zusammen als „Satz von Aktivbereichs-Layoutmustern 316“ bezeichnet), die sich jeweils in der ersten Richtung X erstrecken und eine Länge L2 (nicht dargestellt) in der zweiten Richtung Y aufweisen. Der Satz von Aktivbereichs-Layoutmustern 316 befindet sich unter dem ersten Satz von Gate-Layoutmustern 202 und dem zweiten Satz von Gate-Layoutmustern 204. Der Satz von Aktivbereichs-Layoutmustern 316 ist verwendbar, um einen entsprechenden Satz von aktiven Bereichen (nicht dargestellt) der IC 100A, 100B herzustellen. Bei einigen Ausführungsformen wird der Satz von aktiven Bereichen (nicht dargestellt) der IC 100A, 100B als ein Oxid-Definitions- (OD-) Bereich der IC 100A, 100B bezeichnet, welcher die Source- oder Drain-Diffusionsbereiche der IC 100A, 100B definiert. Die einzelnen Layoutmuster 316a, 316b, 316c des Satzes von Aktivbereichs-Layoutmustern 316 sind in der zweiten Richtung Y voneinander getrennt.
  • Das Aktivbereichs-Layoutmuster 316a ist vom Aktivbereichs-Layoutmuster 316b durch einen Abstand D2 getrennt. Bei einigen Ausführungsformen sind das Aktivbereichs-Layoutmuster 316a und das Aktivbereichs-Layoutmuster 316b Teil desselben Aktivbereichs-Layoutmusters. Bei einigen Ausführungsformen weist das Aktivbereichs-Layoutmuster 316c zwei oder mehr nicht zusammenhängende Aktivbereichs-Layoutmuster auf. Bei einigen Ausführungsformen sind die Aktivbereichs-Layoutmuster 316a, 316b, 316c Teile ein und desselben, zusammenhängenden Aktivbereichs-Layoutmusters. Andere Konfigurationen oder Anzahlen von Mustern in dem Satz von Aktivbereichs-Layoutmustern 316 sind möglich.
  • Der Layoutentwurf 300 weist ferner ein oder mehrere Finnen-Layoutmuster 320a, 320b, 320c auf (zusammen als „Satz von Finnen-Layoutmustern 320“ bezeichnet), die sich jeweils in der ersten Richtung X erstrecken. Die Finnen-Layoutmuster 320a, 320b, 320c befinden sich über entsprechenden Aktivbereichs-Layoutmustern 316a, 316b, 316c. Der Satz von Finnen-Layoutmustern 320 befindet sich unter dem ersten Satz von Gate-Layoutmustern 202 und dem zweiten Satz von Gate-Layoutmustern 204. Jedes der Layoutmuster des Satzes von Finnen-Layoutmustern 320 ist von einem benachbarten Layoutmuster des Satzes von Finnen-Layoutmustern 320 in der zweiten Richtung Y durch einen Rasterabstand (nicht dargestellt) getrennt. Der Satz von Finnen-Layoutmustern 320 ist verwendbar, um einen entsprechenden Satz von Finnen (nicht dargestellt) der IC 100A-100B herzustellen. Andere Konfigurationen oder Anzahlen von Finnen in dem Satz von Finnen-Layoutmustern 320 sind möglich.
  • Der Layoutentwurf 300 weist ferner ein oder mehrere Layoutmuster für leitende Merkmale 312a, 312b, ..., 312k auf (zusammen als „Satz von Layoutmustern für leitende Merkmale 312“ bezeichnet), die sich jeweils in der zweiten Richtung Y erstrecken. Der Satz von Layoutmustern für leitende Merkmale 312 befindet sich über dem Satz von Aktivbereichs-Layoutmustern 316. Bei einigen Ausführungsformen entspricht der Satz von Layoutmustern für leitende Merkmale 312 einem ersten Satz von Metalldiffusions- (MD-) Layoutmustern. Der Satz von Layoutmustern für leitende Merkmale 312 ist verwendbar, um einen entsprechenden ersten Satz von leitenden Merkmalen auf MD-Basis (MD conductive features) (nicht dargestellt) auf der Metall-Null- (Mo-) Schicht der IC 100A, 100B herzustellen. Bei einigen Ausführungsformen ist der erste Satz von leitenden Merkmalen auf MD-Basis (nicht dargestellt) der IC 100A, 100B mit Source- oder Drain-Diffusionsbereichen der IC 100A, 100B verbunden.
  • Die Layoutmuster 312a, 312b, ..., 312k des Satzes von Layoutmustern für leitende Merkmale 312 erstrecken sich jeweils in der zweiten Richtung Y und sind in der ersten Richtung X voneinander getrennt. Bei einigen Ausführungsformen ist eine Mitte jedes Layoutmusters des Satzes von Layoutmustern für leitende Merkmale 312 von einer Mitte eines benachbarten Layoutmusters des Satzes von Layoutmustern für leitende Merkmale 312 in der ersten Richtung X durch einen Rasterabstand P2 getrennt. Jedes Layoutmuster des Satzes von Layoutmustern für leitende Merkmale 312 ist zwischen einem Paar von Layoutmustern des ersten Satzes von Gate-Layoutmustern 202 positioniert. Jedes Layoutmuster des Satzes von Layoutmustern für leitende Merkmale 312 ist zwischen einem Paar von Gitternetzlinien des Satzes von Gitternetzlinien 106 positioniert. Andere Konfigurationen oder Anzahlen von Mustern in dem Satz von Layoutmustern für leitende Merkmale 312 sind möglich.
  • Der Layoutentwurf 300 weist ferner ein oder mehrere Layoutmuster für leitende Merkmale 314a, 314b, ..., 314k auf (zusammen als „Satz von Layoutmustern für leitende Merkmale 314“ bezeichnet), die sich jeweils in der zweiten Richtung Y erstrecken. Der Satz von Layoutmustern für leitende Merkmale 314 befindet sich über dem Satz von Aktivbereichs-Layoutmustern 316. Bei einigen Ausführungsformen entspricht der Satz von Layoutmustern für leitende Merkmale 314 einem zweiten Satz von MD-Layoutmustern. Der Satz von Layoutmustern für leitende Merkmale 314 ist verwendbar, um einen entsprechenden zweiten Satz von leitenden Merkmalen auf MD-Basis (nicht dargestellt) auf der Mo-Schicht der IC 100A, 100B herzustellen. Bei einigen Ausführungsformen ist der zweite Satz von leitenden Merkmalen auf MD-Basis (nicht dargestellt) der IC 100A, 100B mit Source- oder Drain-Diffusionsbereichen der IC 100A, 100B verbunden.
  • Die Layoutmuster 314a, 314b, ..., 314k des Satzes von Layoutmustern für leitende Merkmale 314 erstrecken sich jeweils in der zweiten Richtung Y und sind in der ersten Richtung X voneinander getrennt. Bei einigen Ausführungsformen ist eine Mitte jedes Layoutmusters des Satzes von Layoutmustern für leitende Merkmale 314 von einer Mitte eines benachbarten Layoutmusters des Satzes von Layoutmustern für leitende Merkmale 314 in der ersten Richtung X durch einen Rasterabstand P2 getrennt. Jedes Layoutmuster des Satzes von Layoutmustern für leitende Merkmale 314 ist zwischen einem Paar von Layoutmustern des zweiten Satzes von Gate-Layoutmustern 204 positioniert. Jedes Layoutmuster des Satzes von Layoutmustern für leitende Merkmale 314 ist zwischen einem Paar von Gitternetzlinien des Satzes von Gitternetzlinien 106 positioniert. Andere Konfigurationen oder Anzahlen von Mustern in dem Satz von Layoutmustern für leitende Merkmale 314 sind möglich.
  • Jedes Layoutmuster 312a, 312b, ..., 312k des Satzes von Layoutmustern für leitende Merkmale 312 ist zu einem entsprechenden Layoutmuster 314a, 314b, ..., 314k des Satzes von Layoutmustern für leitende Merkmale 314 in der zweiten Richtung Y ausgerichtet und von diesem getrennt.
  • Bei einigen Ausführungsformen ist ein Rand eines Layoutmusters 312a, 312b, ..., 312k des Satzes von Layoutmustern für leitende Merkmale 312 in der zweiten Richtung Y zu einem Rand eines entsprechenden Layoutmusters 314a, 314b, ..., 314k des Satzes von Layoutmustern für leitende Merkmale 314 ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Mitte eines Layoutmusters 312a, 312b, ..., 312k des Satzes von Layoutmustern für leitende Merkmale 312 in der zweiten Richtung Y zu einer Mitte eines entsprechenden Layoutmusters 314a, 314b, ..., 314k des Satzes von Layoutmustern für leitende Merkmale 314 ausgerichtet.
  • Bei einigen Ausführungsformen ist jedes Layoutmuster 312a, 312b, ..., 312k des Satzes von Layoutmustern für leitende Merkmale 312 in der zweiten Richtung Y von einem entsprechenden Layoutmuster 314a, 314b, ..., 314k des Satzes von Layoutmustern für leitende Merkmale 314 durch wenigstens die Musterbreite W1V getrennt.
  • Bei einigen Ausführungsformen ist ein Abstand zwischen Layoutmustern im ersten Satz von Gate-Layoutmustern 202 und Layoutmustern im zweiten Satz von Gate-Layoutmustern 204 kleiner als bei anderen Ansätzen, was zur Folge hat, dass eine Fläche des Satzes von Aktivbereichs-Layoutmustern 316 und entsprechenden aktiven Bereichen des Satzes von aktiven Bereichen (nicht dargestellt) größer als bei anderen Ansätzen ist, was eine IC mit höherer Leistungsfähigkeit als bei anderen Ansätzen liefert.
  • 4 ist eine Draufsicht eines Abschnitts einer IC 400 gemäß einigen Ausführungsformen.
  • Die IC 400 ist eine Variante der IC 100A-100B von 1A-1B. Die IC 400 weist einen ersten Satz von Gatestrukturen 402 und einen zweiten Satz von Gatestrukturen 404 auf. Bei einigen Ausführungsformen entspricht die IC 400 einer integrierten Schaltung nach dem Arbeitsschritt 604 im Verfahren 600 (6).
  • Bei einigen Ausführungsformen entspricht der erste Satz von Gatestrukturen 402 einem oder mehreren Gates von funktionalen Transistorvorrichtungen. Bei einigen Ausführungsformen entspricht der zweite Satz von Gatestrukturen 404 einem oder mehreren Gates von nichtfunktionalen Transistorvorrichtungen. Bei einigen Ausführungsformen werden nicht-funktionale Transistorvorrichtungen als Dummy-Transistorvorrichtungen bezeichnet. Bei einigen Ausführungsformen wird der zweite Satz von Gates 404 als Dummy-Gates bezeichnet.
  • Der erste Satz von Gatestrukturen 402 umfasst einen ersten Teilsatz von Gatestrukturen 402a und einen zweiten Teilsatz von Gatestrukturen 402b. Der erste Satz von Gatestrukturen 402 ist dem ersten Satz von Gatestrukturen 102 von 1A-1B ähnlich, und auf eine ähnliche ausführliche Beschreibung wird daher verzichtet.
  • Der erste Teilsatz von Gatestrukturen 402a enthält ein oder mehrere von Gatestrukturen 408a, 408b, 408c. Jede Gatestruktur 408a, 408b, 408c des ersten Teilsatzes von Gatestrukturen 402a ist von einer benachbarten Gatestruktur des ersten Teilsatzes von Gatestrukturen 402a in der ersten Richtung X durch einen Abstand S3 getrennt. Jede Gatestruktur 408a, 408b, 408c des ersten Teilsatzes von Gatestrukturen 402a erstreckt sich in der zweiten Richtung Y. Jede Gatestruktur 408a, 408b, 408c des ersten Teilsatzes von Gatestrukturen 402a überlagert eine entsprechende Gitternetzlinie 412a, 412b, 412c (zusammen als „erster Teilsatz von Gitternetzlinien 406a“ bezeichnet).
  • Der zweite Teilsatz von Gatestrukturen 402b umfasst ein oder mehrere von Gatestrukturen 410a, 410b, 410c. Jede Gatestruktur 410a, 410b, 410c des zweiten Teilsatzes von Gatestrukturen 402b ist von einer benachbarten Gatestruktur des zweiten Teilsatzes von Gatestrukturen 402b in der ersten Richtung X durch einen Abstand S4 getrennt. Jede Gatestruktur 410a, 410b, 410c des zweiten Teilsatzes von Gatestrukturen 402b erstreckt sich in der zweiten Richtung Y. Jede Gatestruktur 410a, 410b, 410c des zweiten Teilsatzes von Gatestrukturen 402b überlagert eine entsprechende Gitternetzlinie 414a, 414b, 414c (zusammen als „zweiter Teilsatz von Gitternetzlinien 406b“ bezeichnet).
  • Ein erster Satz von Gitternetzlinien 406 enthält den ersten Teilsatz von Gitternetzlinien 406a und den zweiten Teilsatz von Gitternetzlinien 406b. Bei einigen Ausführungsformen definiert der erste Teilsatz von Gitternetzlinien 406a Bereiche, wo Gatestrukturen im ersten Teilsatz von Gatestrukturen 402a positioniert sind. Bei einigen Ausführungsformen definiert der zweite Teilsatz von Gitternetzlinien 406b Bereiche, wo Gatestrukturen im zweiten Teilsatz von Gatestrukturen 402b positioniert sind. Jede Gitternetzlinie des ersten Teilsatzes von Gitternetzlinien 406a ist von einer benachbarten Gitternetzlinie des ersten Teilsatzes von Gitternetzlinien 406a durch einen Rasterabstand P2 getrennt. Jede Gitternetzlinie des zweiten Teilsatzes von Gitternetzlinien 406b ist von einer benachbarten Gitternetzlinie des zweiten Teilsatzes von Gitternetzlinien 406b durch einen Rasterabstand P3 getrennt. Der erste Satz von Gitternetzlinien 406 ist dem Satz von Gitternetzlinien 106 von 1A-1B ähnlich, und auf eine ähnliche ausführliche Beschreibung wird daher verzichtet.
  • Der zweite Satz von Gatestrukturen 404 ist zwischen dem ersten Teilsatz von Gatestrukturen 402a und dem zweiten Teilsatz von Gatestrukturen 402b positioniert. Bei einigen Ausführungsformen wechselt sich der erste Satz von Gatestrukturen 402 mit dem zweiten Satz von Gatestrukturen 404 in der ersten Richtung X ab. Der zweite Satz von Gatestrukturen 404 ist dem Satz von Gatestrukturen 104 von 1A-1B ähnlich, und auf eine ähnliche ausführliche Beschreibung wird daher verzichtet. Der zweite Satz von Gatestrukturen 404 umfasst eine oder mehrere von Gatestrukturen 404a, 404b, ..., 404q. Bei einigen Ausführungsformen umfasst der zweite Satz von Gatestrukturen 404 zehn oder mehr Gatestrukturen.
  • Jede Gatestruktur 404a, 404b, ..., 404q des zweiten Satzes von Gatestrukturen 404 ist von einer benachbarten Gatestruktur des zweiten Satzes von Gatestrukturen 404 in der ersten Richtung X durch einen Abstand S5 getrennt. Jede Gatestruktur 404a, 404b, ..., 404q des zweiten Satzes von Gatestrukturen 404 erstreckt sich in der zweiten Richtung Y. Jede Gatestruktur 404a, 404b, ..., 404q des zweiten Satzes von Gatestrukturen 404 überlagert eine entsprechende Gitternetzlinie 416a, 416b, ..., 416q (zusammen als „zweiter Satz von Gitternetzlinien 416“ bezeichnet). Bei einigen Ausführungsformen definiert der zweite Satz von Gitternetzlinien 416 Bereiche, wo Gatestrukturen im zweiten Satz von Gatestrukturen 404 positioniert sind. Jede Gitternetzlinie des zweiten Satzes von Gitternetzlinien 416 ist von einer benachbarten Gitternetzlinie des zweiten Satzes von Gitternetzlinien 416 durch einen Rasterabstand P4 getrennt. Der zweite Satz von Gitternetzlinien 416 ist dem Satz von Gitternetzlinien 106 von 1A-1B ähnlich, und auf eine ähnliche ausführliche Beschreibung wird daher verzichtet.
  • Andere Konfigurationen oder Anzahlen von Gatestrukturen in dem ersten Teilsatz von Gatestrukturen 402a, Gatestrukturen in dem zweiten Teilsatz von Gatestrukturen 402b, Gatestrukturen in dem zweiten Satz von Gatestrukturen 404 sind möglich.
  • Andere Konfigurationen oder Anzahlen von Gitternetzlinien in dem ersten Teilsatz von Gitternetzlinien 406a, Gitternetzlinien in dem zweiten Teilsatz von Gitternetzlinien 406b oder Gitternetzlinien in dem zweiten Satz von Gitternetzlinien 416 sind möglich.
  • Bei einigen Ausführungsformen ist eine Seite jeder Gatestruktur des ersten Satzes von Gatestrukturen 402 in der ersten Richtung X zu einer Seite jeder Gatestruktur des zweiten Satzes von Gatestrukturen 404 ausgerichtet.
  • Bei einigen Ausführungsformen ist wenigstens einer der Abstände S3, S4 oder S5 gleich einem anderen Abstand von den Abständen S3, S4 oder S5. Bei einigen Ausführungsformen ist wenigstens einer der Abstände S3, S4 oder S5 von einem anderen Abstand von den Abständen S3, S4 oder S5 verschieden.
  • Bei einigen Ausführungsformen ist wenigstens einer der Rasterabstände P2, P3 oder P4 gleich einem anderen Rasterabstand von den Rasterabständen P2, P3 oder P4. Bei einigen Ausführungsformen ist wenigstens einer der Rasterabstände P2, P3 oder P4 von einem anderen Rasterabstand von den Rasterabständen P2, P3 oder P4verschieden.
  • Bei einigen Ausführungsformen ist eine Gatestruktur 408c des ersten Teilsatzes von Gatestrukturen 402a direkt neben einer Gatestruktur 404a des zweiten Satzes von Gatestrukturen 404 angeordnet oder dieser benachbart, und ist von der Gatestruktur 404a des zweiten Satzes von Gatestrukturen 404 in der ersten Richtung X durch einen Abstand S3 oder S5 getrennt. Bei einigen Ausführungsformen ist eine Gatestruktur 410a des zweiten Teilsatzes von Gatestrukturen 402b direkt neben einer Gatestruktur 404q des zweiten Satzes von Gatestrukturen 404 angeordnet oder dieser benachbart, und ist von der Gatestruktur 404q des zweiten Satzes von Gatestrukturen 404 in der ersten Richtung X durch einen Abstand S4 oder S5 getrennt.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 412a, 412b, 412c in der zweiten Richtung Y zu einer Mitte oder einem Rand einer entsprechenden Gatestruktur 408a, 408b, 408c des ersten Teilsatzes von Gatestrukturen 402a ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 414a, 414b, 414c in der zweiten Richtung Y zu einer Mitte oder einem Rand einer entsprechenden Gatestruktur 410a, 410b, 410c des zweiten Teilsatzes von Gatestrukturen 402b ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 416a, 416b, ..., 416q in der zweiten Richtung Y zu einer Mitte oder einem Rand einer entsprechenden Gatestruktur 404a, 404b, ..., 404q des zweiten Satzes von Gatestrukturen 404 ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 412a, 412b, 412c, 414a, 414b, 414c, 416a, 416b, ..., 416q in der ersten Richtung X zu einer Mitte einer entsprechenden Gatestruktur 408a, 408b, 408c, 410a, 410b, 410c, 404a, 404b, ..., 404q um einen ersten Abstand (nicht dargestellt) versetzt, und eine andere Gitternetzlinie 412a, 412b, 412c, 414a, 414b, 414c, 416a, 416b, ..., 416q ist in der ersten Richtung X zu einer Mitte einer entsprechenden Gatestruktur 408a, 408b, 408c, 410a, 410b, 410c, 404a, 404b, ..., 404q um einen zweiten Abstand (nicht dargestellt) versetzt. Bei diesen Ausführungsformen ist der erste Abstand (nicht dargestellt) derselbe wie der zweite Abstand (nicht dargestellt). Bei diesen Ausführungsformen ist der erste Abstand (nicht dargestellt) von dem zweiten Abstand (nicht dargestellt) verschieden.
  • Bei einigen Ausführungsformen umfasst wenigstens eine Gatestruktur des ersten Satzes von Gatestrukturen 402 oder wenigstens eine Gatestruktur des zweiten Satzes von Gatestrukturen 404 Polysilizium oder dergleichen.
  • 5 ist ein Schema eines Layoutentwurfs 500 einer IC gemäß einigen Ausführungsformen. Der Layoutentwurf 500 ist verwendbar, um die IC 400 von 4 herzustellen. Die strukturellen Beziehungen, darunter Ausrichtung, Längen und Breiten sowie Konfigurationen des Layoutentwurfs 500 sind den strukturellen Beziehungen und Konfigurationen der IC 400 von 4 ähnlich und werden um der Kürze willen nicht beschrieben.
  • Der Layoutentwurf 500 weist einen ersten Satz von Gate-Layoutmustern 502 und einen zweiten Satz von Gate-Layoutmustern 504 auf. Der erste Satz von Gate-Layoutmustern 502 ist verwendbar, um einen entsprechenden ersten Satz von Gatestrukturen 402 (4) der IC 400 herzustellen. Der zweite Satz von Gate-Layoutmustern 504 ist verwendbar, um einen entsprechenden zweiten Satz von Gatestrukturen 404 (4) der IC 400 herzustellen.
  • Der erste Satz von Gate-Layoutmustern 502 erstreckt sich in der zweiten Richtung Y und überlagert den Satz von Gitternetzlinien 412 und 414. Der erste Satz von Gate-Layoutmustern 502 umfasst einen ersten Teilsatz von Gate-Layoutmustern 502a und einen zweiten Teilsatz von Gate-Layoutmustern 502b. Der erste Teilsatz von Gate-Layoutmustern 502a ist verwendbar, um einen entsprechenden ersten Satz von Gatestrukturen 402a (4) der IC 400 herzustellen. Der zweite Teilsatz von Gate-Layoutmustern 502b ist verwendbar, um einen entsprechenden zweiten Satz von Gatestrukturen 402b (4) der IC 400 herzustellen. Der erste Satz von Gate-Layoutmustern 502 ist dem ersten Satz von Gate-Layoutmustern 202 von 2-3 ähnlich, und auf eine ähnliche ausführliche Beschreibung wird daher verzichtet.
  • Der erste Teilsatz von Gate-Layoutmustern 502a enthält eines oder mehrere von Gate-Layoutmustern 508a, 508b, 508c. Jedes Gate-Layoutmuster 508a, 508b, 508c des ersten Teilsatzes von Gate-Layoutmustern 502a ist von einem benachbarten Gate-Layoutmuster des ersten Teilsatzes von Gate-Layoutmustern 502a in der ersten Richtung X durch einen Abstand S6 getrennt. Jedes Gate-Layoutmuster 508a, 508b, 508c des ersten Teilsatzes von Gate-Layoutmustern 502a erstreckt sich in der zweiten Richtung Y. Jedes Gate-Layoutmuster 508a, 508b, 508c des ersten Teilsatzes von Gate-Layoutmustern 502a überlagert eine entsprechende Gitternetzlinie 412a, 412b, 412c.
  • Der zweite Teilsatz von Gate-Layoutmustern 502b enthält eines oder mehrere von Gate-Layoutmustern 510a, 510b, 510c. Jedes Gate-Layoutmuster 510a, 510b, 510c des zweiten Teilsatzes von Gate-Layoutmustern 502b ist von einem benachbarten Gate-Layoutmuster des zweiten Teilsatzes von Gate-Layoutmustern 502b in der ersten Richtung X durch einen Abstand S7 getrennt. Jedes Gate-Layoutmuster 510a, 510b, 510c des zweiten Teilsatzes von Gate-Layoutmustern 502b erstreckt sich in der zweiten Richtung Y. Jedes Gate-Layoutmuster 510a, 510b, 510c des zweiten Teilsatzes von Gate-Layoutmustern 502b überlagert eine entsprechende Gitternetzlinie 414a, 414b, 414c.
  • Bei einigen Ausführungsformen definiert der erste Teilsatz von Gitternetzlinien 406a Bereiche, wo Gate-Layoutmuster im ersten Teilsatz von Gate-Layoutmustern 502a positioniert sind. Bei einigen Ausführungsformen definiert der zweite Teilsatz von Gitternetzlinien 406b Bereiche, wo Gate-Layoutmuster im zweiten Teilsatz von Gate-Layoutmustern 502b positioniert sind.
  • Der zweite Satz von Gate-Layoutmustern 504 erstreckt sich in der zweiten Richtung Y und überlagert den Satz von Gitternetzlinien 416. Der erste Satz von Gate-Layoutmustern 502 und der zweite Satz von Gate-Layoutmustern 504 sind in der ersten Richtung X durch einen Abstand S6, S7 oder S8 voneinander getrennt.
  • Der zweite Satz von Gate-Layoutmustern 504 ist zwischen dem ersten Teilsatz von Gate-Layoutmustern 502a und dem zweiten Teilsatz von Gate-Layoutmustern 502b positioniert. Bei einigen Ausführungsformen wechselt sich der erste Satz von Gate-Layoutmustern 502 mit dem zweiten Satz von Gate-Layoutmustern 504 in der ersten Richtung X ab. Der zweite Satz von Gate-Layoutmustern 504 ist dem Satz von Gate-Layoutmustern 204 von 2-3 ähnlich, und auf eine ähnliche ausführliche Beschreibung wird daher verzichtet. Der zweite Satz von Gate-Layoutmustern 404 umfasst eines oder mehrere von Gate-Layoutmustern 504a, 504b, ..., 504q. Bei einigen Ausführungsformen umfasst der zweite Satz von Gate-Layoutmustern 504 zehn oder mehr Gate-Layoutmuster.
  • Jedes Gate-Layoutmuster 504a, 504b, ..., 504q des zweiten Satzes von Gate-Layoutmustern 504 ist von einem benachbarten Gate-Layoutmuster des zweiten Satzes von Gate-Layoutmustern 504 in der ersten Richtung X durch einen Abstand S8 getrennt. Jedes Gate-Layoutmuster 504a, 504b, ..., 504q des zweiten Satzes von Gate-Layoutmustern 504 erstreckt sich in der zweiten Richtung Y. Jedes Gate-Layoutmuster 504a, 504b, ..., 504q des zweiten Satzes von Gate-Layoutmustern 504 überlagert eine entsprechende Gitternetzlinie 416a, 416b, ..., 416q. Bei einigen Ausführungsformen definiert der zweite Satz von Gitternetzlinien 416 Bereiche, wo Gate-Layoutmuster im zweiten Satz von Gate-Layoutmustern 504 positioniert sind.
  • Bei einigen Ausführungsformen ist eine Seite jedes Layoutmusters des ersten Satzes von Gate-Layoutmustern 502 in der ersten Richtung X zu einer Seite jedes Layoutmusters des zweiten Satzes von Gate-Layoutmustern 504 ausgerichtet.
  • Bei einigen Ausführungsformen ist wenigstens einer der Abstände S6, S7 oder S8 gleich einem anderen Abstand von den Abständen S6, S7 oder S8. Bei einigen Ausführungsformen ist wenigstens einer der Abstände S6, S7 oder S8 von einem anderen Abstand von den Abständen S6, S7 oder S8 verschieden.
  • Bei einigen Ausführungsformen ist wenigstens einer der Rasterabstände P2, P3, P4oder P5 gleich einem anderen Rasterabstand von den Rasterabständen P2, P3, P4 oder P5. Bei einigen Ausführungsformen ist wenigstens einer der Rasterabstände P2, P3, P4 oder P5 von einem anderen Rasterabstand von den Rasterabständen P2, P3, P4 oder P5 verschieden.
  • Bei einigen Ausführungsformen ist ein Gate-Layoutmuster 508c des ersten Teilsatzes von Gate-Layoutmustern 502a direkt neben einem Gate-Layoutmuster 504a des zweiten Satzes von Gate-Layoutmustern 504 angeordnet oder diesem benachbart, und ist von dem Gate-Layoutmuster 504a des zweiten Satzes von Gate-Layoutmustern 504 in der ersten Richtung X durch einen Abstand S6 oder S7 getrennt. Bei einigen Ausführungsformen ist ein Gate-Layoutmuster 510c des zweiten Teilsatzes von Gate-Layoutmustern 502b direkt neben einem Gate-Layoutmuster 504q des zweiten Satzes von Gate-Layoutmustern 504 angeordnet oder diesem benachbart, und ist von dem Gate-Layoutmuster 504q des zweiten Satzes von Gate-Layoutmustern 504 in der ersten Richtung X durch einen Abstand S7 oder S8 getrennt.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 412a, 412b, 412c in der zweiten Richtung Y zu einer Mitte oder einem Rand eines entsprechenden Gate-Layoutmusters 508a, 508b, 508c des ersten Teilsatzes von Gate-Layoutmustern 502a ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 414a, 414b, 414c in der zweiten Richtung Y zu einer Mitte oder einem Rand eines entsprechenden Gate-Layoutmusters 510a, 510b, 10 des zweiten Teilsatzes von Gate-Layoutmustern 502ab ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 416a, 416b, ..., 416q in der zweiten Richtung Y zu einer Mitte oder einem Rand eines entsprechenden Gate-Layoutmusters 504a, 504b, ..., 504q des zweiten Satzes von Gate-Layoutmustern 504 ausgerichtet.
  • Bei einigen Ausführungsformen ist eine Gitternetzlinie 412a, 412b, 412c, 414a, 414b, 414c, 416a, 416b, ..., 416q in der ersten Richtung X zu einer Mitte eines entsprechenden Gate-Layoutmusters 508a, 508b, 508c, 510a, 510b, 510c, 504a, 504b, ..., 504q um einen ersten Abstand (nicht dargestellt) versetzt, und eine andere Gitternetzlinie 412a, 412b, 412c, 414a, 414b, 414c, 416a, 416b, ..., 416q ist in der ersten Richtung X zu einer Mitte des entsprechenden Gate-Layoutmusters 508a, 508b, 508c, 510a, 510b, 510c, 504a, 504b, ..., 504q um einen zweiten Abstand (nicht dargestellt) versetzt. Bei diesen Ausführungsformen ist der erste Abstand (nicht dargestellt) derselbe wie der zweite Abstand (nicht dargestellt). Bei diesen Ausführungsformen ist der erste Abstand (nicht dargestellt) von dem zweiten Abstand (nicht dargestellt) verschieden.
  • Andere Konfigurationen oder Anzahlen von Gate-Layoutmustern in dem ersten Teilsatz von Gate-Layoutmustern 502a, Gate-Layoutmustern in dem zweiten Teilsatz von Gate-Layoutmustern 502b oder Gate-Layoutmustern in dem zweiten Satz von Gate-Layoutmustern 504 sind möglich.
  • Der Layoutentwurf 500 weist ferner ein oder mehrere Aktivbereichs-Layoutmuster 516a, 516b, 516c, 516d auf (zusammen als „Satz von Aktivbereichs-Layoutmustern 516“ bezeichnet), die sich jeweils in der ersten Richtung X erstrecken. Der Satz von Aktivbereichs-Layoutmustern 516 befindet sich unter dem ersten Satz von Gate-Layoutmustern 502 und dem zweiten Satz von Gate-Layoutmustern 504. Der Satz von Aktivbereichs-Layoutmustern 516 ist verwendbar, um einen entsprechenden Satz von aktiven Bereichen (nicht dargestellt) der IC 400 herzustellen. Bei einigen Ausführungsformen wird der Satz von aktiven Bereichen (nicht dargestellt) der IC 400 als ein OD-Bereich der IC 400 bezeichnet, welcher den Source- oder Drain-Diffusionsbereich der IC 400 definiert. Die einzelnen Layoutmuster 516a, 516b, 516c, 516d des Satzes von Aktivbereichs-Layoutmustern 516 sind in der ersten Richtung X voneinander getrennt.
  • Ein Rand des Aktivbereichs-Layoutmusters 516a ist von einem ersten Rand des Aktivbereichs-Layoutmusters 516b durch einen Abstand D3 getrennt. Ein zweiter Rand des Aktivbereichs-Layoutmusters 516b ist von einem ersten Rand des Aktivbereichs-Layoutmusters 516c durch einen Abstand D4 getrennt. Ein zweiter Rand des Aktivbereichs-Layoutmusters 516c ist von einem Rand des Aktivbereichs-Layoutmusters 516d durch einen Abstand D5 getrennt. Bei einigen Ausführungsformen ist wenigstens einer der Abstände D3, D4 oder D5 gleich einem anderen Abstand von den Abständen D3, D4 oder D5. Bei einigen Ausführungsformen ist wenigstens einer der Abstände D3, D4 oder D5 von einem anderen Abstand von den Abständen D3, D4 oder D5 verschieden. Bei einigen Ausführungsformen sind wenigstens zwei Muster von den Aktivbereichs-Layoutmustern 516a ,516b, 516c, 516d Teil desselben zusammenhängenden Aktivbereichs-Layoutmusters in dem Satz von Aktivbereichs-Layoutmustern 516. Bei einigen Ausführungsformen weist wenigstens ein Muster von den Aktivbereichs-Layoutmustern 516a, 516b, 516c, 516d zwei oder mehr nicht zusammenhängende Aktivbereichs-Layoutmuster auf. Andere Konfigurationen oder Anzahlen von Mustern in dem Satz von Aktivbereichs-Layoutmustern 516 sind möglich.
  • Der Layoutentwurf 500 weist ferner ein oder mehrere Finnen-Layoutmuster 520a, 520b, 520c, 520d auf (zusammen als „Satz von Finnen-Layoutmustern 520“ bezeichnet), die sich jeweils in der ersten Richtung X erstrecken. Der Satz von Finnen-Layoutmustern 520 befindet sich unter dem ersten Satz von Gate-Layoutmustern 502 und dem zweiten Satz von Gate-Layoutmustern 504. Die Finnen-Layoutmuster 520a, 520b, 520c, 520d befinden sich über entsprechenden Aktivbereichs-Layoutmustern 516a,516b, 516c, 516d. Jedes der Layoutmuster des Satzes von Finnen-Layoutmustern 520 ist von einem benachbarten Layoutmuster des Satzes von Finnen-Layoutmustern 520 in der ersten Richtung X getrennt. Der Satz von Finnen-Layoutmustern 520 ist verwendbar, um einen entsprechenden Satz von Finnen (nicht dargestellt) der IC 400 herzustellen. Andere Konfigurationen oder Anzahlen von Finnen in dem Satz von Finnen-Layoutmustern 520 sind möglich.
  • Der Layoutentwurf 500 weist ferner ein oder mehrere Layoutmuster für leitende Merkmale 522a, 522b, ..., 522q auf (zusammen als „Satz von Layoutmustern für leitende Merkmale 522“ bezeichnet), die sich jeweils in der ersten Richtung X erstrecken. Der Satz von Layoutmustern für leitende Merkmale 522 befindet sich über dem Satz von Aktivbereichs-Layoutmustern 516. Bei einigen Ausführungsformen entspricht der Satz von Layoutmustern für leitende Merkmale 522 einem Satz von MD-Layoutmustern. Der Satz von Layoutmustern für leitende Merkmale 522 ist verwendbar, um einen entsprechenden Satz von leitenden Merkmalen auf MD-Basis (nicht dargestellt) auf der Mo-Schicht der IC 400 herzustellen. Bei einigen Ausführungsformen ist der erste Satz von leitenden Merkmalen auf MD-Basis (nicht dargestellt) der IC 400 mit Source- oder Drain-Diffusionsbereichen der IC 400 verbunden.
  • Die Layoutmuster 522a, 522b, ..., 522q des Satzes von Layoutmustern für leitende Merkmale 522 erstrecken sich jeweils in der zweiten Richtung Y und sind in der ersten Richtung X voneinander getrennt. Bei einigen Ausführungsformen ist eine Mitte jedes Layoutmusters des Satzes von Layoutmustern für leitende Merkmale 522 von einer Mitte eines benachbarten Layoutmusters des Satzes von Layoutmustern für leitende Merkmale 522 in der ersten Richtung X durch einen Rasterabstand P5 getrennt.
  • Jedes Layoutmuster des Satzes von Layoutmustern für leitende Merkmale 522 ist zwischen einem Paar von Layoutmustern des ersten Satzes von Gate-Layoutmustern 502 und des zweiten Satzes von Gate-Layoutmustern 504 positioniert. Jedes Layoutmuster des Satzes von Layoutmustern für leitende Merkmale 522 ist zwischen einem Paar von Gitternetzlinien des ersten Satzes von Gitternetzlinien 406 und des zweiten Satzes von Gitternetzlinien 416 positioniert. Bei einigen Ausführungsformen ist ein Rand wenigstens eines Layoutmusters 522a, 522b, ..., 522v des Satzes von Layoutmustern für leitende Merkmale 522 in der ersten Richtung X zu wenigstens einem Rand eines anderen Layoutmusters 522a, 522b, ..., 522v des Satzes von Layoutmustern für leitende Merkmale 522 ausgerichtet. Andere Konfigurationen oder Anzahlen von Mustern in dem Satz von Layoutmustern für leitende Merkmale 522 sind möglich.
  • Bei einigen Ausführungsformen ist ein Abstand zwischen Layoutmustern im ersten Teilsatz von Gate-Layoutmustern 502a und Layoutmustern im zweiten Satz von Gate-Layoutmustern 504 kleiner als bei anderen Ansätzen, was zur Folge hat, dass eine Fläche des Layoutentwurfs 500 kleiner als bei anderen Ansätzen ist. Bei einigen Ausführungsformen resultiert daraus, dass der erste Teilsatz von Gate-Layoutmustern 502a und Layoutmuster im zweiten Satz von Gate-Layoutmustern 504 näher beieinander angeordnet werden als bei anderen Ansätzen, ein Layoutentwurf 500 mit gleichmäßigerer Dichte des Gate-Musters, was bewirkt, dass der Dishing-Effekt durch CMP-Prozesse geringer als bei anderen Ansätzen ist. Bei einigen Ausführungsformen resultiert daraus, dass der erste Teilsatz von Gate-Layoutmustern 502a und Layoutmuster im zweiten Satz von Gate-Layoutmustern 504 näher beieinander angeordnet werden als bei anderen Ansätzen, ein Layoutentwurf 500 mit weniger „Polysilizium-Stitching“ als bei anderen Ansätzen. Bei einigen Ausführungsformen ist ein Abstand zwischen Layoutmustern im zweiten Teilsatz von Gate-Layoutmustern 502b und Layoutmustern im zweiten Satz von Gate-Layoutmustern 504 kleiner als bei anderen Ansätzen, was zur Folge hat, dass eine Fläche des Layoutentwurfs 500 kleiner als bei anderen Ansätzen ist. Bei einigen Ausführungsformen resultiert daraus, dass der zweite Teilsatz von Gate-Layoutmustern 502b und Layoutmuster im zweiten Satz von Gate-Layoutmustern 504 näher beieinander angeordnet werden als bei anderen Ansätzen, ein Layoutentwurf 500 mit gleichmäßigerer Dichte des Gate-Musters, was bewirkt, dass der Dishing-Effekt durch CMP-Prozesse geringer als bei anderen Ansätzen ist. Bei einigen Ausführungsformen resultiert daraus, dass der zweite Teilsatz von Gate-Layoutmustern 502b und Layoutmuster im zweiten Satz von Gate-Layoutmustern 504 näher beieinander angeordnet werden als bei anderen Ansätzen, ein Layoutentwurf 500 mit weniger „Polysilizium-Stitching“ als bei anderen Ansätzen. Bei einigen Ausführungsformen ist ein Abstand zwischen Layoutmustern im ersten Teilsatz von Gate-Layoutmustern 502a und Layoutmustern im zweiten Teilsatz von Gate-Layoutmustern 502b kleiner als bei anderen Ansätzen, was zur Folge hat, dass eine Fläche des Layoutentwurfs 500 kleiner als bei anderen Ansätzen ist. Bei einigen Ausführungsformen resultiert daraus, dass der erste Teilsatz von Gate-Layoutmustern 502a und Layoutmuster im zweiten Teilsatz von Gate-Layoutmustern 502b näher beieinander angeordnet werden als bei anderen Ansätzen, ein Layoutentwurf 500 mit gleichmäßigerer Dichte des Gate-Musters, was bewirkt, dass der Dishing-Effekt durch CMP-Prozesse geringer als bei anderen Ansätzen ist. Bei einigen Ausführungsformen resultiert daraus, dass der erste Teilsatz von Gate-Layoutmustern 502a und Layoutmuster im zweiten Teilsatz von Gate-Layoutmustern 502b näher beieinander angeordnet werden als bei anderen Ansätzen, ein Layoutentwurf 500 mit weniger „Polysilizium-Stitching“ als bei anderen Ansätzen. Bei einigen Ausführungsformen ist ein Abstand zwischen zwei Layoutmustern in dem ersten Teilsatz von Gate-Layoutmustern 502a, dem zweiten Teilsatz von Gate-Layoutmustern 504b und dem zweiten Satz von Gate-Layoutmustern 504 kleiner als bei anderen Ansätzen, was zur Folge hat, dass eine Fläche des Satzes von Aktivbereichs-Layoutmustern 516 und entsprechenden aktiven Bereichen des Satzes von aktiven Bereichen (nicht dargestellt) größer als bei anderen Ansätzen ist, was eine IC mit höherer Leistungsfähigkeit als bei anderen Ansätzen liefert.
  • 6 ist ein Flussdiagramm eines Verfahrens 600 zur Ausbildung einer IC gemäß einigen Ausführungsformen. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und/oder nach dem in 6 dargestellten Verfahren 600 ausgeführt werden können, und dass einige andere Prozesse hier nur kurz beschrieben werden können. Bei einigen Ausführungsformen ist das Verfahren 600 anwendbar, um integrierte Schaltungen auszubilden, wie etwa die IC 100A (1A) oder die integrierte Schaltung 400 (4).
  • Im Arbeitsschritt 602 des Verfahrens 600 wird ein Layoutentwurf 200 (2) einer integrierten Schaltung (z. B. IC 100Aoder 100B (1A-1B)) erzeugt. Der Arbeitsschritt 602 wird von einer Verarbeitungsvorrichtung (z. B. Prozessor 802 (8)) ausgeführt, die dafür ausgelegt ist, Anweisungen zum Erzeugen eines Layoutentwurfs (z. B. des Layoutentwurfs 200) auszuführen. Bei einigen Ausführungsformen wird der Layoutentwurf 200 in einem Graphic Database System (GDSII) Dateiformat erzeugt. Bei einigen Ausführungsformen wird der Arbeitsschritt 602 des Verfahrens 600 verwendet, um einen Layoutentwurf 300 (3) oder einen Layoutentwurf 500 (5) zu erzeugen. Bei einigen Ausführungsformen erzeugt der Arbeitsschritt 602 des Verfahrens 600 einen oder mehrere Layoutentwürfe, die einen ersten Satz von Gate-Layoutmustern und einen zweiten Satz von Gate-Layoutmustern aufweisen, welche näher beieinander angeordnet sind als bei anderen Ansätzen, was zur Folge hat, dass der eine oder die mehreren Layoutentwürfe eine gleichmäßigere Dichte des Gate-Musters aufweisen als bei anderen Ansätzen. Bei einigen Ausführungsformen erzeugt der Arbeitsschritt 602 des Verfahrens 600 einen oder mehrere Layoutentwürfe, die einen oder mehrere der Vorteile aufweisen, die für 2-3 oder 5 beschrieben wurden, und auf eine ähnliche ausführliche Beschreibung wird daher verzichtet.
  • Das Verfahren 600 fährt mit dem Arbeitsschritt 604 fort, in dem die integrierte Schaltung (z. B. IC 100B (1B)) basierend auf dem Layoutentwurf 200 (2) hergestellt wird. Bei einigen Ausführungsformen weist die IC 100B (1b) eine Gatestruktur 108 auf. Bei einigen Ausführungsformen befindet sich die Gatestruktur 108 auf einer Gate- oder Poly-Schicht (PO) der IC 100Aoder 100B. Bei einigen Ausführungsformen umfasst der Arbeitsschritt 604 das Herstellen wenigstens einer Maske basierend auf der Layoutentwurf 200 (2) und das Herstellen der integrierten Schaltung (z. B. IC 100B (1B)) basierend auf der wenigstens einen Maske.
  • Das Verfahren 600 fährt mit dem Arbeitsschritt 606 fort, in dem die Gatestruktur 108 (Gatestruktur 108a, 108b, ..., 1081l entfernt wird, wodurch eine erste Gatestruktur (z. B. Gatestruktur 102a, 102b, ..., 102l) und eine zweite Gatestruktur (z. B. Gatestrukturen 104a, 104b, ..., 104l) einer integrierten Schaltung (z. B. IC 100A(1A)) ausgebildet werden. Bei einigen Ausführungsformen entspricht der entfernte Abschnitt der Gatestruktur 108 (Gatestruktur 108a, 108b, ..., 1081) einem Schnittbereich (z. B. Poly-Schnittmerkmal-Layoutmuster 210 (2)). Bei einigen Ausführungsformen wird der Arbeitsschritt 606 des Verfahrens 600 als Schnitt-Poly-(Cut-Poly, CPO-) Prozess bezeichnet. Bei einigen Ausführungsformen hat der Arbeitsschritt 606 die Ausbildung der IC 100A(FIF. 1A) zum Ergebnis.
  • Bei einigen Ausführungsformen ist der Abschnitt der Gatestruktur 108, welcher im Arbeitsschritt 606 entfernt wird, in den Layoutentwürfen 200 und 300 durch das Poly-Schnittmerkmal-Layoutmuster 210 (2-3) gekennzeichnet. Bei einigen Ausführungsformen identifiziert das Poly-Schnittmerkmal-Layoutmuster 210 einen Ort des entfernten Abschnitts der Gatestruktur 108 der IC 100B.
  • Bei einigen Ausführungsformen weist der entfernte Abschnitt jedes Gates 108a, 108b, ..., 108l eine Schnittbreite DV (1) in der zweiten Richtung Y und eine Schnittlänge DH (1) in der ersten Richtung X auf. Bei einigen Ausführungsformen weist das Poly-Schnittmerkmal-Layoutmuster 210 (2) eine Musterbreite W1V in der zweiten Richtung Y und eine Musterlänge L in der ersten Richtung X auf. Bei einigen Ausführungsformen entspricht die Musterbreite W1V der Schnittbreite DVjeder Gatestruktur 102a, 102b, ..., 102l oder Gatestruktur 104a, 104b,..., 104l.
  • Bei einigen Ausführungsformen entspricht die Musterbreite W1H jedes Gate-Layoutmusters 202a, 202b, ..., 202l der Schnittbreite DH jeder entsprechenden Gatestruktur 102a, 102b, ..., 102l. Bei einigen Ausführungsformen entspricht die Musterbreite W1H jedes Gate-Layoutmusters 204a, 204b, ..., 204l der Schnittbreite DH jeder entsprechenden Gatestruktur 104a, 104b,..., 104l.
  • Bei einigen Ausführungsformen wird der Arbeitsschritt 606 des Verfahrens 600 auf Gatestrukturen in der IC 100Adurchgeführt, welche in der zweiten Richtung Y nicht ausreichend voneinander getrennt sind, um ein konsistentes Fertigungsergebnis sicherzustellen. Zum Beispiel sind bei diesen Ausführungsformen, falls der Abstand Dv zwischen der Gatestruktur 102a, 102b, ..., 102l und der entsprechenden Gatestruktur 104a, 104b,..., 104l in der zweiten Richtung Y kleiner als ein Mindestabstand ist (z. B. abhängig vom Fertigungsprozess), die Gatestruktur 102a, 102b, ..., 102l und die entsprechende Gatestruktur 104a, 104b, ..., 104l nicht ausreichend voneinander getrennt, um ein konsistentes Fertigungsergebnis sicherzustellen, und daher wird der Arbeitsschritt 606 des Verfahrens 600 angewendet, um eine ausreichende Trennung zwischen der Gatestruktur 102a, 102b, ..., 102l und der entsprechenden Gatestruktur 104a, 104b, ..., 104l sicherzustellen. Der Mindestabstand ist der minimale Abstand zwischen hergestellten leitenden Strukturen, um ein konsistentes Ergebnis sicherzustellen.
  • Bei einigen Ausführungsformen wird, falls der Abstand DV zwischen der Gatestruktur 102a, 102b, ..., 102l und der entsprechenden Gatestruktur 104a, 104b, ..., 104l in der zweiten Richtung Y größer als ein Mindestabstand ist (z. B. abhängig vom Fertigungsprozess), der Arbeitsschritt 606 des Verfahrens 600 (z. B. optional) nicht auf der Gatestruktur 102a, 102b, ..., 102l und der entsprechenden Gatestruktur 104a, 104b, ..., 104l ausgeführt.
  • Bei einigen Ausführungsformen ist die Fläche des Schnittmerkmal-Layoutmusters (z. B. des Poly-Schnittmerkmal-Layoutmusters 210) kleiner als eine oder gleich einer Fläche des entfernten Abschnitts der Gatestruktur 108 der IC 100B. Bei einigen Ausführungsformen basiert die Fläche des entfernten Abschnitts der Gatestruktur 108 der IC 100B auf der Schnittbreite DV und der Schnittlänge DH jeder entsprechenden Gatestruktur 102a, 102b, ..., 102l oder 104a, 104b, ..., 104l. Bei einigen Ausführungsformen ist die Fläche des Schnittmerkmal-Layoutmusters (z. B. des Poly-Schnittmerkmal-Layoutmusters 210) größer als die Fläche des entfernten Abschnitts der Gatestruktur 108 der IC 100B.
  • Bei einigen Ausführungsformen wird der Arbeitsschritt 606 durch einen Prozess des Entfernens ausgeführt. Bei einigen Ausführungsformen umfasst der Prozess des Entfernens einen oder mehrere Ätzprozesse, die geeignet sind, einen Abschnitt der Gatestruktur 108 zu entfernen. Bei einigen Ausführungsformen umfasst der Ätzprozess des Arbeitsschrittes 606 das Identifizieren eines Abschnitts der Gatestruktur 108, welcher entfernt werden soll, und das Ätzen des Abschnitts der Gatestruktur 108, welcher entfernt werden soll. Bei einigen Ausführungsformen wird eine Maske verwendet, um Abschnitte der Gatestruktur 108 festzulegen, welche geschnitten oder entfernt werden sollen. Bei einigen Ausführungsformen ist die Maske eine Hartmaske. Bei einigen Ausführungsformen ist die Maske eine Weichmaske. Bei einigen Ausführungsformen entspricht das Ätzen einem Plasmaätzen, reaktiven Ionenätzen, chemischen Ätzen, Trockenätzen, Nassätzen, anderen geeigneten Prozessen, einer beliebigen Kombination davon oder dergleichen. Bei einigen Ausführungsformen ist der Arbeitsschritt 604 oder 606 des Verfahrens 600 anwendbar, um eine oder mehrere integrierte Schaltungen herzustellen, die einen oder mehrere der Vorteile aufweisen, die für 1A-1B oder 4 beschrieben wurden, und auf eine ähnliche ausführliche Beschreibung wird daher verzichtet.
  • Bei einigen Ausführungsformen wird das Verfahren 600 mit anderen Layoutentwürfen als dem Layoutentwurf 200 angewendet. Zum Beispiel wird bei einigen Ausführungsformen der Layoutentwurf 200 (2) des Arbeitsschrittes 602 oder 604 durch einen oder mehrere der Layoutentwürfe 300 (3) oder 500 (5) ersetzt. Bei einigen Ausführungsformen wird der Layoutentwurf 200 der Arbeitsschritte 602 und 604 durch den Layoutentwurf 300 (3) ersetzt, um die IC 100B (1B) herzustellen. Bei einigen Ausführungsformen wird der Layoutentwurf 200 der Arbeitsschritte 602 und 604 durch den Layoutentwurf 500 (5) ersetzt, um die integrierte Schaltung 400 (4) herzustellen.
  • Bei einigen Ausführungsformen wird der Arbeitsschritt 606 nicht ausgeführt. Zum Beispiel wird bei einigen Ausführungsformen der Arbeitsschritt 606 nicht ausgeführt, um die integrierte Schaltung 400 (4) herzustellen. Bei einigen Ausführungsformen wird das Verfahren 600 durchgeführt, um die integrierte Schaltung 400 (4) unter Verwendung des Layoutentwurfs 500 herzustellen, und der Arbeitsschritt 606 wird bei Verwendung der integrierten Schaltung 400 (4) nicht ausgeführt. Bei einigen Ausführungsformen verwendet das Verfahren 600 ein oder mehrere Layoutmuster mit regelmäßigeren Gate-Layoutmustern als bei anderen Ansätzen, was eine bessere Prozesssteuerung (z. B. Ätzen) ermöglicht als bei anderen Ansätzen. Bei einigen Ausführungsformen verwendet das Verfahren 600 ein oder mehrere Gate-Layoutmuster (z. B. den ersten Satz von Gate-Layoutmustern 202, den zweiten Satz von Gate-Layoutmustern 204, den ersten Teilsatz von Gate-Layoutmustern 502a, den zweiten Teilsatz von Gate-Layoutmustern 504b oder den zweiten Satz von Gate-Layoutmustern 504), welche zu entsprechenden Gitternetzlinien (z. B. Gitternetzlinien 106, Gitternetzlinien 406 oder Gitternetzlinien 416) in der ersten Richtung oder der zweiten Richtung ausgerichtet sind, was eine bessere Prozesssteuerung (z. B. Ätzen) ermöglicht als bei anderen Ansätzen.
  • 7 ist ein Flussdiagramm eines Verfahrens 700 zur Erzeugung eines Layoutentwurfs einer IC gemäß einigen Ausführungsformen. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und/oder nach dem in 7 dargestellten Verfahren 700 ausgeführt werden können, und dass einige andere Prozesse hier nur kurz beschrieben werden können. Bei einigen Ausführungsformen ist das Verfahren 700 anwendbar, um einen oder mehrere Layoutentwürfe zu erzeugen, wie etwa den Layoutentwurf 200 (2), Layoutentwurf 300 (3) oder Layoutentwurf 500 (5) einer integrierten Schaltung, wie etwa die IC 100A-100B (1) oder die integrierte Schaltung 400 (4). Bei einigen Ausführungsformen ist das Verfahren 700 anwendbar, um integrierte Schaltungen auszubilden, die ähnliche strukturelle Beziehungen aufweisen wie einer oder mehrere der Layoutentwürfe 200-300 oder 500 (2-3 oder 5). Bei einigen Ausführungsformen wird das Verfahren 700 von einer Verarbeitungsvorrichtung (z. B. Prozessor 802 (8)) ausgeführt, die dafür ausgelegt ist, Anweisungen zum Erzeugen eines Layoutentwurfs 200, 300 oder 500 auszuführen.
  • Im Arbeitsschritt 702 des Verfahrens 700 wird ein Satz von Aktivbereichs-Layoutmustern erzeugt. Bei einigen Ausführungsformen enthält der Satz von Aktivbereichs-Layoutmustern des Verfahrens 700 ein oder mehrere Muster des Satzes von Aktivbereichs-Layoutmustern 316 von 3 und des Satzes von Aktivbereichs-Layoutmustern 516 von 5, und auf eine ausführliche Beschreibung dieser Layoutmuster wird daher verzichtet.
  • Im Arbeitsschritt 704 des Verfahrens 700 wird der Satz von Aktivbereichs-Layoutmustern auf einer ersten Layoutebene des Layoutentwurfs 200, 300 oder 500 angeordnet. Bei einigen Ausführungsformen entspricht die erste Layoutebene der OD-Layoutebene.
  • Im Arbeitsschritt 706 des Verfahrens 700 wird ein Satz von Finnen-Layoutmustern erzeugt. Bei einigen Ausführungsformen enthält der Satz von Finnen-Layoutmustern des Verfahrens 700 ein oder mehrere Muster des Satzes von Finnen-Layoutmustern 320 von 3 und des Satzes von Finnen-Layoutmustern 520 von 5, und auf eine ausführliche Beschreibung dieser Layoutmuster wird daher verzichtet.
  • Im Arbeitsschritt 708 des Verfahrens 700 wird der Satz von Finnen-Layoutmustern auf einer zweiten Layoutebene des Layoutentwurfs 200, 300 oder 500 angeordnet. Bei einigen Ausführungsformen entspricht die zweite Layoutebene der FIN-Layoutebene. Bei einigen Ausführungsformen ist die zweite Layoutebene von der ersten Layoutebene verschieden. Bei einigen Ausführungsformen befindet sich die zweite Layoutebene oberhalb der ersten Layoutebene. Bei einigen Ausführungsformen befindet sich die zweite Layoutebene unterhalb der ersten Layoutebene.
  • Im Arbeitsschritt 710 des Verfahrens 700 wird ein Satz von Layoutmustern für leitende Merkmale erzeugt. Bei einigen Ausführungsformen enthält der Satz von Layoutmustern für leitende Merkmale des Verfahrens 700 ein oder mehrere Muster des Satzes von Layoutmustern für leitende Merkmale 312 von 3, des Satzes von Layoutmustern für leitende Merkmale 314 von 3 und des Satzes von Layoutmustern für leitende Merkmale 522 von 5, und auf eine ausführliche Beschreibung dieser Layoutmuster wird daher verzichtet.
  • Im Arbeitsschritt 712 des Verfahrens 700 wird der Satz von Layoutmustern für leitende Merkmale auf einer dritten Layoutebene des Layoutentwurfs 200, 300 oder 500 angeordnet. Bei einigen Ausführungsformen entspricht die dritte Layoutebene der MD-Layoutebene. Bei einigen Ausführungsformen entspricht die dritte Layoutebene der Mo-Layoutebene. Bei einigen Ausführungsformen ist die dritte Layoutebene von der ersten Layoutebene und der zweiten Layoutebene verschieden. Bei einigen Ausführungsformen befindet sich die dritte Layoutebene oberhalb einer oder mehrerer der ersten oder zweiten Layoutebene. Bei einigen Ausführungsformen befindet sich die dritte Layoutebene unterhalb einer oder mehrerer der ersten oder zweiten Layoutebene.
  • Im Arbeitsschritt 714 des Verfahrens 700 wird ein Satz von Gate-Layoutmustern erzeugt. Bei einigen Ausführungsformen enthält der Satz von Gate-Layoutmustern des Verfahrens 700 ein oder mehrere Muster des ersten Satzes von Gate-Layoutmustern 202 von 2-3, des zweiten Satzes von Gate-Layoutmustern 204 von 2-3, des ersten Satzes von Gate-Layoutmustern 502 von 5, des ersten Teilsatzes von Gate-Layoutmustern 502a von 5, des zweiten Teilsatzes von Gate-Layoutmustern 502b von 5 und des zweiten Satzes von Gate-Layoutmustern 504, und auf eine ausführliche Beschreibung dieser Layoutmuster wird daher verzichtet.
  • Im Arbeitsschritt 716 des Verfahrens 700 wird der Satz von Gate-Layoutmustern auf einer vierten Layoutebene des Layoutentwurfs 200, 300 oder 500 angeordnet. Bei einigen Ausführungsformen entspricht die vierte Layoutebene der Poly-Layoutebene. Bei einigen Ausführungsformen ist die vierte Layoutebene von der ersten Layoutebene, der zweiten Layoutebene und der dritten Layoutebene verschieden. Bei einigen Ausführungsformen befindet sich die vierte Layoutebene oberhalb einer oder mehrerer der ersten, zweiten oder dritten Layoutebene. Bei einigen Ausführungsformen befindet sich die vierte Layoutebene unterhalb einer oder mehrerer der ersten, zweiten oder dritten Layoutebene.
  • Im Arbeitsschritt 718 des Verfahrens 700 wird ein Satz von Dummy-Gate-Layoutmustern erzeugt. Bei einigen Ausführungsformen enthält der Satz von Gate-Layoutmustern des Verfahrens 700 ein oder mehrere Muster des ersten Satzes von Gate-Layoutmustern 202 von 2-3, des zweiten Satzes von Gate-Layoutmustern 204 von 2-3, des ersten Satzes von Gate-Layoutmustern 502 von 5, des ersten Teilsatzes von Gate-Layoutmustern 502a von 5, des zweiten Teilsatzes von Gate-Layoutmustern 502b von 5 und des zweiten Satzes von Gate-Layoutmustern 504, und auf eine ausführliche Beschreibung dieser Layoutmuster wird daher verzichtet.
  • Im Arbeitsschritt 720 des Verfahrens 700 wird der Satz von Dummy-Gate-Layoutmustern auf der vierten Layoutebene des Layoutentwurfs 200, 300 oder 500 angeordnet.
  • Im Arbeitsschritt 722 des Verfahrens 700 wird ein Schnittmerkmal-Layoutmuster erzeugt. Bei einigen Ausführungsformen enthält das Schnittmerkmal-Layoutmuster des Verfahrens 700 Poly-Schnittmerkmal-Layoutmuster 210 von 2-3, und auf eine ausführliche Beschreibung dieser Layoutmuster wird daher verzichtet.
  • Im Arbeitsschritt 724 des Verfahrens 700 wird das Schnittmerkmal-Layoutmuster auf der vierten Layoutebene des Layoutentwurfs 200, 300 oder 500 angeordnet.
  • Bei einigen Ausführungsformen wird einer oder werden mehrere der Arbeitsschritte 702, 704, 706, 708, 710, 712, 714, 716, 718, 720, 722 oder 724 des Verfahrens 700 nicht ausgeführt.
  • Einer oder mehrere der Arbeitsschritte der Verfahren 600-700 werden von einer Verarbeitungsvorrichtung ausgeführt, die dafür ausgelegt ist, Anweisungen zur Herstellung einer integrierten Schaltung auszuführen, wie etwa der IC 100A-100B oder 400. Bei einigen Ausführungsformen wird einer oder werden mehrere Arbeitsschritte der Verfahren 600-700 unter Verwendung derselben Verarbeitungsvorrichtung ausgeführt, die auch bei einem oder mehreren anderen Arbeitsschritten der Verfahren 600-700 verwendet wird. Bei einigen Ausführungsformen wird eine andere Verarbeitungsvorrichtung zum Ausführen eines oder mehrerer Arbeitsschritte der Verfahren 600-700 verwendet, als diejenige, die verwendet wird, um einen oder mehrere andere Arbeitsschritte der Verfahren 600-700 auszuführen. Bei einigen Ausführungsformen erzeugt das Verfahren 700 einen oder mehrere Layoutentwürfe, die einen oder mehrere der Vorteile aufweisen, die für 2-3 oder 5 beschrieben wurden, und auf eine ähnliche ausführliche Beschreibung wird daher verzichtet.
  • 8 ist eine schematische Ansicht eines Systems 800 zum Entwerfen eines IC-Layoutentwurfs gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen erzeugt das System 800 einen oder mehrere IC-Layoutentwürfe, die hier beschrieben wurden, oder ordnet diese an. Das System 800 weist einen Hardwareprozessor 802 auf, sowie ein nichtflüchtiges, computerlesbares Speichermedium 804, das mit dem Computerprogrammcode 806, das heißt einem Satz von ausführbaren Anweisungen, codiert ist, d. h. diesen speichert. Das computerlesbare Speichermedium 804 ist dafür ausgelegt, mit Fertigungsmaschinen zur Produktion der integrierten Schaltung verbunden zu werden. Der Prozessor 802 ist mit dem computerlesbaren Speichermedium 804 über einen Bus 808 elektrisch gekoppelt. Der Prozessor 802 ist außerdem mit einer E/A-Schnittstelle 810 durch den Bus 808 elektrisch gekoppelt. Eine Netzschnittstelle 812 ist ebenfalls mit dem Prozessor 802 über den Bus 808 elektrisch verbunden. Die Netzschnittstelle 812 ist mit einem Netz 814 verbunden, so dass der Prozessor 802 und das computerlesbare Speichermedium 804 in der Lage sind, über das Netz 814 eine Verbindung zu externen Elementen herzustellen. Der Prozessor 802 ist dafür ausgelegt, den Computerprogrammcode 806 auszuführen, der in dem computerlesbaren Speichermedium 804 codiert ist, um zu bewirken, dass das System 800 verwendbar ist, um einen Teil der Arbeitsschritte oder alle Arbeitsschritte auszuführen, die für das Verfahren 600 oder 700 beschrieben sind. Bei einigen Ausführungsformen umfasst das System 900 ein System zur automatischen Platzierung und Verdrahtung (Automatic Placement and Routing, APR).
  • Bei einigen Ausführungsformen ist der Prozessor 802 eine Zentraleinheit (Central Processing Unit, CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (Application Specific Integrated Circuit, ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • Bei einigen Ausführungsformen ist das computerlesbare Speichermedium 804 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder Halbleitersystem (oder ein Gerät oder eine Vorrichtung dieser Art). Zum Beispiel beinhaltet das computerlesbare Speichermedium 804 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine auswechselbare Computerdiskette, einen Direktzugriffsspeicher (Random Access Memory, RAM), einen Nur-Lese-Speicher (Read-Only Memory, ROM), eine starre Magnetplatte und/oder eine optische Platte. Bei einigen Ausführungsformen, die optische Platten verwenden, enthält das computerlesbare Speichermedium 804 eine Kompaktplatte mit Nur-Lese-Speicher (Compact Disk-Read Only Memory, CD-ROM), eine wiederbeschreibbare Kompaktplatte (Compact Disk-Read/Write, CD-R/W) und/oder eine digitale Videoplatte (Digital Video Disc, DVD).
  • Bei einigen Ausführungsformen speichert das Speichermedium 804 den Computerprogrammcode 806, der dafür ausgelegt ist, das System 800 zu veranlassen, das Verfahren 600 oder 700 auszuführen. Bei einigen Ausführungsformen speichert das Speichermedium 804 auch Informationen, die zum Durchführen des Verfahrens 600 oder 700 benötigt werden, sowie Informationen, die während der Durchführung des Verfahrens 600 oder 700 erzeugt werden, wie etwa den Layoutentwurf 816, die Benutzerschnittstelle 818 und die Fertigungseinheit 820, und/oder einen Satz von ausführbaren Anweisungen, um die Arbeitsschritte des Verfahrens 600 oder 700 auszuführen. Bei einer Ausführungsformen umfasst der Layoutentwurf 816 ein oder mehrere der Layoutentwürfe 200-300 oder 500.
  • Bei einigen Ausführungsformen speichert das Speichermedium 804 Anweisungen (z. B. Computerprogrammcode 806) zur Verbindung mit Fertigungsmaschinen. Die Anweisungen (z. B. Computerprogrammcode 806) ermöglichen dem Prozessor 802, Fertigungsanweisungen zu erzeugen, die von den Fertigungsmaschinen gelesen werden können, um das Verfahren 600 oder 700 während eines Fertigungsprozesses effizient zu implementieren.
  • Das System 800 weist eine E/A-Schnittstelle 810 auf. Die E/A-Schnittstelle 810 ist mit einer externen Schaltungsanordnung gekoppelt. Bei einigen Ausführungsformen umfasst die E/A-Schnittstelle 810 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad und/oder Cursor-Pfeiltasten zum Übermitteln von Informationen und Befehlen an den Prozessor 802.
  • Das System 800 weist außerdem eine Netzschnittstelle 812 auf, die mit dem Prozessor 802 gekoppelt ist. Die Netzschnittstelle 812 ermöglicht dem System 800, mit dem Netz 814 zu kommunizieren, an welches ein oder mehrere Computersysteme angeschlossen sind. Die Netzschnittstelle 812 umfasst drahtlose Netzschnittstellen, wie etwa BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder eine drahtgebundene Netzschnittstelle, wie etwa ETHERNET, USB oder IEEE-1394. Bei einigen Ausführungsformen ist das Verfahren 600 oder 700 in zwei oder mehr Systemen 800 implementiert, und Informationen wie etwa Layoutentwurf, Benutzerschnittstelle und Fertigungseinheit werden über das Netz 814 zwischen verschiedenen Systemen 800 ausgetauscht
  • Das System 800 ist dafür ausgelegt, Informationen, die einen Layoutentwurf betreffen, über die E/A-Schnittstelle 810 oder die Netzschnittstelle 812 zu empfangen. Die Informationen werden zum Prozessor 802 über den Bus 808 übertragen, um einen Layoutentwurf zum Herstellen der IC 100A-100B oder 400 zu bestimmen. Der Layoutentwurf wird danach in dem computerlesbaren Medium 804 als Layoutentwurf 816 gespeichert. Das System 800 ist dafür ausgelegt, Informationen, die eine Benutzerschnittstelle betreffen, über die E/A-Schnittstelle 810 oder die Netzschnittstelle 812 zu empfangen. Die Informationen werden in dem computerlesbaren Medium 804 als Benutzerschnittstelle 818 gespeichert. Das System 800 ist dafür ausgelegt, Informationen, die eine Fertigungseinheit betreffen, über die E/A-Schnittstelle 810 oder die Netzschnittstelle 812 zu empfangen. Die Informationen werden in dem computerlesbaren Medium 804 als Fertigungseinheit 820 gespeichert. Bei einigen Ausführungsformen enthält die Fertigungseinheit 820 Fertigungsinformationen, die von dem System 1000 (10) verwendet werden.
  • Bei einigen Ausführungsformen ist das Verfahren 600 oder 700 als eine eigenständige Softwareanwendung zur Ausführung durch einen Prozessor implementiert. Bei einigen Ausführungsformen ist das Verfahren 600 oder 700 als eine Softwareanwendung implementiert, welche ein Teil einer zusätzlichen Softwareanwendung ist. Bei einigen Ausführungsformen ist das Verfahren 600 oder 700 als eine Plug-in-Softwareanwendung implementiert. Bei einigen Ausführungsformen ist das Verfahren 600 oder 700 als eine Softwareanwendung implementiert, welche ein Teil eines EDA-Tools ist. Bei einigen Ausführungsformen ist das Verfahren 600 oder 700 als eine Softwareanwendung implementiert, welche von einem EDA-Tool verwendet wird. Bei einigen Ausführungsformen wird das EDA-Tool verwendet, um ein Layout der integrierten Schaltungsvorrichtung zu erzeugen. Bei einigen Ausführungsformen wird das Layout auf einem nichtflüchtigen computerlesbaren Medium gespeichert. Bei einigen Ausführungsformen wird das Layout unter Verwendung eines Tools, wie etwa VIRTUOSO®, beziehbar von CADENCE DESIGN SYSTEMS, Inc., oder eines anderen geeigneten Tools zur Erzeugung von Layouts erzeugt. Bei einigen Ausführungsformen wird das Layout basierend auf einer Netzliste erzeugt, welche basierend auf dem schematischen Entwurf erstellt wird. Bei einigen Ausführungsformen wird das Verfahren 600 oder 700 von einer Fertigungseinrichtung implementiert, um eine integrierte Schaltung (z. B. die IC 100A-100B oder 400) unter Verwendung eines Satzes von Masken herzustellen, die basierend auf einem oder mehreren vom System 800 erzeugten Layoutentwürfen (z. B. Layoutentwurf 200-300 oder 500) hergestellt werden. Das System 800 von 8 erzeugt einen oder mehrere Layoutentwürfe (z. B. Layoutentwurf 200-300 oder 500) einer integrierten Schaltung (z. B. IC 100A-100B oder 400), welche eine kleinere Fläche aufweisen, als bei anderen Ansätzen.
  • 9 ist ein Blockschaltbild eines Systems 900 zur Herstellung integrierter Schaltungen (Integrated Circuits, ICs) und eines damit zusammenhängenden Fertigungsablaufs für IC gemäß wenigstens einer Ausführungsform der vorliegenden Offenbarung.
  • In 9 umfasst ein IC-Fertigungssystem 900 Einheiten, wie etwa ein Design-Haus 920, ein Maskenhaus 930 und einen IC-Hersteller/Fertiger („fab“) 940, die bei den Entwurfs-, Entwicklungs- und Herstellungszyklen und/oder Diensten, welche die Herstellung einer IC-Vorrichtung 960 betreffen, miteinander interagieren. Die Einheiten im System 900 sind durch ein Kommunikationsnetz verbunden. Bei einigen Ausführungsformen ist das Kommunikationsnetz ein einziges Netz. Bei einigen Ausführungsformen besteht das Kommunikationsnetz aus mehreren verschiedenen Netzen, wie etwa einem Intranet und dem Internet. Das Kommunikationsnetz weist drahtgebundene und/oder drahtlose Kommunikationskanäle auf. Jede Einheit interagiert mit einer oder mehreren der anderen Einheiten und stellt für eine oder mehrere der anderen Einheiten Dienste bereit und/oder empfängt Dienste von ihnen. Bei einigen Ausführungsformen gehören zwei oder mehr von dem Design-Haus 920, dem Maskenhaus 930 und dem IC-Hersteller 940 einem einzigen größeren Unternehmen. Bei einigen Ausführungsformen bestehen zwei oder mehr von dem Design-Haus 920, dem Maskenhaus 930 und dem IC-Hersteller 940 nebeneinander in einer gemeinsamen Einrichtung und nutzen gemeinsame Ressourcen.
  • Das Design-Haus (oder Design-Team) erzeugt ein IC-Entwurfslayout 922. Das IC-Entwurfslayout 922 umfasst verschiedene geometrische Strukturen, die für eine IC-Vorrichtung 960 entworfen wurden. Die geometrischen Strukturen entsprechen Strukturen von Metall-, Oxid- oder Halbleiterschichten, welche die verschiedenen Komponenten der zu fertigenden IC-Vorrichtung 960 bilden. Die verschiedenen Schichten werden kombiniert, um verschiedene IC-Merkmale zu bilden. Zum Beispiel weist ein Abschnitt des IC-Entwurfslayouts 922 verschiedene IC-Merkmale auf, wie etwa einen aktiven Bereich, eine Gate-Elektrode, Source-Elektrode und Drain-Elektrode, Metallleitungen oder Durchkontaktierungen einer Zwischenschicht-Verbindung und Öffnungen für Bondflächen, die in einem Halbleitersubstrat (wie etwa einem Siliziumwafer) und verschiedenen auf dem Halbleitersubstrat angeordneten Materialschichten auszubilden sind. Das Design-Haus 920 implementiert einen geeigneten Entwurfsprozess, um das IC-Entwurfslayout 922 auszubilden. Der Entwurfsprozess umfasst logischen Entwurf, physischen Entwurf und/oder Platzieren und Verdrahten. Das IC-Entwurfslayout 922 wird in einer oder mehreren Datendateien mit Informationen über die geometrischen Strukturen präsentiert. Zum Beispiel kann das IC-Entwurfslayout 922 in einem GDSII-Dateiformat oder DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 930 umfasst Datenaufbereitung 952 und Maskenherstellung 944. Das Maskenhaus 930 verwendet das IC-Entwurfslayout 922, um ein oder mehrere Masken zu fertigen, die zur Herstellung der verschiedenen Schichten der IC-Vorrichtung 960 gemäß dem IC-Entwurfslayout 922 verwendet werden sollen. Das Maskenhaus 930 führt die Maskendatenaufbereitung 952 durch, wobei das IC-Entwurfslayout 922 in eine repräsentative Datendatei (Representative Data File, RDF) übersetzt wird. Die Maskendatenaufbereitung 952 stellt die RDF für die Maskenherstellung 944 bereit. Die Maskenherstellung 944 umfasst einen Maskenschreiber. Ein Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat um, wie etwa eine Maskenvorlage (Retikel) oder einen Halbleiterwafer. Das Entwurfslayout wird von der Maskendatenaufbereitung 952 so gehandhabt, dass es für bestimmte charakteristische Merkmale des Maskenschreibers geeignet ist und/oder Anforderungen des IC-Fertigers 940 erfüllt. In 9 sind Maskendatenaufbereitung 952 und Maskenherstellung 944 als separate Elemente dargestellt. Bei einigen Ausführungsformen können Maskendatenaufbereitung 952 und Maskenherstellung 944 zusammen als Maskendatenaufbereitung bezeichnet werden.
  • Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 952 eine optische Nahbereichskorrektur (Optical Proximity Correction, OPC), welche Techniken des „Lithography Enhancement“ verwendet, um Bildfehler zu korrigieren, wie etwa diejenigen, die durch Brechung, Interferenz, andere Prozesseffekte und dergleichen entstehen können. Die OPC passt das IC-Entwurfslayout 922 an. Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 952 weitere Techniken zur Verbesserung der Auflösung (Resolution Enhancement Techniques, RET), wie etwa Schrägbeleuchtung, Subauflösungs-Hilfsmerkmale (Sub-Resolution Assist Features), Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen, oder Kombinationen davon. Bei einigen Ausführungsformen wird auch Inverse Lithography Technology (ILT) verwendet, welche die OPC als ein inverses Bildgebungsproblem behandelt.
  • Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 952 einen Maskenregel-Checker (MRC), der das IC-Entwurfslayout, welches Prozessen der OPC unterzogen worden ist, mit einem Satz von Maskenerzeugungsregeln überprüft, welche gewisse geometrische und/oder Konnektivitätseinschränkungen umfassen, um ausreichende Margen sicherzustellen, um Schwankungen in den Halbleiterfertigungsprozessen und dergleichen Rechnung zu tragen. Bei einigen Ausführungsformen modifiziert der MRC das IC-Entwurfslayout, um Einschränkungen während der Maskenherstellung 944 zu kompensieren, welche einen Teil der Modifikationen rückgängig machen können, die von der OPC vorgenommen wurden, um Maskenerzeugungsregeln zu erfüllen.
  • Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 952 Lithographieprozessüberprüfung (Lithography Process Checking, LPC), die eine Verarbeitung simuliert, die durch den IC-Hersteller 940 implementiert wird, um die IC-Vorrichtung 960 herzustellen. LPC simuliert diese Verarbeitung basierend auf dem IC-Entwurfslayout 922, um eine simulierte gefertigte Vorrichtung zu erzeugen, wie etwa die IC-Vorrichtung 960. Die Verarbeitungsparameter bei der LPC-Simulation können Parameter, die verschiedenen Prozessen des IC-Fertigungszyklus zugeordnet sind, Parameter, die Werkzeugen zugeordnet sind, die zur Fertigung der IC verwendet werden, und/oder andere Aspekte des Fertigungsprozesses umfassen. Die LPC berücksichtigt verschiedene Faktoren, wie den latenten Bildkontrast (Aerial Image Contrast), die Brennpunkttiefe (Depth Of Focus, DOF), den Maskenfehler-Verstärkungsfaktor (Mask Error Enhancement Factor, MEEF), andere geeignete Faktoren und dergleichen oder Kombinationen davon. Bei einigen Ausführungsformen werden, nachdem eine simulierte gefertigte Vorrichtung durch LPC erzeugt worden ist, falls die simulierte Vorrichtung in der Form nicht genügend nahekommt, um Entwurfsregeln zu erfüllen, OPC und/oder MRC wiederholt, um das IC-Entwurfslayout 922 weiter zu verfeinern.
  • Es versteht sich, dass die obige Beschreibung der Maskendatenaufbereitung 952 für die Zwecke der Klarheit vereinfacht wurde. Bei einigen Ausführungsformen umfasst die Datenaufbereitung 952 zusätzliche Merkmale, wie etwa eine Logikoperation (LOP) zum Modifizieren des IC-Entwurfslayouts gemäß Fertigungsregeln. Außerdem können die Prozesse, die auf das IC-Entwurfslayout 922 während der Datenaufbereitung 952 angewendet werden, in zahlreichen unterschiedlichen Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenaufbereitung 952 und während der Maskenfertigung 944 wird eine Maske oder eine Gruppe von Masken auf der Basis des modifizierten IC-Entwurfslayouts hergestellt. Bei einigen Ausführungsformen wird ein Elektronenstrahl (e-Strahl) oder ein Mechanismus aus mehreren e-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske oder Retikel) auf der Basis des modifizierten IC-Entwurfslayouts auszubilden. Die Maske kann mit verschiedenen Technologien ausgebildet werden. Bei einigen Ausführungsformen wird die Maske unter Verwendung binärer Technologie ausgebildet. Bei einigen Ausführungsformen umfasst eine Maskenstruktur lichtundurchlässige Bereiche und lichtdurchlässige Bereiche. Ein Strahl, wie etwa ein ultravioletter (UV) Strahl, der zum Belichten der auf einen Wafer aufgebrachten bildempfindlichen Materialschicht (zum Beispiel Photoresist) verwendet wird, wird durch den lichtundurchlässigen Bereich blockiert und wird durch die lichtdurchlässigen Bereiche durchgelassen. In einem Beispiel umfasst eine binäre Maske ein lichtdurchlässiges Substrat (z. B. Quarzglas) und ein lichtundurchlässiges Material (z. B. Chrom), das in die lichtundurchlässigen Bereiche der Maske aufgebracht ist. In einem weiteren Beispiel wird die Maske unter Anwendung einer Phasenverschiebungstechnologie ausgebildet. In der Phasenverschiebungsmaske (Phase Shift Mask, PSM) sind verschiedene Merkmale in der auf der Maske ausgebildeten Struktur so konfiguriert, dass sie die richtige Phasendifferenz haben, um die Auflösung und die Bildgabequalität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine abwechselnde PSM sein. Die Maske(n), die von der Maskenherstellung 944 erzeugt wird (werden), wird (werden) bei vielfältigen Prozessen verwendet. Zum Beispiel wird eine (werden) solche Maske(n) in einem Ionenimplantationsprozess, um verschiedene dotierte Bereiche in dem Halbleiterwafer auszubilden, in einem Ätzprozess, um verschiedene Ätzbereiche in dem Halbleiterwafer auszubilden, und/oder in anderen geeigneten Prozessen verwendet.
  • Der IC-Hersteller 940 ist ein IC-Produktionsunternehmen, das eine oder mehrere Fertigungseinrichtungen für die Fertigung einer Vielzahl verschiedener IC-Produkte umfasst. Bei einigen Ausführungsformen ist der IC-Hersteller 940 eine Halbleiter-Foundry. Zum Beispiel kann eine Fertigungseinrichtung für die Front-End-Fertigung mehrerer IC-Produkte (Front-End-of-Line(FEOL)-Fertigung) vorhanden sein, während eine zweite Fertigungseinrichtung die Back-End-Fertigung für die Interconnect-Verbindungen und das Verkapseln der IC-Produkte (Back-End-of-Line(BEOL)-Fertigung) übernehmen kann, und eine dritte Fertigungseinrichtung kann andere Dienste für das Foundry-Unternehmen erbringen.
  • Der IC-Hersteller 940 verwendet die durch das Maskenhaus 930 hergestellte Maske (oder Masken), um die IC-Vorrichtung 960 herzustellen. Somit verwendet der IC-Hersteller 940 zumindest indirekt das IC-Entwurfslayout 922, um die IC-Vorrichtung 960 herzustellen. Bei einigen Ausführungsformen wird vom IC-Hersteller 940 ein Halbleiterwafer 952 unter Verwendung der Maske (oder Masken) hergestellt, um die IC-Vorrichtung 960 auszubilden. Der Halbleiterwafer 952 umfasst ein Siliziumsubstrat oder anderes geeignetes Substrat mit darauf ausgebildeten Materialschichten. Der Halbleiterwafer umfasst ferner einen oder mehrere verschiedene dotierte Bereiche, dielektrische Merkmale, auf mehreren Ebenen angeordnete Interconnect-Verbindungen und dergleichen (die in anschließenden Fertigungsschritten ausgebildet werden).
  • Ein Aspekt dieser Beschreibung betrifft ein Verfahren zur Herstellung einer integrierten Schaltung. Das Verfahren umfasst das Erzeugen, durch einen Prozessor, eines Layoutentwurfs der integrierten Schaltung und das Herstellen der integrierten Schaltung basierend auf dem Layoutentwurf, wobei die integrierte Schaltung wenigstens eine Gatestruktur des Satzes von Gatestrukturen aufweist. Das Verfahren umfasst ferner das Entfernen eines ersten Abschnitts der Gatestruktur des Satzes von Gatestrukturen, um eine erste Gatestruktur und eine zweite Gatestruktur auszubilden, und wobei das Schnittmerkmal-Layoutmuster einen Ort des ersten Abschnitts der Gatestruktur des Satzes von Gatestrukturen identifiziert. Bei einigen Ausführungsformen umfasst das Erzeugen des Layoutentwurfs das Erzeugen eines Satzes von Gate-Layoutmustern, das der Herstellung eines Satzes von Gatestrukturen der integrierten Schaltung entspricht, und das Erzeugen eines Schnittmerkmal-Layoutmusters, das sich in der ersten Richtung erstreckt und den Satz von Gate-Layoutmustern überlagert. Bei einigen Ausführungsformen entspricht das Erzeugen des Satzes von Gate-Layoutmustern der Herstellung eines Satzes von Gatestrukturen der integrierten Schaltung, wobei jedes der Layoutmuster des Satzes von Gate-Layoutmustern von einem benachbarten Layoutmuster des Satzes von Gate-Layoutmustern in der ersten Richtung durch einen ersten Rasterabstand getrennt ist, wobei sich der Satz von Gate-Layoutmustern in einer zweiten Richtung, die von der ersten Richtung verschieden ist, erstreckt und einen Satz von Gitternetzlinien überlagert, wobei sich der Satz von Gitternetzlinien in der zweiten Richtung erstreckt und jede Gitternetzlinie des Satzes von Gitternetzlinien von einer benachbarten Gitternetzlinie des Satzes von Gitternetzlinien durch den ersten Rasterabstand getrennt ist. Bei einigen Ausführungsformen umfasst das Erzeugen des Layoutentwurfs ferner das Erzeugen eines Satzes von Finnen-Layoutmustern, das der Herstellung eines Satzes von Finnen der integrierten Schaltungsstruktur entspricht, wobei sich der Satz von Finnen-Layoutmustern in der ersten Richtung und unterhalb des Satzes von Gate-Layoutmustern erstreckt, wobei jedes der Finnen-Layoutmuster des Satzes von Finnen-Layoutmustern von einem benachbarten Finnen-Layoutmuster des Satzes von Finnen-Layoutmustern in der zweiten Richtung durch einen Finnen-Rasterabstand getrennt ist. Bei einigen Ausführungsformen umfasst das Erzeugen des Layoutentwurfs ferner das Erzeugen eines Satzes von Aktivbereichs-Layoutmustern, die sich in der ersten Richtung erstrecken, wobei sie sich unterhalb des Satzes von Gate-Layoutmustern befinden und in der zweiten Richtung voneinander getrennt sind, wobei der Satz von Aktivbereichs-Layoutmustern der Herstellung eines Satzes von aktiven Bereichen der integrierten Schaltung entspricht. Bei einigen Ausführungsformen umfasst das Herstellen der integrierten Schaltung basierend auf dem Layoutentwurf das Herstellen eines Satzes von Masken basierend auf dem Layoutentwurf; und das Herstellen der integrierten Schaltung basierend auf dem Satz von Masken. Bei einigen Ausführungsformen umfasst der Satz von Gate-Layoutmustern einen ersten Satz von Gate-Layoutmustern, der dem Herstellen eines Satzes von funktionalen Gatestrukturen der integrierten Schaltung entspricht; und einen zweiten Satz von Gate-Layoutmustern, der dem Herstellen eines Satzes von nicht-funktionalen Gatestrukturen der integrierten Schaltung entspricht. Bei einigen Ausführungsformen ist ein Layoutmuster des ersten Satzes von Gate-Layoutmustern in der zweiten Richtung zu einem entsprechenden Layoutmuster des zweiten Satzes von Gate-Layoutmustern ausgerichtet. Bei einigen Ausführungsformen ist eine Gitternetzlinie des Satzes von Gitternetzlinien zu einer Mitte des Layoutmusters des ersten Satzes von Gate-Layoutmustern und einer Mitte des entsprechenden Layoutmusters des zweiten Satzes von Gate-Layoutmustern ausgerichtet. Bei einigen Ausführungsformen umfasst das Erzeugen des Layoutmusters ferner das Erzeugen eines Satzes von Layoutmustern für leitende Merkmale, die sich in der zweiten Richtung erstrecken, wobei die einzelnen Layoutmuster des Satzes von Layoutmustern für leitende Merkmale voneinander in der ersten Richtung getrennt sind, wobei der Satz von Layoutmustern für leitende Merkmale dem Herstellen eines Satzes von leitenden Merkmalen der integrierten Schaltung entspricht. Bei einigen Ausführungsformen befindet sich ein Layoutmuster des Satzes von Layoutmustern für leitende Merkmale zwischen dem Layoutmuster des ersten Satzes von Gate-Layoutmustern und einem benachbarten Layoutmuster des ersten Satzes von Gate-Layoutmustern, oder dem Layoutmuster des zweiten Satzes von Gate-Layoutmustern und einem benachbarten Layoutmuster des zweiten Satzes von Gate-Layoutmustern. Bei einigen Ausführungsformen umfasst das Entfernen des ersten Abschnitts der Gatestruktur das Durchführen eines Ätzprozesses auf dem ersten Abschnitt der Gatestruktur des Satzes von Gatestrukturen. Bei einigen Ausführungsformen weist der erste Abschnitt der Gatestruktur eine Schnittlänge in der ersten Richtung und eine Schnittbreite in der zweiten Richtung auf; und das Schnittmerkmal-Layoutmuster weist eine Musterlänge in der ersten Richtung und eine Musterbreite in der zweiten Richtung auf; die Musterbreite entspricht der Schnittbreite, und die Musterlänge entspricht der Schnittlänge.
  • Ein anderer Aspekt dieser Beschreibung betrifft ein Verfahren zum Herstellen einer integrierten Schaltung. Das Verfahren umfasst das Erzeugen, durch einen Prozessor, eines Layoutentwurfs der integrierten Schaltung und das Herstellen der integrierten Schaltung basierend auf dem Layoutentwurf; wobei die integrierte Schaltung den ersten Satz von Gatestrukturen und den zweiten Satz von Gatestrukturen aufweist. Bei einigen Ausführungsformen umfasst das Erzeugen des Layoutentwurfs das Anordnen eines ersten Satzes von Gate-Layoutmustern auf einer ersten Layoutebene und das Anordnen eines zweiten Satzes von Gate-Layoutmustern auf der ersten Layoutebene. Bei einigen Ausführungsformen entspricht der erste Satz von Gate-Layoutmustern dem Herstellen eines ersten Satzes von Gatestrukturen der integrierten Schaltung, wobei jedes der Layoutmuster des ersten Satzes von Gate-Layoutmustern von einem benachbarten Layoutmuster des ersten Satzes von Gate-Layoutmustern in einer ersten Richtung durch einen ersten Abstand getrennt ist, wobei sich der erste Satz von Gate-Layoutmustern in einer zweiten Richtung, die von der ersten Richtung verschieden ist, erstreckt und einen ersten Satz von Gitternetzlinien überlagert, wobei sich der erste Satz von Gitternetzlinien in der zweiten Richtung erstreckt und jede Gitternetzlinie des ersten Satzes von Gitternetzlinien von einer benachbarten Gitternetzlinie des ersten Satzes von Gitternetzlinien durch einen ersten Rasterabstand getrennt ist. Bei einigen Ausführungsformen entspricht der zweite Satz von Gate-Layoutmustern dem Herstellen eines zweiten Satzes von Gatestrukturen der integrierten Schaltung, wobei jedes der Layoutmuster des zweiten Satzes von Gate-Layoutmustern von einem benachbarten Layoutmuster des zweiten Satzes von Gate-Layoutmustern in der ersten Richtung durch einen zweiten Abstand getrennt ist, wobei sich der zweite Satz von Gate-Layoutmustern in der zweiten Richtung erstreckt und einen zweiten Satz von Gitternetzlinien überlagert, wobei sich der zweite Satz von Gitternetzlinien in der zweiten Richtung erstreckt und jede Gitternetzlinie des zweiten Satzes von Gitternetzlinien von einer benachbarten Gitternetzlinie des zweiten Satzes von Gitternetzlinien durch einen zweiten Rasterabstand getrennt ist. Bei einigen Ausführungsformen umfasst der zweite Satz von Gate-Layoutmustern 10 oder mehr Gate-Layoutmuster. Bei einigen Ausführungsformen wechselt sich der erste Satz von Gate-Layoutmustern mit dem zweiten Satz von Gate-Layoutmustern in der ersten Richtung ab. Bei einigen Ausführungsformen ist ein Layoutmuster des ersten Satzes von Gate-Layoutmustern in der ersten Richtung zu einem entsprechenden Layoutmuster des zweiten Satzes von Gate-Layoutmustern ausgerichtet. Bei einigen Ausführungsformen ist der erste Abstand gleich dem zweiten Abstand, und der erste Rasterabstand ist gleich dem zweiten Rasterabstand. Bei einigen Ausführungsformen ist ein Layoutmuster des ersten Satzes von Gate-Layoutmustern einem Layoutmuster des zweiten Satzes von Gate-Layoutmustern benachbart und ist von dem Layoutmuster des zweiten Satzes von Gate-Layoutmustern in der ersten Richtung durch den ersten Abstand oder den zweiten Abstand getrennt.
  • Noch ein weiterer Aspekt dieser Offenbarung betrifft eine integrierte Schaltung. Die integrierte Schaltung weist einen ersten Satz von Gatestrukturen und einen zweiten Satz von Gatestrukturen auf. Bei einigen Ausführungsformen ist eine Mitte jedes Gates des ersten Satzes von Gatestrukturen von einer Mitte eines benachbarten Gates des ersten Satzes von Gatestrukturen in einer ersten Richtung durch einen ersten Rasterabstand getrennt, wobei sich der erste Satz von Gatestrukturen in einer zweiten Richtung erstreckt, die von der ersten Richtung verschieden ist. Bei einigen Ausführungsformen ist eine Mitte jedes Gates des zweiten Satzes von Gatestrukturen von einer Mitte eines benachbarten Gates des zweiten Satzes von Gatestrukturen in der ersten Richtung durch den ersten Rasterabstand getrennt, wobei sich der zweite Satz von Gatestrukturen in der zweiten Richtung erstreckt. Bei einigen Ausführungsformen ist ein Gate des ersten Satzes von Gatestrukturen in der zweiten Richtung zu einem entsprechenden Gate des zweiten Satzes von Gatestrukturen ausgerichtet. Bei einigen Ausführungsformen ist das Gate des ersten Satzes von Gatestrukturen von dem entsprechenden Gate des zweiten Satzes von Gatestrukturen in der zweiten Richtung durch einen ersten Abstand getrennt. Bei einigen Ausführungsformen ist der erste Satz von Gatestrukturen ein Satz von funktionalen Gatestrukturen, und der zweite Satz von Gatestrukturen ist ein Satz von nicht-funktionalen Gatestrukturen. Bei einigen Ausführungsformen liegt der erste Abstand im Bereich von ungefähr 0,01 µm bis ungefähr 0,06 µm.

Claims (17)

  1. Verfahren zum Ausbilden einer integrierten Schaltung, wobei das Verfahren umfasst: Erzeugen, durch einen Prozessor, eines Layoutentwurfs (200) der integrierten Schaltung, wobei das Erzeugen des Layoutentwurfs (200) umfasst: Erzeugen eines Satzes von Gate-Layoutmustern (202), das der Herstellung eines Satzes von Gatestrukturen (108) der integrierten Schaltung entspricht, wobei jedes der Layoutmuster (202a, 202b, ..., 202l) des Satzes von Gate-Layoutmustern (202) von einem benachbarten Layoutmuster des Satzes von Gate-Layoutmustern (202) in einer ersten Richtung (X) durch einen ersten Rasterabstand (P1) getrennt ist, wobei sich die einzelnen Gate-Layoutmuster (202a, 202b, ..., 202l) in einer zweiten Richtung (Y), die von der ersten Richtung (X) verschieden ist, erstrecken und einen Satz von Gitternetzlinien (106) überlagern, wobei sich die einzelnen Gitternetzlinien (106) in der zweiten Richtung (Y) erstrecken und jede Gitternetzlinie (106a, 106b, ..., 106l) des Satzes von Gitternetzlinien (106) von einer benachbarten Gitternetzlinie des Satzes von Gitternetzlinien (106) durch den ersten Rasterabstand (P1) getrennt ist; und Erzeugen eines Schnittmerkmal-Layoutmusters (210), das sich in der ersten Richtung (X) erstreckt und jedes Gate-Layoutmuster des Satzes von Gate-Layoutmustern (202) überlagert; Herstellen der integrierten Schaltung basierend auf dem Layoutentwurf (200), wobei die integrierte Schaltung wenigstens eine Gatestruktur des Satzes von Gatestrukturen (108) aufweist; und Entfernen erster Abschnitte der Gatestrukturen des Satzes von Gatestrukturen (108) mit jeweils einer Schnittbreite (Dv) in der zweiten Richtung (Y) und einer Schnittlänge (DH) in der ersten Richtung (X), um jeweils eine erste Gatestruktur (102a, 102b, ..., 102l) und eine in der zweiten Richtung (Y) von der ersten Gatestruktur (102a, 102b, ..., 102l) beabstandete zweite Gatestruktur (104a, 104b, ..., 104l) auszubilden, und wobei das Schnittmerkmal-Layoutmuster (210) Orte der ersten Abschnitte der Gatestrukturen des Satzes von Gatestrukturen (108) identifiziert, wobei die die Gatestrukturen überlagernde Fläche des Schnittmerkmal-Layoutmusters (210) gleich einer Fläche der entfernten Abschnitte der Gatestrukturen (108a, 108b,...) ist; wobei jede Gatestruktur der ersten Gatestrukturen (102a, 102b, ..., 102l) eine funktionale Gatestruktur ist und jede Gatestruktur der zweiten Gatestrukturen (104a, 104b, ..., 104l) eine nicht-funktionale Gatestruktur ist.
  2. Verfahren nach Anspruch 1, wobei das Erzeugen des Layoutentwurfs (200) ferner umfasst: Erzeugen eines Satzes von Finnen-Layoutmustern (320), das der Herstellung eines Satzes von Finnen der integrierten Schaltungsstruktur entspricht, wobei sich die einzelnen Finnen-Layoutmuster (320a, 320b, 3200) in der ersten Richtung (X) und unterhalb des Satzes von Gate-Layoutmustern (202) erstreckt, wobei jedes der Finnen-Layoutmuster (320a, 320b, 320c) des Satzes von Finnen-Layoutmustern (320) von einem benachbarten Finnen-Layoutmuster des Satzes von Finnen-Layoutmustern (320) in der zweiten Richtung (Y) durch einen Finnen-Rasterabstand getrennt ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Erzeugen des Layoutentwurfs (200) ferner umfasst: Erzeugen eines Satzes von Aktivbereichs-Layoutmustern (316), die sich in der ersten Richtung (X) erstrecken, wobei sie sich unterhalb des Satzes von Gate-Layoutmustern (202) befinden und in der zweiten Richtung (Y) voneinander getrennt sind, wobei der Satz von Aktivbereichs-Layoutmustern (316) der Herstellung eines Satzes von aktiven Bereichen der integrierten Schaltung entspricht.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der integrierten Schaltung basierend auf dem Layoutentwurf (200) umfasst: Herstellen eines Satzes von Masken basierend auf dem Layoutentwurf (200); und Herstellen der integrierten Schaltung basierend auf dem Satz von Masken.
  5. Verfahren nach Anspruch 1, wobei ein Layoutmuster des ersten Teilsatzes von Gate-Layoutmustern (102a, 102b, ..., 102l) in der zweiten Richtung (Y) zu einem entsprechenden Layoutmuster des zweiten Teilsatzes von Gate-Layoutmustern (104a, 104b, ..., 104l) ausgerichtet ist.
  6. Verfahren nach Anspruch 5, wobei eine Gitternetzlinie des Satzes von Gitternetzlinien (106) zu einer Mitte des Layoutmusters des ersten Teilsatzes von Gate-Layoutmustern (102a, 102b, ..., 102l) und einer Mitte des entsprechenden Layoutmusters des zweiten Teilsatzes von Gate-Layoutmustern (104a, 104b, ..., 104l) ausgerichtet ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 6, wobei das Erzeugen des Layoutentwurfs (200) ferner umfasst: Erzeugen eines Satzes von Layoutmustern für leitende Merkmale (312), die sich in der zweiten Richtung (Y) erstrecken, wobei die einzelnen Layoutmuster (312a, 312b, ..., 312k) des Satzes von Layoutmustern für leitende Merkmale (312) voneinander in der ersten Richtung (X) getrennt sind, wobei der Satz von Layoutmustern für leitende Merkmale (312) dem Herstellen eines Satzes von leitenden Merkmalen der integrierten Schaltung entspricht.
  8. Verfahren nach Anspruch 7, wobei sich ein Layoutmuster des Satzes von Layoutmustern für leitende Merkmale (312) zwischen: einem Layoutmuster des ersten Teilsatzes von Gate-Layoutmustern (102a, 102b, ..., 102l) und einem benachbarten Layoutmuster des ersten Teilsatzes von Gate-Layoutmustern (102a, 102b, ..., 102l), oder einem Layoutmuster des zweiten Teilsatzes von Gate-Layoutmustern (104a, 104b, ..., 104l) und einem benachbarten Layoutmuster des zweiten Teilsatzes von Gate-Layoutmustern (104a, 104b, ..., 104l) befindet.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen der ersten Abschnitte der Gatestrukturen umfasst: Durchführen eines Ätzprozesses auf den ersten Abschnitten der Gatestrukturen des Satzes von Gatestrukturen (102).
  10. Integrierte Schaltung, welche umfasst: einen ersten Satz von Gatestrukturen (102a, 102b, ..., 102l), wobei eine Mitte jedes Gates des ersten Satzes von Gatestrukturen (102a, 102b, ..., 102l) von einer Mitte eines benachbarten Gates des ersten Satzes von Gatestrukturen (102a, 102b, ..., 102l) in einer ersten Richtung (X) durch einen ersten Rasterabstand (PH) getrennt ist, wobei sich die einzelnen Gates des ersten Satzes von Gatestrukturen (102a, 102b, ..., 102l) in einer zweiten Richtung (Y) erstrecken, die von der ersten Richtung (X) verschieden ist; und einen zweiten Satz von Gatestrukturen (104a, 104b, ..., 104l), wobei eine Mitte jedes Gates des zweiten Satzes von Gatestrukturen (104a, 104b, ..., 104l) von einer Mitte eines benachbarten Gates des zweiten Satzes von Gatestrukturen (104a, 104b, ..., 104l) in der ersten Richtung (X) durch den ersten Rasterabstand (PH) getrennt ist, wobei sich die einzelnen Gates des zweiten Satzes von Gatestrukturen (104a, 104b, ..., 104l) in der zweiten Richtung (Y) erstrecken, wobei jedes Gate des ersten Satzes von Gatestrukturen (102a, 102b, ..., 102l) in der zweiten Richtung (Y) zu einem entsprechenden Gate des zweiten Satzes von Gatestrukturen (104a, 104b, ..., 104l) ausgerichtet ist, und jedes Gate des ersten Satzes von Gatestrukturen (102a, 102b, ..., 102l) von dem entsprechenden Gate des zweiten Satzes von Gatestrukturen (104a, 104b, ..., 104l) in der zweiten Richtung (Y) durch einen ersten Abstand (Dv) getrennt ist, wobei jedes Gate des ersten Satzes von Gatestrukturen (102a, 102b, ..., 102l) eine funktionale Gatestruktur ist, und jedes Gate des zweiten Satzes von Gatestrukturen (104a, 104b, ..., 104l) eine nicht-funktionale Gatestruktur ist.
  11. Integrierte Schaltung nach Anspruch 10, wobei der erste Abstand (Dv) im Bereich von ungefähr 0,01 µm bis ungefähr 0,06 µm liegt.
  12. Integrierte Schaltung nach Anspruch 10, weiter umfassend: einen ersten Satz von leitenden Merkmalen (312), die sich in der zweiten Richtung (Y) erstrecken, wobei jedes leitende Merkmal (312a, 312b, ..., 312k) des ersten Satzes von leitenden Merkmalen (312) in der ersten Richtung (X) voneinander getrennt und zwischen einem entsprechenden Paar von Gates im ersten Satz von Gatestrukturen (102a, 102b, ..., 102l) angeordnet ist; und einen zweiten Satz leitender Merkmale (314), die sich in der zweiten Richtung (Y) erstrecken, wobei jedes leitende Merkmal (314a, 314b, ..., 314k) des zweiten Satzes von leitenden Merkmalen (314) in der ersten Richtung (X) voneinander getrennt und zwischen einem entsprechenden Paar von Gates im zweiten Satz von Gatestrukturen (104a, 104b, ..., 104l) angeordnet ist.
  13. Integrierte Schaltung nach Anspruch 12, wobei eine Seite jedes leitenden Merkmals (312a, 312b, ..., 312k) im ersten Satz von leitenden Merkmalen (312) mit einer entsprechenden Seite jedes leitenden Merkmals (314a, 314b, ..., 314k) im zweiten Satz von leitenden Merkmalen (314) in der zweiten Richtung (Y) ausgerichtet ist.
  14. Integrierte Schaltung nach einem der Ansprüche 10 bis 13, weiterhin umfassend: einen ersten Satz von Finnen (320), die sich in der ersten Richtung (X) erstrecken und unterhalb des ersten Satzes von Gatestrukturen (102a, 102b, ..., 102l) liegen, wobei jede der Finnen (320c) des ersten Satzes von Finnen (3200) von einer benachbarten Finne des ersten Satzes von Finnen (320c) in der zweiten Richtung (Y) durch einen ersten Finnenabstand getrennt ist; und einen zweiten Satz von Finnen (320), die sich in der ersten Richtung (x) erstrecken und unterhalb des zweiten Satzes von Gatestrukturen (104a, 104b, ..., 104l) liegen, wobei jede der Finnen (320a, 320b) des zweiten Satzes von Finnen (320) von einer benachbarten Finne des zweiten Satzes von Finnen (320) in der zweiten Richtung (Y) durch einen zweiten Finnenabstand getrennt ist.
  15. Integrierte Schaltung nach einem der Ansprüche 10 bis 14, weiter umfassend: einen ersten aktiven Bereich, der sich in der ersten Richtung (X) erstreckt und unterhalb des ersten Satzes von Gate-Strukturen (102a, 102b, ..., 102l) liegt; und einen zweiten aktiven Bereich, der sich in der ersten Richtung (X) erstreckt und unterhalb der zweiten Gruppe von Gate-Strukturen liegt (104a, 104b, ..., 104l) und in der zweiten Richtung (Y) von dem ersten aktiven Bereich getrennt ist.
  16. Integrierte Schaltung nach einem der Ansprüche 10 bis 15, wobei jedes Gate des ersten Satzes von Gate-Strukturen (102a, 102b, ..., 102l) in der zweiten Richtung (Y) mit dem entsprechenden Gate des zweiten Satzes von Gate-Strukturen (104a, 104b, ..., 104l) ausgerichtet ist.
  17. Integrierte Schaltung nach einem der Ansprüche 10 bis 16, wobei eine Seite jedes Gates des ersten Satzes von Gate-Strukturen (102a, 102b, ..., 102l) mit einer entsprechenden Seite eines Gates des zweiten Satzes von Gate-Strukturen (104a, 104b, ..., 104l) in der zweiten Richtung (Y) ausgerichtet ist.
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