DE102021110387A1 - Integrierte schaltungsanlage und verfahren - Google Patents

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Yi-Jui Chang
Jung-Chan YANG
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract

Eine integrierte Schaltung (IC) umfasst eine Funktionsschaltung, die mit einem ersten Stromversorgungsknoten elektrisch gekoppelt ist und durch eine erste Stromversorgungsspannung, die von dem ersten Stromversorgungsknoten bereitgestellt wird, betrieben werden kann, und eine Stromsteuerschaltung, die einen ersten Transistor und einen zweiten Transistor unterschiedlichen Typs umfasst. Der erste Transistor umfasst einen Gate-Anschluss, der zum Empfangen eines Steuersignals konfiguriert ist, einen ersten Anschluss, der mit dem ersten Stromversorgungsknoten elektrisch verbunden ist, und einen zweiten Anschluss, der mit einem zweiten Stromversorgungsknoten elektrisch verbunden ist. Der zweite Transistor umfasst einen Gate-Anschluss, der zum Empfangen des Steuersignals konfiguriert ist, und einen ersten und einen zweiten Anschluss, die zum Empfangen einer vorbestimmten Spannung konfiguriert sind. Der erste Transistor ist dazu konfiguriert, den ersten und den zweiten Stromversorgungsknoten in Reaktion auf das Steuersignal zu verbinden bzw. zu trennen, um die Stromversorgung der Funktionsschaltung bereitzustellen bzw. zu unterbrechen.

Description

  • VERWANDTE ANMELDUNGEN
  • Die vorliegende Anmeldung beansprucht die Priorität der US-Vorläufigen Anmeldung Nr. 63/143,557 , die am 29. Januar 2021 eingereicht wurde, die hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Eine integrierte Schaltung („IC“) oder ein Halbleiterbauelement umfasst ein oder mehrere Bauelemente, die in einem IC-Layout-Diagramm (auch als „Layout-Diagramm“ bezeichnet) dargestellt sind. Ein Layout-Diagramm ist hierarchisch aufgebaut und umfasst Module, die übergeordnete Funktionen gemäß den IC-Designspezifikationen ausführen. Die Module sind oft aus einer Kombination von Zellen aufgebaut, wobei jede eine oder mehrere Halbleiterstrukturen repräsentiert, die für die Ausführung einer bestimmten Funktion konfiguriert sind. Zellen mit vorgefertigten Layout-Diagrammen, manchmal auch als Standardzellen bezeichnet, werden in Standardzellenbibliotheken (im Folgenden der Einfachheit halber als „Bibliotheken“ oder „Zellbibliotheken“ bezeichnet) gespeichert und sind für verschiedene Tools, wie z. B. EDA-Tools (Electronic Design Automation), zugänglich, um Designs für ICs zu generieren, zu optimieren und zu verifizieren.
  • Die Minimierung des Stromverbrauchs eines Halbleiterbauelements ist ein Designüberlegung. Ein Ansatz besteht darin, eine Kopfschaltung (auch als „Header-Schalter“ bezeichnet) und/oder eine Fussschaltung (auch als „Footer-Schalter“ bezeichnet) zwischen einem Stromversorgungsknoten (oder -schiene) und einer Funktionsschaltung einzubauen. Der Stromverbrauch wird durch Ausschalten des Header-Schalters und/oder des Footer-Schalters reduziert, wenn sich die Funktionsschaltung in einem nicht aktiven Zustand befindet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten aus der folgenden detaillierten Beschreibung verstehen, wenn sie zusammen mit den beiliegenden Figuren gelesen werden. Es wird darauf hingewiesen, dass in Übereinstimmung mit der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden, um die Klarheit der Diskussion.
    • 1 ist ein Blockdiagramm einer IC- Vorrichtung gemäß einigen Ausführungsformen.
    • 2 ist ein schematisches Blockdiagramm eines Schaltungsbereichs einer IC-Vorrichtung gemäß einigen Ausführungsformen.
    • 3A-3E sind schematische Schaltpläne verschiedener Kopfschaltungen, gemäß einigen Ausführungsformen.
    • 4A-4E sind schematische Ansichten von Layout-Diagrammen verschiedener Kopfzellen, gemäß einigen Ausführungsformen.
    • 5A ist eine schematische Querschnittsansicht einer IC-Vorrichtung entlang der Linie V-V der 4A gemäß einigen Ausführungsformen.
    • 5B ist eine schematische Querschnittsansicht einer IC-Vorrichtung entlang der Linie V'-V' der 4A gemäß einigen Ausführungsformen.
    • 6A ist ein schematisches Schaltbild einer Kopfschaltung gemäß einigen Ausführungsformen.
    • 6B ist eine schematische Ansicht eines Layout-Diagramms einer Kopfzelle, gemäß einigen Ausführungsformen.
    • 7A-7B sind Tabellen, die schematisch verschiedene Layout-Diagrammkonfigurationen mit unterschiedlichen Zellenhöhen gemäß einigen Ausführungsformen zeigen.
    • 8A-8E sind schematische Schaltpläne verschiedener Fussschaltungen gemäß einigen Ausführungsformen.
    • 9A ist eine schematische Ansicht eines Layout-Diagramms einer Fusszelle, gemäß einigen Ausführungsformen.
    • 9B ist ein schematischer Schaltplan einer Fussschaltung gemäß einigen Ausführungsformen.
    • 9C ist eine schematische Ansicht eines Layout-Diagramms einer Fusszelle, gemäß einigen Ausführungsformen.
    • 10A-10C sind Flussdiagramme verschiedener Verfahren, gemäß einigen Ausführungsformen.
    • 11A ist eine schematische Draufsicht auf einen planaren Transistor, 11B ist eine schematische Querschnittsansicht des planaren Transistors entlang der Linie X1-X1 in 11A, und 11C ist eine schematische Querschnittsansicht des planaren Transistors entlang der Linie Y1-Y1 in 11A, in Übereinstimmung mit einigen Ausführungsformen.
    • 12A ist eine schematische Draufsicht auf einen Finnen-Feldeffekttransistor (FINFET), 12B ist eine schematische Querschnittsansicht des FINFET entlang der Linie X2-X2 in 12A, und 12C ist eine schematische Querschnittsansicht des FINFET entlang der Linie Y2-Y2 in 12A, in Übereinstimmung mit einigen Ausführungsformen.
    • 13A ist eine schematische Draufsicht auf einen Nanoblatt-FET, 13B ist eine schematische Querschnittsansicht des Nanoblatt-FET entlang der Linie X3-X3 in 13A, und 13C ist eine schematische Querschnittsansicht des Nanoblatt-FET entlang der Linie Y3-Y3 in 13A, in Übereinstimmung mit einigen Ausführungsformen.
    • 14A ist eine schematische Draufsicht eines Nanodraht-FETs, 14B ist eine schematische Querschnittsansicht des Nanodraht-FETs entlang der Linie X4-X4 in 14A, und 14C ist eine schematische Querschnittsansicht des Nanodraht-FETs entlang der Linie Y4-Y4 in 14A, in Übereinstimmung mit einigen Ausführungsformen.
    • 15 ist ein Blockdiagramm eines Systems zur Automatisierung des elektronischen Designs (EDA) gemäß einigen Ausführungsformen.
    • 16 ist ein Blockdiagramm eines IC-Bauelement-Fertigungssystems und eines damit verbundenen IC-Fertigungsablaufs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet verschiedene Ausführungsformen oder Beispiele für die Implementierung von Merkmalen des bereitgestellten Gegenstands. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten, Materialien, Werte, Schritte, Anordnungen oder Ähnliches beschrieben. Dies sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder Ähnliches sind denkbar. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein müssen. Darüber hinaus kann die vorliegende Offenbarung Referenzzahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und stellt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen dar.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unter“, „oberhalb“, „oberhalb“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Eine Kopf- oder Fussschaltung umfasst einen ersten Transistor und einen zweiten Transistor eines anderen Typs als den des ersten Transistors. Wenn der erste Transistor beispielsweise ein p-Kanal-Metalloxid-Halbleiter (PMOS)-Transistor ist, ist der zweite Transistor ein n-Kanal-Metalloxid-Halbleiter (NMOS), oder umgekehrt. In einigen Ausführungsformen ist der erste Transistor so konfiguriert, dass er eine Funktionsschaltung auf kontrollierte Weise mit Strom versorgt oder vom Strom trennt, und der zweite Transistor ist elektrisch mit einem Dummy-Transistor gekoppelt. In mindestens einer Ausführungsform ermöglicht die elektrische Kopplung des zweiten Transistors in einen Dummy-Transistor, dass eine elektrische Verbindung für den ersten Transistor in Richtung des zweiten Dummy-Transistors angeordnet wird, wodurch Routing-Ressourcen über dem ersten Transistor frei werden. In einer oder mehreren Ausführungsformen können die freigewordenen Routing-Ressourcen verwendet werden, um einen oder mehrere zusätzliche elektrische Anschlüsse für den ersten Transistor bereitzustellen. Infolgedessen hat die Kopf- oder Fussschaltung gemäß einigen Ausführungsformen einen oder mehrere Vorteile, wie z. B. eine erhöhte Leistungsstromdichte, einen reduzierten Durchlasswiderstand (RON), eine reduzierte Fläche oder ähnliches, im Vergleich zu anderen Ansätzen, bei denen der zweite Transistor unbenutzt bleibt.
  • 1 ist ein Blockdiagramm einer IC-Vorrichtung 100 gemäß einigen Ausführungsformen.
  • In 1 umfasst die IC-Vorrichtung 100 u. a. ein Makro 102. In einigen Ausführungsformen umfasst das Makro 102 einen Speicher, ein Stromversorgungsnetz, eine Zelle oder Zellen, einen Inverter, einen Latch, einen Puffer und/oder eine Schaltungsanordnung einer beliebigen Art, die digital in einer Zellenbibliothek dargestellt werden kann. In einigen Ausführungsformen wird das Makro 102 im Zusammenhang mit einer Analogie zur architektonischen Hierarchie der modularen Programmierung verstanden, bei der Unterprogramme/Prozeduren von einem Hauptprogramm (oder von anderen Unterprogrammen) aufgerufen werden, um eine bestimmte Rechenfunktion auszuführen. In diesem Zusammenhang verwendet die IC-Vorrichtung 100 das Makro 102, um eine oder mehrere gegebene Funktionen auszuführen. Dementsprechend ist in diesem Zusammenhang und in Bezug auf die architektonische Hierarchie die IC-Vorrichtung 100 analog zum Hauptprogramm und das Makro 102 analog zu Unterprogrammen/Prozeduren. In einigen Ausführungsformen ist das Makro 102 ein Softmakro. In einigen Ausführungsformen ist das Makro 102 ein hartes Makro. In einigen Ausführungsformen ist das Makro 102 ein weiches Makro, das digital in Register-Transfer-Level (RTL)-Code beschrieben wird. In einigen Ausführungsformen müssen Synthese, Platzierung und Routing für das Makro 102 noch durchgeführt werden, so dass das weiche Makro für eine Vielzahl von Prozessknoten synthetisiert, platziert und geroutet werden kann. In einigen Ausführungsformen ist das Makro 102 ein hartes Makro, das digital in einem binären Dateiformat (z. B. Graphic Database System II (GDSII)-Stromformat) beschrieben ist, wobei das binäre Dateiformat planare geometrische Formen, Textbeschriftungen, andere Informationen und dergleichen von einem oder mehreren Layout-Diagrammen des Makros 102 in hierarchischer Form darstellt. In einigen Ausführungsformen wurden Synthese, Platzierung und Routing auf dem Makro 102 durchgeführt, so dass das Hartmakro spezifisch für einen bestimmten Prozessknoten ist.
  • Das Makro 102 umfasst einen Bereich 104, der eine Funktionsschaltung und eine Leistungssteuerschaltung, wie hier beschrieben, umfasst. In einigen Ausführungsformen umfasst der Bereich 104 ein Substrat mit einer darauf ausgebildeten Schaltung in einer Front-End-of-Line (FEOL)-Fertigung. Darüber hinaus umfasst der Bereich 104 oberhalb und/oder unterhalb des Substrats verschiedene Metallschichten, die über und/oder unter Isolationsschichten in einer Back-End-of-Line (BEOL)-Fertigung gestapelt sind. Die BEOL-Fertigung stellt das Routing für die Schaltkreise der IC-Vorrichtung 100 bereit, einschließlich des Makros 102 und des Bereichs 104.
  • 2 ist ein schematisches Blockdiagramm eines Schaltungsbereichs einer IC-Vorrichtung 200 gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht der Schaltungsbereich in 2 einem Teil des Bereichs 104 in 1.
  • Die IC-Vorrichtung 200 umfasst eine Leistungssteuerschaltung, die eine Kopfschaltung 210 und eine Fussschaltung 220 umfasst. In mindestens einer Ausführungsform wird entweder die Kopfschaltung 210 oder die Fussschaltung 220 weggelassen. Die IC-Vorrichtung 200 umfasst ferner eine Funktionsschaltung 230, die durch eine Stromversorgungsspannung von mindestens einer der Kopfschaltung 210 oder der Fussschaltung 220 betrieben werden kann, wie hierin beschrieben.
  • Die Kopfschaltung 210 umfasst einen ersten Transistor P1 und einen zweiten Transistor N1 unterschiedlichen Typs. Die Fussschaltung 220 umfasst einen ersten Transistor N2 und einen zweiten Transistor P2 unterschiedlichen Typs. In der Beispielkonfiguration der 2 sind die Transistoren P1, P2 P-Typ-Transistoren und die Transistoren N1, N2 sind N-Typ-Transistoren. Beispiele für Transistoren in der Kopfschaltung 210 und/oder der Fussschaltung 220 umfassen unter anderem Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxid-Halbleiter (CMOS)-Transistoren, P-Kanal-Metalloxid-Halbleiter (PMOS), N-Kanal-Metalloxid-Halbleiter (NMOS), Bipolartransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, P-Kanal- und/oder N-Kanal-Feldeffekttransistoren (PFETs/NFETs), FinFETs, planare MOS-Transistoren mit angehobenen Source/Drains, Nanoblech-FETs, Nanodraht-FETs oder dergleichen. In einigen Ausführungsformen wird ein PMOS-Transistor als Transistor eines ersten oder zweiten Typs bezeichnet, und ein NMOS-Transistor wird als Transistor des zweiten oder ersten Typs bezeichnet.
  • In der Kopfschaltung 210 umfasst der erste Transistor P1 einen ersten Anschluss 211, der mit einem ersten Stromversorgungsknoten oder einer ersten Stromschiene 231 elektrisch gekoppelt ist, einen zweiten Anschluss 212, der mit einem zweiten Stromversorgungsknoten oder einer zweiten Stromschiene 232 elektrisch gekoppelt ist, und einen Gate-Anschluss 213, der zum Empfangen eines Steuersignals CS1 konfiguriert ist. Der zweite Transistor N1 umfasst einen ersten und einen zweiten Anschluss 215, 216, die so konfiguriert sind, dass sie eine vorbestimmte Spannung Vp1 empfangen, und einen Gate-Anschluss 217, der zum Empfangen des Steuersignals CS 1 konfiguriert ist. In einigen Ausführungsformen ist der erste Anschluss eines Transistors eine Source oder ein Drain des Transistors, und der zweite Anschluss des Transistors ist der Drain oder die Source des Transistors. Der erste und der zweite Anschluss eines Transistors werden manchmal als Source/Drains des Transistors bezeichnet.
  • Der Transistor P1 ist so konfiguriert, dass er in Reaktion auf das Steuersignal CS1 die Stromversorgungsknoten 231, 232 verbindet oder trennt, um die Funktionsschaltung 230 mit Strom zu versorgen oder die Stromversorgung zu unterbrechen. Der Transistor P1 wird manchmal auch als Schalttransistor bezeichnet. Der Stromversorgungsknoten 232 ist so konfiguriert, dass er eine Stromversorgungsspannung True VDD (hier „TVDD“) empfängt. Der Stromversorgungsknoten 232 wird hier als „TVDD-Stromschiene“ bezeichnet. In einigen Ausführungsformen wird TVDD von einer externen Spannungsversorgung außerhalb des IC-Geräts 200 erzeugt. In einigen Ausführungsformen wird TVDD durch eine interne Spannungsversorgung erzeugt, die in der IC-Vorrichtung 200 enthalten ist. Wenn der Transistor P1 durch einen ersten logischen Pegel, z. B. eine logische „0“, des Steuersignals CS1 eingeschaltet wird, liefert TVDD auf der TVDD-Stromschiene 232, die durch den Transistor P1 mit dem Stromversorgungsknoten 231 verbunden ist, eine Stromversorgungsspannung VDD (hier „VDD“) am Stromversorgungsknoten 231. Der erste Stromversorgungsknoten 231 wird hier als „VDD-Stromschiene“ bezeichnet. VDD wird manchmal auch als virtuelles VDD (WDD) bezeichnet. In einigen Ausführungsformen ist TVDD verschieden von VDD. In einigen Ausführungsformen ist TVDD mit VDD identisch. Wenn der Transistor P1 durch einen zweiten logischen Pegel, z. B. eine logische „1“, des Steuersignals CS1 ausgeschaltet wird, wird die VDD-Stromschiene 231 von der TVDD-Stromschiene 232 getrennt und die Stromversorgung der Funktionsschaltung 230 wird unterbrochen. In einigen Ausführungsformen ist die VDD-Stromschiene 231 schwebend, wenn der Transistor P1 ausgeschaltet ist. In einigen Ausführungsformen wird das Steuersignal CS1 von einer externen Schaltung außerhalb der IC-Vorrichtung 200 erzeugt. In einigen Ausführungsformen wird das Steuersignal CS1 von einer in der IC-Vorrichtung 200 enthaltenen Leistungssteuerschaltung erzeugt.
  • Da der erste und der zweite Anschluss 215, 216 des Transistors N1 so konfiguriert sind, dass sie dieselbe vorbestimmte Spannung Vp1 empfangen, sind die Anschlüsse 215, 216 des Transistors N1 effektiv elektrisch miteinander gekoppelt und der Transistor N1 ist elektrisch als Dummy-Transistor gekoppelt. In einigen Ausführungsformen ist die vorbestimmte Spannung Vp1, die an den ersten und zweiten Anschluss 215, 216 des Transistors N1 angelegt wird, eine Leistungsspannung, ein Steuersignal oder eine beliebige vorbestimmte Spannung oder ein beliebiges vorbestimmtes Signal, das sich von den Leistungsspannungen und dem Steuersignal unterscheidet, wie hier beschrieben.
  • In der Fussschaltung 220 umfasst der erste Transistor N2 einen ersten Anschluss 221, der elektrisch mit einem ersten Stromversorgungsknoten oder einer Schiene 235 gekoppelt ist, einen zweiten Anschluss 222, der elektrisch mit einem zweiten Stromversorgungsknoten oder einer Schiene 236 gekoppelt ist, und einen Gate-Anschluss 223, der zum Empfangen eines Steuersignals CS2 konfiguriert ist. Der zweite Transistor P2 umfasst erste und zweite Anschlüsse 225, 226, die miteinander elektrisch gekoppelt sind und dazu konfiguriert sind, sie eine vorbestimmte Spannung Vp2 zu empfangen, sowie einen Gate-Anschluss 227, der dazu konfiguriert ist, das Steuersignal CS2 zu empfangen.
  • Der Transistor N2 ist so konfiguriert, dass er in Reaktion auf das Steuersignal CS2 die Stromversorgungsknoten 235, 236 verbindet oder trennt, um die Funktionsschaltung 230 mit Strom zu versorgen oder die Stromversorgung zu unterbrechen. Der Transistor N2 wird manchmal auch als Schalttransistor bezeichnet. Der Stromversorgungsknoten 236 ist zum Empfangen einer Stromversorgungsspannung True VSS (im Folgenden „TVSS“) konfiguriert. Der zweite Stromversorgungsknoten 236 wird hier als „TVSS-Stromschiene“ bezeichnet. In einigen Ausführungsformen ist TVSS die Massespannung. In einigen Ausführungsformen ist TVSS eine andere Referenzspannung als die Massespannung. In mindestens einer Ausführungsform wird die von der Massespannung verschiedene Referenzspannung durch eine externe Schaltung außerhalb der IC-Vorrichtung 200 oder durch eine in der IC-Vorrichtung 200 enthaltene interne Spannungsversorgung erzeugt. Wenn der Transistor N2 durch einen ersten logischen Pegel, z.B. eine logische „1“, des Steuersignals CS2 eingeschaltet wird, liefert TVSS auf der TVSS-Stromschiene 236, die durch den Transistor N2 mit dem Stromversorgungsknoten 235 verbunden ist, eine Stromversorgungsspannung VSS (hier „VSS“) am Stromversorgungsknoten 235. Der Stromversorgungsknoten 235 wird hier als „VSS-Stromschiene“ bezeichnet. VSS wird manchmal auch als virtuelle VSS (WSS) bezeichnet. In einigen Ausführungsformen ist TVSS anders als VSS. In einigen Ausführungsformen ist TVSS identisch mit VSS. Wenn der Transistor N2 durch einen zweiten logischen Pegel, z. B. eine logische „0“, des Steuersignals CS2 ausgeschaltet wird, wird die VSS-Stromschiene 235 von der TVSS-Stromschiene 236 getrennt und die Stromversorgung der Funktionsschaltung 230 wird unterbrochen. In einigen Ausführungsformen ist die VSS-Stromschiene 235 schwebend, wenn der Transistor N2 ausgeschaltet ist. In einigen Ausführungsformen wird das Steuersignal CS2 von einer externen Schaltung außerhalb der IC-Vorrichtung 200 erzeugt. In einigen Ausführungsformen wird das Steuersignal CS2 von einer in der IC-Vorrichtung 200 enthaltenen Leistungssteuerschaltung erzeugt. In einigen Ausführungsformen ist das Steuersignal CS2 das gleiche wie das Steuersignal CS1. In mindestens einer Ausführungsform ist das Steuersignal CS2 verschieden vom Steuersignal CS1.
  • Da der erste und der zweite Anschluss 225, 226 des Transistors P2 so konfiguriert sind, dass sie die gleiche vorbestimmte Spannung Vp2 empfangen, sind die Anschlüsse 225, 226 des Transistors P2 effektiv elektrisch miteinander gekoppelt und der Transistor P2 ist elektrisch als Dummy-Transistor gekoppelt. In einigen Ausführungsformen ist die vorbestimmte Spannung Vp2, die an den ersten und zweiten Anschluss 225, 226 des Transistors P2 angelegt wird, eine Leistungsspannung, ein Steuersignal oder eine beliebige vorbestimmte Spannung oder ein beliebiges vorbestimmtes Signal außer Leistungsspannungen und dem Steuersignal. In einigen Ausführungsformen ist die vorbestimmte Spannung Vp2 die gleiche wie die vorbestimmte Spannung Vp1 . In mindestens einer Ausführungsform ist die vorbestimmte Spannung Vp2 verschieden von der vorbestimmten Spannung Vp1.
  • Die Funktionsschaltung 230 ist so konfiguriert, dass sie durch VDD und VSS, jeweils über die VDD-Stromschiene 231 und die VSS-Stromschiene 235, betrieben werden kann, um eine oder mehrere Funktionen der IC-Vorrichtung 200 auszuführen. In mindestens einer Ausführungsform wird die Funktionsschaltung 230 inaktiv und hört auf, die eine oder mehrere Funktionen auszuführen, wenn entweder VDD oder VSS von der jeweiligen VDD-Stromschiene 231 bzw. VSS-Stromschiene 235 durch Ausschalten der entsprechenden Kopfschaltung 210 oder Fussschaltung 220 entfernt wird. Dadurch ist es möglich, die Leistungsaufnahme der IC-Vorrichtung 200 zu reduzieren, wenn eine oder mehrere Funktionen, die von der Funktionsschaltung 230 bereitgestellt werden, nicht erforderlich sind. In einigen Ausführungsformen umfasst die Funktionsschaltung 230 ein oder mehrere aktive Bauelemente, passive Bauelemente, Logikschaltungen oder Ähnliches, die so konfiguriert sind, dass sie mit VDD und VSS arbeiten. Beispiele für Logikschaltungen sind u. a. UND, ODER, NAND, NOR, XOR, INV, UND-OR-Invertierung (AOI), ODER-AND-Invertierung (OAI), MUX, Flip-Flop, BUFF, Latch, Verzögerung, Taktgeber, Speicher oder ähnliches. Beispiele für Speicherzellen sind unter anderem ein statischer Direktzugriffsspeicher (SRAM), ein dynamischer RAM (DRAM), ein resistiver RAM (RRAIVI), ein magnetoresistiver RAM (MRAM), ein Festwertspeicher (ROM) oder ähnliches. Beispiele für aktive Bauelemente oder aktive Elemente sind unter anderem Transistoren, Dioden oder Ähnliches. Beispiele für Transistoren sind unter anderem Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxid-Halbleiter-Transistoren (CMOS), P-Kanal-Metalloxid-Halbleiter (PMOS), N-Kanal-Metalloxid-Halbleiter (NMOS), Bipolare Sperrschichttransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, P-Kanal- und/oder N-Kanal-Feldeffekttransistoren (PFETs/NFETs), FinFETs, planare MOS-Transistoren mit angehobenen Source/Drains, Nanosheet-FETs, Nanodraht-FETs oder Ähnliches. Beispiele für passive Elemente sind u. a. Kondensatoren, Induktivitäten, Sicherungen, Widerstände o. Ä.
  • In der Beispielkonfiguration in 2 umfasst die Stromversorgungssteuerschaltung sowohl den Kopfschaltung 210 als auch den Fussschaltung 220, und die Stromversorgung der Funktionsschaltung 230 wird von mindestens einem der Kopfschaltungen 210 oder der Fussschaltungen 220 in Übereinstimmung mit dem entsprechenden Steuersignal CS1 oder Steuersignal CS2 gesteuert, z.B. bereitgestellt oder abgeschaltet.
  • In einigen Ausführungsformen umfasst die Leistungssteuerschaltung der IC-Vorrichtung 200 die Kopfschaltung 210, aber die Fussschaltung 220 wird weggelassen. In einem Beispiel wird die VSS-Stromschiene 23 5 weggelassen, und die Funktionsschaltung 230 ist elektrisch mit der TVSS-Stromschiene 236 gekoppelt. In einem anderen Beispiel ist die VSS-Stromschiene 235 elektrisch mit der TVSS-Stromschiene 236 durch einen Leiter gekoppelt, anstelle eines Schalters oder Transistors. Die Stromversorgung der Funktionsschaltung 230 wird von der Kopfschaltung 210 in Übereinstimmung mit dem Steuersignal CS1 gesteuert, z. B. bereitgestellt oder abgeschaltet.
  • In einigen Ausführungsformen umfasst die Leistungssteuerschaltung der IC-Vorrichtung 200 die Fussschaltung 220, aber die Kopfschaltung 210 wird weggelassen. In einem Beispiel wird die VDD-Stromschiene 231 weggelassen, und die Funktionsschaltung 230 ist elektrisch mit der TVDD-Stromschiene 232 gekoppelt. In einem anderen Beispiel ist die VDD-Stromschiene 231 elektrisch mit der TVSS-Stromschiene 236 durch einen Leiter anstelle eines Schalters oder eines Transistors gekoppelt. Die Stromversorgung der Funktionsschaltung 230 wird von der Fussschaltung 220 in Übereinstimmung mit dem Steuersignal CS2 gesteuert, z. B. bereitgestellt oder abgeschaltet.
  • Wie hierin beschrieben, wird der Transistor N1 durch Anlegen der gleichen vorbestimmten Spannung Vp1 an die Anschlüsse 215, 216 des Transistors N1 elektrisch zu einem Dummy-Transistor gekoppelt, und der Transistor P2 wird durch Anlegen der gleichen vorbestimmten Spannung Vp2 an die Anschlüsse 225, 226 des Transistors P2 elektrisch zu einem Dummy-Transistor gekoppelt. In einigen Ausführungsformen ist die vorbestimmte Spannung Vp1 oder Vp2 eine Stromversorgungsspannung, ein Steuersignal oder ein anderes Signal oder eine andere Spannung als das Steuersignal und die Stromversorgungsspannung, wie in Bezug auf die 3A-3E und 8A-8E beschrieben.
  • 3A-3E sind schematische Schaltpläne verschiedener Kopfschaltungen 300A-300E, gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entsprechen eine oder mehrere der Kopfschaltungen 300A-300E der Kopfschaltung 210 in 2. Komponenten in 3A-3E, die entsprechende Komponenten in 2 aufweisen, sind mit denselben Bezugsziffern von 2 oder mit den um 100 erhöhten Bezugsziffern von 2 bezeichnet.
  • In 3A-3E umfasst jede der Kopfschaltungen 300A-300E einen ersten Transistor P1 und einen zweiten Transistor N1, wie mit Bezug auf 2 beschrieben. Insbesondere sind die Gate-Anschlüsse der Transistoren P1, N1 elektrisch gekoppelt, um ein Steuersignal „Control“ zu empfangen, das dem Steuersignal CS1 in 2 entspricht. Der Transistor P1 ist ein Schalttransistor und umfasst einen ersten Anschluss 311, der elektrisch mit einer VDD-Stromschiene gekoppelt ist, und einen zweiten Anschluss 322, der elektrisch mit einer TVDD-Stromschiene gekoppelt ist. Der Transistor N1 ist elektrisch als Dummy-Transistor gekoppelt und umfasst einen ersten Anschluss 315 und einen zweiten Anschluss 316, die elektrisch gekoppelt sind, um die gleiche vorbestimmte Spannung zu empfangen.
  • Die vorbestimmte Spannung an den Anschlüssen 315, 316 des Transistors N1 ist bei den Kopfschaltungen 300A-300E unterschiedlich. In der Kopfschaltung 300A in 3A ist die vorbestimmte Spannung an den Anschlüssen 315,316 des Transistors N1 VSS. In der Kopfschaltung 300B in 3B ist die vorbestimmte Spannung an den Anschlüssen 315, 316 des Transistors N1 TVDD. In der Kopfschaltung 300C in 3C ist die vorbestimmte Spannung an den Anschlüssen 315, 316 des Transistors N1 VDD. In der Kopfschaltung 300D in 3D ist die vorbestimmte Spannung an den Anschlüssen 315, 316 des Transistors N1 das Steuersignal „Control“. In der Kopfschaltung 300E in 3E ist die vorbestimmte Spannung an den Anschlüssen 315, 316 des Transistors N1 Vp, die eine andere Spannung oder ein anderes Signal als die Stromversorgungsspannungen VSS, TVDD und VDD und das Steuersignal „Control“ ist. Wie hierin beschrieben, umfassen Beispiele für die vorbestimmte Spannung an den Anschlüssen 315, 316 des Transistors N1 gemäß einigen Ausführungsformen eine Stromversorgungsspannung, wie VSS, TVDD oder VDD, ein Steuersignal, wie Control, oder eine andere Spannung als VSS, TVDD, VDD und Control. Andere Spannungskonfigurationen liegen im Rahmen der verschiedenen Ausführungsformen.
  • 4A ist eine schematische Ansicht eines Layout-Diagramms einer Kopfzelle 400A, gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Kopfzelle 400A der Kopfschaltung 300A. In mindestens einer Ausführungsform ist die Kopfzelle 400A als Standardzelle in einer Standardzellenbibliothek auf einem nicht-transitorischen computerlesbaren Medium gespeichert.
  • Die Kopfzelle 400A umfasst eine Vielzahl von aktiven Bereichen 401, 402. Aktive Bereiche werden manchmal auch als Oxid-Definitionsbereiche (OD) oder Source/Drain-Bereiche bezeichnet und sind in den Zeichnungen schematisch mit der Bezeichnung „OD“ dargestellt. In mindestens einer Ausführungsform sind die aktiven Bereiche 401, 402 über einer Vorderseite eines Substrats angeordnet, wie hierin beschrieben. Die aktiven Bereiche 401, 402 sind entlang einer ersten Achse, z. B. einer X-Achse, langgestreckt. Die aktiven Bereiche 401, 402 enthalten P-Typ-Dotierstoffe und/oder N-Typ-Dotierstoffe, um ein oder mehrere Schaltungselemente oder Vorrichtungen zu bilden. Beispiele für Schaltungselemente sind unter anderem Transistoren und Dioden. Ein aktiver Bereich, der so konfiguriert ist, dass er ein oder mehrere PMOS-Bauelemente bildet, wird manchmal als „PMOS-Aktivbereich“ bezeichnet, und ein aktiver Bereich, der so konfiguriert ist, dass er ein oder mehrere NMOS-Bauelemente bildet, wird manchmal als „NMOS-Aktivbereich“ bezeichnet. In der Beispielkonfiguration, die in Bezug auf 4A beschrieben ist, umfasst der aktive Bereich 401 einen PMOS-aktiven Bereich und der aktive Bereich 402 einen NMOS-aktiven Bereich. Andere Konfigurationen liegen im Rahmen der verschiedenen Ausführungsformen. In einigen Ausführungsformen wird ein PMOS-Aktivbereich als aktiver Bereich eines ersten oder zweiten Halbleitertyps und ein NMOS-Aktivbereich als aktiver Bereich des zweiten oder ersten Halbleitertyps bezeichnet.
  • Die Kopfzelle 400A umfasst ferner eine Vielzahl von Gate-Bereichen 411, 412, 413, 414,415, 418,419 über den aktiven Bereichen 401, 402. Der Einfachheit halber werden für einige der Gate-Bereiche Bezugszeichen weggelassen. Die Gate-Bereiche 411, 412, 413, 414, 415, 418, 419 sind entlang einer zweiten Achse, z. B. einer Y-Achse, die senkrecht zur X-Achse verläuft, langgestreckt. Die Gate-Bereiche 411, 412, 413, 414, 415, 418, 419 sind entlang der X-Achse in einem regelmäßigen Abstand angeordnet, der in 4A mit CPP (Contacted Poly Pitch) bezeichnet ist. CPP ist ein Mittenabstand entlang der X-Achse zwischen zwei direkt benachbarten Gate-Bereichen, z. B. den Gate-Bereichen 414, 415 in 4A. Zwei Gate-Bereiche werden als direkt benachbart angesehen, wenn sich keine weiteren Gate-Bereiche dazwischen befinden. Die Gate-Bereiche 411, 412, 413, 414, 415, 418, 419 bestehen aus einem leitfähigen Material, z. B. Polysilizium, das manchmal auch als „Poly“ bezeichnet wird. "Die Gate-Bereiche 411, 412, 413, 414, 415, 418, 419 sind in den Zeichnungen schematisch mit der Bezeichnung „PO“ dargestellt. Andere leitfähige Materialien für die Gate-Bereiche, wie z. B. Metalle, sind im Rahmen verschiedener Ausführungsformen möglich. In der Beispielkonfiguration in 4A sind die Gate-Bereiche 411-415 funktionale Gate-Bereiche, die zusammen mit den aktiven Bereichen 401, 402 als eine Vielzahl von Transistoren konfiguriert sind, wie hierin beschrieben. In einigen Ausführungsformen sind die Gate-Bereiche 418, 419 nicht-funktionale oder Dummy-Gate-Bereiche. Dummy-Gate-Bereiche sind nicht so konfiguriert, dass sie zusammen mit darunter liegenden aktiven Bereichen Transistoren bilden, und/oder ein oder mehrere Transistoren, die durch Dummy-Gate-Bereiche zusammen mit den darunter liegenden aktiven Bereichen gebildet werden, sind nicht elektrisch mit anderen Schaltungen in der Kopfzelle 400A und/oder einer IC-Vorrichtung, die die Kopfzelle 400A umfasst, gekoppelt. In mindestens einer Ausführungsform umfassen die nicht funktionalen oder Dummy-Gate-Bereiche dielektrisches Material in einer hergestellten IC-Vorrichtung.
  • Die Kopfzelle 400A umfasst ferner eine Vielzahl von aktiven Bauelementen, die von den Gate-Bereichen 411-415 und den aktiven Bereichen 401, 402 konfiguriert sind. Beispielsweise wird eine Vielzahl von PMOS-Bauelementen von dem PMOS-Aktivbereich 401 zusammen mit den entsprechenden Gate-Bereichen 411-415 konfiguriert. Da die PMOS-Bauelemente wie hier beschrieben elektrisch miteinander gekoppelt sind, bilden die PMOS-Bauelemente effektiv und gemeinsam einen PMOS-Transistor. Mit anderen Worten, die Gate-Bereiche 411-415 und der aktive Bereich 401 sind als PMOS-Transistor konfiguriert, der in mindestens einer Ausführungsform dem Transistor P1 entspricht. Eine Vielzahl von NMOS-Bauelementen wird durch den NMOS-Aktivbereich 402 zusammen mit den entsprechenden Gate-Bereichen 411-415 konfiguriert. Da die NMOS-Bauelemente wie hier beschrieben elektrisch miteinander gekoppelt sind, bilden die NMOS-Bauelemente effektiv und gemeinsam einen NMOS-Transistor. Mit anderen Worten, die Gate-Bereiche 411-415 und der aktive Bereich 402 sind als ein NMOS-Transistor konfiguriert, der in mindestens einer Ausführungsform dem Transistor N1 entspricht. Die Abschnitte der Gate-Bereiche 411-415 über dem aktiven Bereich 401 entsprechen dem Gate-Anschluss des Transistors P1. Die Abschnitte der Gate-Bereiche 411-415 über dem aktiven Bereich 402 entsprechen dem Gate-Anschluss des Transistors N1. Da sich die Gate-Bereiche 411, 412, 413, 414, 415, 418, 419 kontinuierlich entlang der Y-Achse vom ersten aktiven Bereich 401 zum zweiten aktiven Bereich 402 erstrecken, sind die Gate-Anschlüsse der Transistoren P1, N1 elektrisch miteinander gekoppelt. Abschnitte des aktiven Bereichs 401 auf einer Seite, z.B. der linken Seite in 4A, eines jeden der Gate-Bereiche 411-415 entsprechen einer Source bzw. einem Drain eines entsprechenden PMOS-Bauelements, und weitere Abschnitte des aktiven Bereichs 401 auf der anderen Seite, z.B. der rechten Seite in 4A, eines jeden der Gate-Bereiche 411-415 entsprechen der anderen Source bzw. dem anderen Drain des entsprechenden PMOS-Bauelements. Abschnitte des aktiven Bereichs 402 auf einer Seite, z.B. der linken Seite in 4A, eines jeden der Gate-Bereiche 411-415 entsprechen einer Source bzw. einem Drain eines entsprechenden NMOS-Bauelements, und weitere Abschnitte des aktiven Bereichs 402 auf der anderen Seite, z.B. der rechten Seite in 4A, eines jeden der Gate-Bereiche 411-415 entsprechen der anderen Source bzw. dem anderen Drain des entsprechenden NMOS-Bauelements.
  • Die beschriebene Konfiguration, bei der jeder der Transistoren P1, N1 durch eine Vielzahl von Gate-Bereichen konfiguriert ist, ist ein Beispiel. Andere Konfigurationen liegen im Rahmen der verschiedenen Ausführungsformen. Beispielsweise ist die Anzahl der Gate-Bereiche 411-415, die jeden der Transistoren P1, N1 bilden, nicht auf die spezifische Konfiguration in 4A beschränkt. In einigen Ausführungsformen umfasst die Kopfzelle 400A einen einzigen funktionalen Gate-Bereich, z.B. den Gate-Bereich 411, zwischen und direkt neben den Dummy-Gate-Bereichen 418, 419. In mindestens einer Ausführungsform wird die Anzahl der Gate-Bereiche 411-415, die den Transistor P1 bilden, der der Schalttransistor ist, basierend auf einem oder mehreren Faktoren ausgewählt, einschließlich auf RON oder auf die Ansteuerungsstärke der entsprechenden Kopfschaltung aber nicht darauf beschränkt. Wenn die Anzahl der Gate-Bereiche, die den Schalttransistor P1 bilden, erhöht wird, wird RON verringert und die Treiberstärke erhöht, aber die Chip- oder Waferfläche, die von der Kopfschaltung belegt wird, wird ebenfalls erhöht. In mindestens einer Ausführungsform ist die Auswahl der Anzahl der Gate-Bereiche, die den Schalttransistor P1 bilden, eine Entwurfsüberlegung zur Abwägung zwischen Leistung (z. B. verringerte RON und/oder erhöhte Treiberstärke) und Flächenkosten.
  • Die Kopfzelle 400A umfasst ferner Kontaktstrukturen, die über den entsprechenden Abschnitten der aktiven Bereichen 401, 402 angeordnet sind und in elektrischem Kontakt damit stehen. Kontaktstrukturen werden manchmal auch als Metall-zu-Bauteil-Strukturen bezeichnet und sind in den Zeichnungen schematisch mit der Bezeichnung „MD“ dargestellt. Eine MD-Kontaktstruktur umfasst ein leitfähiges Material, das über einem entsprechenden Abschnitt, z. B. einem Source/Drain, im entsprechenden aktiven Bereich ausgebildet ist, um eine elektrische Verbindung von einem oder mehreren im aktiven Bereich ausgebildeten Bauelementen zu internen Schaltungen der IC-Vorrichtung oder zu externen Schaltungen zu definieren. In der Beispielkonfiguration in 4A befinden sich die MD-Kontaktstrukturen 421-429 über dem aktiven Bereich 401, in elektrischem Kontakt mit den entsprechenden Abschnitten, d. h. Source/Drains des Transistors P1, und sind abwechselnd mit den Gate-Bereichen 418, 411-415, 419 entlang der X-Achse angeordnet. Die MD-Kontaktstrukturen 431-439 befinden sich über dem aktiven Bereich 402, stehen in elektrischem Kontakt mit den entsprechenden Abschnitten, d.h. Source/Drains, des Transistors N1 und sind entlang der X-Achse abwechselnd mit den Gate-Bereichen 418, 411-415, 419 angeordnet. Die MD-Kontaktstrukturen 421-429 sind entsprechend mit den MD-Kontaktstrukturen 431-439 entlang der Y-Achse ausgerichtet und von diesen beabstandet. In einigen Ausführungsformen werden die Zwischenräume zwischen den MD-Kontaktstrukturen 421-429 und den entsprechenden MD-Kontaktstrukturen 431-439 durch einander zugewandte, natürliche Enden der MD-Kontaktstrukturen 421-429, 431-439 gebildet, wobei die natürlichen Enden durch einen oder mehrere Herstellungsprozesse zur Bildung der MD-Strukturen gebildet werden. In einigen Ausführungsformen werden die Zwischenräume zwischen den MD-Kontaktstrukturen 421-429 und den entsprechenden MD-Kontaktstrukturen 431-439 durch eine Maske gebildet, die als „Cut-MD“ bezeichnet wird (nicht dargestellt). Ein Pitch, d.h. ein Mittenabstand entlang der X-Achse, zwischen direkt benachbarten MD-Kontaktstrukturen ist gleich dem Pitch CPP zwischen direkt benachbarten Gate-Bereichen, wie z.B. bei den MD-Kontaktstrukturen 436, 437 gezeigt. Zwei MD-Kontaktstrukturen gelten als direkt benachbart, wenn sich keine weiteren MD-Kontaktstrukturen dazwischen befinden. Ein Beispiel für ein leitfähiges Material der MD-Kontaktstrukturen ist Metall. Andere Konfigurationen liegen im Rahmen der verschiedenen Ausführungsformen.
  • Die Kopfzelle 400A umfasst außerdem Durchkontaktierung-Strukturen über den entsprechenden Gate-Bereichen oder MD-Kontaktstrukturen und in elektrischem Kontakt damit. Eine Durchkontaktierung-Struktur, die über einer MD-Kontaktstruktur angeordnet ist und in elektrischem Kontakt damit steht, wird manchmal als Durchkontaktierung-zu-Vorrichtung („viato-device“, VD) bezeichnet. Eine Durchkontaktierung-Struktur, die über einem Gate-Bereich angeordnet ist und in elektrischem Kontakt damit steht, wird manchmal auch als Durchkontaktierung-zu-Gate („via-to-gate“, VG) bezeichnet. VD-Durchkontaktierung-Strukturen sind in den Zeichnungen schematisch mit der Bezeichnung „VD“ oder „VD2“ dargestellt. VG-Durchkontaktierung-Strukturen sind in den Zeichnungen schematisch mit der Bezeichnung „VG“ dargestellt. In der Beispielkonfiguration in 4A ist eine erste Reihe von VD-Durchkontaktierung-Strukturen, repräsentativ dargestellt mit 450, 451, über einer ersten Gruppe von MD-Kontaktstrukturen, d. h. den MD-Kontaktstrukturen 421, 423, 425, 427, 429, angeordnet und in elektrischem Kontakt damit. Eine zweite Reihe von VD-Durchkontaktierung-Strukturen, dargestellt mit 452, 453, ist über einer zweiten Gruppe von MD-Kontaktstrukturen, d. h. den MD-Kontaktstrukturen 422, 424, 426, 428 angeordnet und in elektrischem Kontakt damit. Die MD-Kontaktstrukturen 421, 423, 425, 427, 429 der ersten Gruppe sind abwechselnd mit den MD-Kontaktstrukturen 22, 424, 426, 428 der zweiten Gruppe entlang der X-Achse angeordnet. Eine dritte Reihe von VD-Durchkontaktierung-Strukturen, repräsentativ mit 454, 455 bezeichnet, ist über den entsprechenden MD-Kontaktstrukturen 421, 423, 425, 427, 429 angeordnet und in elektrischem Kontakt damit. Eine vierte Reihe von VD-Durchkontaktierung-Strukturen, dargestellt bei 456, 457, 458, 459, befindet ist über den entsprechenden MD-Kontaktstrukturen 431-439 angeordnet und in elektrischem Kontakt damit. Eine Vielzahl von Durchkontaktierung-Strukturen, die bei 461, 462 dargestellt sind, ist über den entsprechenden Gate-Bereichen 411-415 angeordnet und in elektrischem Kontakt damit. Ein Beispielmaterial der VD- und VG-Durchkontaktierung-Strukturen umfasst Metall. Andere Konfigurationen liegen im Rahmen der verschiedenen Ausführungsformen.
  • Die Kopfzelle 400A umfasst ferner eine Vielzahl von Metallschichten und Durchkontaktierung-Schichten, die sequentiell und abwechselnd über den VD-, VG-Durchkontaktierung-Strukturen angeordnet sind. Die unterste Metallschicht unmittelbar über den VD-, VG-Durchkontaktierung-Strukturen und in elektrischem Kontakt damit ist eine M0 Schicht (Metall-Null), eine nächste Metallschicht unmittelbar über der M0 Schicht ist eine M1-Schicht, eine nächste Metallschicht unmittelbar über der M1-Schicht ist eine M2-Schicht oder ähnliches. Eine Durchkontaktierung-Schicht VIAn ist zwischen der Mn-Schicht und der Mn+1-Schicht angeordnet und koppelt diese elektrisch, wobei n eine ganze Zahl von Null aufwärts ist. Eine Durchkontaktierung-Null-Schicht (VIA0 oder V0) ist zum Beispiel die unterste Durchkontaktierung-Schicht, die zwischen der M0 Schicht und der M1-Schicht angeordnet ist und diese elektrisch koppelt. Andere Durchkontaktierung-Schichten sind VTA1 (oder V1), VIA2 (oder V2) oder ähnliches. Die M0 Schicht ist die unterste Metallschicht über den aktiven Bereichen 401, 402, auf der Vorderseite des Substrats, oder die dazu nächstgelegene Metallschicht, wie hier beschrieben.
  • In der Kopfzelle 400A umfasst die M0 Schicht M0 leitfähige Strukturen 471, 472, 473, 474, 475. Die M0 leitfähige Struktur 471 liegt über der ersten Reihe von VD-Durchkontaktierung-Strukturen einschließlich der VD-Durchkontaktierung-Strukturen 450, 451 und ist in elektrischem Kontakt damit. Infolgedessen sind die MD-Kontaktstrukturen 421, 423,425,427, 429 und die entsprechenden Source/Drains im aktiven Bereich 401 elektrisch miteinander gekoppelt und bilden gemeinsam den ersten Anschluss des Transistors P1. Die M0 leitfähige Struktur 472 liegt der zweiten Reihe von VD-Durchkontaktierung-Strukturen einschließlich der VD-Durchkontaktierung-Strukturen 452, 453 und ist in elektrischem Kontakt damit. Dadurch sind die MD-Kontaktstrukturen 422, 424, 426, 428 und die entsprechenden Source/Drains im aktiven Bereich 401 elektrisch miteinander gekoppelt und bilden gemeinsam den zweiten Anschluss des Transistors P1. Die M0 leitfähige Struktur 473 liegt über der dritten Reihe von VD-Durchkontaktierung-Strukturen einschließlich der VD-Durchkontaktierung-Strukturen 454, 455 und ist in elektrischem Kontakt damit. Infolgedessen sind die MD-Kontaktstrukturen 421, 423,425,427, 429 und die entsprechenden Source/Drains im aktiven Bereich 401 ebenfalls durch die M0 leitfähige Struktur 473 elektrisch miteinander gekoppelt. Mit anderen Worten, die beiden M0 leitfähige Strukturen 471, 473 sind elektrisch mit dem ersten Anschluss des Transistors P1 gekoppelt. Die M0 leitfähige Struktur 474 liegt über den VG-Durchkontaktierung-Strukturen, die mit 461, 462 dargestellt sind und ist in elektrischem Kontakt damit. Dadurch sind die Gate-Bereiche 411-415 elektrisch miteinander gekoppelt, entsprechend den Gate-Anschlüssen der Transistoren P1, N1, die elektrisch miteinander gekoppelt sind. Die M0 leitfähige Struktur 475 liegt über der vierten Reihe von VD-Durchkontaktierung-Strukturen einschließlich der VD-Durchkontaktierung-Strukturen 456-459 und ist in elektrischem Kontakt damit. Infolgedessen sind die MD-Kontaktstrukturen 431-439 und die entsprechenden Source/Drains im aktiven Bereich 402 elektrisch miteinander gekoppelt, was dazu führt, dass der erste und der zweite Anschluss des Transistors N1 elektrisch miteinander gekoppelt sind, wodurch der Transistor N1 elektrisch zu einem Dummy-Transistor gekoppelt wird.
  • Die Beschriftungen auf der linken Seite von 4A zeigen Signale oder Spannungen an, die für die M0 leitfähige Strukturen 471-475 gelten. Beispielsweise ist die M0 leitfähige Struktur 471 als eine erste Stromschiene, z. B. eine VDD-Stromschiene, konfiguriert, um VDD an eine Funktionsschaltung zu liefern, die mit VDD betrieben werden kann. Die M0 leitfähige Struktur 472 ist als zweite Stromschiene, z. B. eine TVDD-Stromschiene, konfiguriert, um TVDD von einer anderen Schaltung, wie hier beschrieben, zu empfangen. In mindestens einer Ausführungsform wird TVDD von einer leitfähigen Struktur oder einer Stromschiene in einer Metallschicht oberhalb der M0 Schicht, z. B. in der M1-Schicht, durch eine oder mehrere V0-Durchkontaktierung-Strukturen an die M0 leitfähige Struktur 472 angelegt, z. B. wie in 5A beschrieben. Die M0 leitfähige Struktur 473 ist als eine weitere VDD-Stromschiene zur Versorgung der Funktionsschaltung mit VDD konfiguriert. Die M0 leitfähige Struktur 474 ist so konfiguriert, dass es das Steuersignal „Control“ an die Gate-Bereiche 411-415, d. h. an die Gate-Anschlüsse der Transistoren P1, N1, anlegt. Die M0 leitfähige Struktur 475 ist als dritte Stromschiene konfiguriert, z. B. eine VSS-Stromschiene, die den ersten und zweiten Anschluss des Transistors N1 elektrisch miteinander koppelt. Diese Konfiguration entspricht der Kopfschaltung 300A, bei der die vorbestimmte Spannung an den Anschlüssen des Transistors N1 VSS ist. In der Beispielkonfiguration in 4A ist die M0 Schicht ein Beispiel für eine leitfähige Schicht mit verschiedenen Leitungsstrukturen zur elektrischen Kopplung des Transistors N1 mit einem Dummy-Transistor oder zur elektrischen Kopplung des Transistors P1 mit verschiedenen Stromschienen und dem Steuersignal. Andere leitfähige Schichten liegen im Rahmen verschiedener Ausführungsformen.
  • Die Kopfzelle 400A umfasst außerdem einen Rand (oder Zellenrand) 480, die Kanten 481, 482, 483, 484 umfasst. Die Kanten 481, 482 sind entlang der X-Achse langgestreckt, und die Kanten 483, 484 sind entlang der Y-Achse langgestreckt. Die Kanten 481, 482, 483, 484 sind miteinander verbunden, um den geschlossenen Rand 480 zu bilden. In einem hier beschriebenen Place-and-Route-Vorgang (auch als „Automated Placement and Routing (APR)“ bezeichnet) werden Zellen in einem IC-Layout-Diagramm an ihren jeweiligen Rändern aneinanderstoßend platziert. Der Rand 480 wird manchmal auch als „Place-and-Route-Rand“ bezeichnet und ist in den Zeichnungen schematisch mit der Bezeichnung „prRand“ dargestellt. Die rechteckige Form des Randes 480 ist ein Beispiel. Andere Ränderformen für verschiedene Zellen liegen im Rahmen der verschiedenen Ausführungsformen. In einigen Ausführungsformen fallen die Kanten 481, 482 mit den Mittellinien der entsprechenden M0 leitfähige Strukturen 471, 475 zusammen. In einigen Ausführungsformen fallen die Kanten 483, 484 mit Mittellinien von Dummy- oder nichtfunktionalen Gate-Bereichen 418, 419 zusammen. Zwischen den Kanten 481, 482 und entlang der Y-Achse umfasst die Kopfzelle 400A einen PMOS-aktiven Bereich, d.h. 401, und einen NMOS-aktiven Bereich, d.h. 402, und es wird davon ausgegangen, dass sie eine Höhe hat, die einer Zellhöhe entspricht. Wie in 6B beschrieben, wird bei einer anderen Zelle oder Schaltungsbereich, der entlang der Y-Achse zwei PMOS-aktive Bereiche und zwei NMOS-aktive Bereiche umfasst, davon ausgegangen, dass sie eine Höhe hat, die zwei Zellhöhen bzw. der doppelten Zellhöhe entspricht. Beispielhafte Querschnittsansichten, die den Linien V-V und V'-V' in 4A entsprechen, werden in Bezug auf die 5A-5B beschrieben.
  • Wie hierin beschrieben, wird in einer IC-Vorrichtung, die eine Kopfschaltung umfasst der die der Kopfzelle 400A entspricht, als Reaktion auf einen ersten Logikpegel des Steuersignals Control auf der M0 leitfähige Struktur 474 der Transistor P1 eingeschaltet, um die durch die M0 leitfähige Struktur 472 konfigurierte TVDD-Stromschiene mit den durch die M0 leitfähige Strukturen 471, 473 konfigurierten VDD-Stromschienen zu verbinden. Infolgedessen erhält eine mit den VDD-Leistungsschienen oder M0 leitfähige Strukturen 471, 473 elektrisch gekoppelte Funktionsschaltung eine Stromversorgung von der TVDD-Leistungsschiene oder der M0 leitfähigen Struktur 472 und arbeitet mit dieser. Als Reaktion auf einen zweiten logischen Pegel des Steuersignals Control an der M0 leitfähigen Struktur 474 wird der Transistor P1 ausgeschaltet, um die TVDD-Stromschiene oder die M0 leitfähige Struktur 472 von den VDD-Stromschienen oder M0 leitfähige Strukturen 471, 473 zu trennen. Dadurch wird die Stromversorgung der Funktionsschaltung unterbrochen und die Funktionsschaltung wird in einer oder mehreren Ausführungsformen in einen Schlaf- oder Standby- oder ausgeschalteten Zustand versetzt.
  • Wie hier beschrieben, ist der Transistor N1 elektrisch mit einem Dummy-Transistor gekoppelt. Dies unterscheidet sich von einer Kopfschaltung gemäß anderen Ansätzen, bei der keine NMOS-Bauelemente oder Transistoren verwendet werden, die über einem NMOS-Aktivbereich angeordnet sind, und Gates, Drains und Sources der NMOS-Transistoren schwebend belassen werden, z. B. ohne mit anderen Schaltungselementen elektrisch gekoppelt zu sein. In einer solchen Kopfschaltung gemäß den anderen Ansätzen sind VG-Durchkontaktierung-Strukturen eines PMOS-Schalttransistors und eine entsprechende M0 leitfähige Struktur für ein mit den VG-Durchkontaktierung-Strukturen elektrisch gekoppeltes Steuersignal zumindest teilweise über einem PMOS-Aktivbereich des PMOS-Schalttransistors angeordnet. Dadurch werden Routing-Ressourcen, z. B. verfügbare Leiterbahnen für M0 leitfähige Strukturen, für den PMOS-Schalttransistor durch das Vorhandensein der M0 leitfähige Strukturen für das Steuersignal begrenzt.
  • Im Gegensatz dazu ist es durch die elektrische Kopplung des Transistors N2 in einen Dummy-Transistor gemäß einigen Ausführungsformen möglich, die VG-Durchkontaktierung-Strukturen 461, 462 und die entsprechende M0 leitfähige Struktur 474 weg von dem aktiven Bereich 401 und hin zum aktiven Bereich 402 anzuordnen, z. B. über einen Raum zwischen dem aktiven Bereich 401 und dem aktiven Bereich 402, wie in 4A gezeigt. Infolgedessen werden zusätzliche Routing-Ressourcen für den Schalttransistor P1 über dem entsprechenden PMOS-Aktivbereich 401 verfügbar. In der Beispielkonfiguration in 4A werden solche zusätzlichen Routing-Ressourcen in Form einer zusätzlichen Reihe von VD-Durchkontaktierung-Strukturen 454, 455 und einer entsprechenden zusätzlichen VDD-Stromschiene, d. h. M0 leitfähige Struktur 473, realisiert, die gemäß den anderen Ansätzen nicht verfügbar ist. In mindestens einer Ausführungsform tragen die zusätzlichen VD-Durchkontaktierung-Strukturen 454, 455 und die zusätzliche VDD-Stromschiene 473 dazu bei, RON zu reduzieren und/oder die Stromdichte für die Stromversorgung durch die Kopfschaltung zu erhöhen. Bei gleicher Zellbreite (d.h. Anzahl der Gate-Bereiche in einer Kopfschaltung) wird der RON einer Kopfschaltung gemäß einigen Ausführungsformen um etwa 2 % ~ 4 % im Vergleich zum RON einer Kopfschaltung gemäß den anderen Ansätzen reduziert. Bei gleichem RON (z. B. erforderlich für einen beabsichtigten Betrieb einer zu versorgenden Funktionsschaltung) benötigt eine Kopfschaltung gemäß einigen Ausführungsformen weniger Gate-Bereiche, d. h. eine kleinere Chip- oder Wafer-Fläche, im Vergleich zu einer Kopfschaltung gemäß den anderen Ansätzen. Einer oder mehrere der beschriebenen Vorteile, wie z. B. eine erhöhte Leistungsstromdichte, ein reduzierter RON, eine verringerte Chip- oder Waferfläche o. Ä., sind in verschiedenen Ausführungsformen erzielbar.
  • 4B ist eine schematische Ansicht eines Layout-Diagramms einer Kopfzelle 400B, gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Kopfzelle 400B der Kopfschaltung 300B. In mindestens einer Ausführungsform ist die Kopfzelle 400B als Standardzelle in einer Standardzellenbibliothek auf einem nicht-transitorischen computerlesbaren Medium gespeichert. Entsprechende Merkmale in 4A und 4B sind mit denselben Bezugsziffern bezeichnet. Der Einfachheit halber wird in 4B die Zellgrenze der Kopfzelle 400B, die der Rand 480 der Kopfzelle 400A ähnlich ist, weggelassen. Die Kopfzelle 400B unterscheidet sich von der Kopfzelle 400A in den hier beschriebenen Merkmalen.
  • In der Kopfzelle 400B erstrecken sich die MD-Kontaktstrukturen 422, 424, 426, 428 kontinuierlich entlang der Y-Achse, um in elektrischem Kontakt mit mehreren aktiven Bereichen zu stehen, d. h. in elektrischem Kontakt mit beiden aktiven Bereichen 401, 402 zu stehen. Mit anderen Worten: Eine Gruppe der MD-Kontaktstrukturen 422, 424, 426, 428 erstreckt sich kontinuierlich vom ersten aktiven Bereich 401 zum zweiten aktiven Bereich 402, um eine entsprechende Gruppe der MD-Kontaktstrukturen 432, 434, 436, 438 über dem zweiten aktiven Bereich 402 zu bilden. Die MD-Kontaktstrukturen 422, 424, 426, 428, die in elektrischem Kontakt mit mehreren aktiven Bereichen stehen, werden hier als erweiterte MD-Kontaktstrukturen bezeichnet. Eine Reihe von VD-Durchkontaktierung-Strukturen, repräsentativ mit 463, 464 bezeichnet, befindet sich über und in elektrischem Kontakt mit den entsprechenden erweiterten MD-Kontaktstrukturen 422, 424, 426, 428. Die VD-Durchkontaktierung-Strukturen 463, 464 koppeln die erweiterten MD-Kontaktstrukturen 422, 424, 426, 428 elektrisch mit der M0 leitfähigen Struktur 474.
  • Im Vergleich zur Kopfzelle 400A sind die VG-Durchkontaktierung-Strukturen 461, 462 in der Kopfzelle 400B weiter entfernt von dem aktiven Bereich 401 angeordnet und befinden sich zumindest teilweise über dem aktiven Bereich 402. Eine M0 leitfähige Struktur 476 befindet sich über den VG-Durchkontaktierung-Strukturen 461, 462 und in elektrischem Kontakt damit, um das Steuersignal „Control“ von der M0 leitfähigen Struktur 476 zu empfangen.
  • Anstelle der VD-Durchkontaktierung-Strukturen 431-439, die elektrisch mit der VSS-Stromschiene oder der M0 leitfähigen Struktur 475 in der Kopfzelle 400A gekoppelt sind, umfasst die Kopfzelle 400B eine weitere Reihe von VD-Durchkontaktierung-Strukturen, die mit 465, 466 dargestellt sind, über und in elektrischem Kontakt mit den MD-Kontaktstrukturen 431 -43 9 über dem aktiven Bereich 402. Ein weitere M0 leitfähige Struktur 477 befindet sich über und in elektrischem Kontakt mit der weiteren Reihe von VD-Durchkontaktierung-Strukturen einschließlich der VD-Durchkontaktierung-Strukturen 465, 466.
  • Die Beschriftungen auf der linken Seite von 4B zeigen Signale oder Spannungen an, die für die M0 leitfähige Strukturen 471-474, 476, 477 gelten. Neben der M0 leitfähigen Struktur 472, das in ähnlicher Weise wie bei der Kopfzelle 400A als TVDD-Stromschiene konfiguriert ist, umfasst die Kopfzelle 400B außerdem die M0 leitfähige Strukturen 474, 477, die als zusätzliche TVDD-Stromschienen konfiguriert sind. In mindestens einer Ausführungsform wird TVDD an die M0 leitfähigen Strukturen 474, 477 von einem oder mehreren Leiterstrukturen in einer darüber liegenden Metallschicht über eine oder mehrere Durchkontaktierung-Strukturen angelegt, wie hierin beschrieben. Die TVDD-Stromschienen bzw. die M0 leitfähigen Strukturen 472, 474, 474 sind alle über die erweiterten MD-Kontaktstrukturen 422, 424, 426, 428 und die entsprechenden VD-Durchkontaktierung-Strukturen elektrisch mit dem zweiten Anschluss des Transistors P1 verbunden. Diese Konfiguration entspricht der Kopfschaltung 300B, bei der die vorbestimmte Spannung an den Anschlüssen des Transistors N1 TVDD angelegt ist. Die zusätzlichen TVDD-Stromschienen tragen dazu bei, den RON zu reduzieren und/oder die Stromdichte für die Stromversorgung durch eine Kopfschaltung zu erhöhen, die der Kopfzelle 400B entspricht. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in einer IC-Vorrichtung mit einer solchen Kopfschaltung erreichbar.
  • 4C ist eine schematische Ansicht eines Layout-Diagramms einer Kopfzelle 400C, gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Kopfzelle 400C der Kopfschaltung 300C. In mindestens einer Ausführungsform ist die Kopfzelle 400C als Standardzelle in einer Standardzellenbibliothek auf einem nicht-transitorischen computerlesbaren Medium gespeichert. Entsprechende Merkmale in 4A und 4C sind mit den gleichen Bezugsziffern bezeichnet. Der Einfachheit halber wird in 4C der Zellenrand der Kopfzelle 400C, die dem Rand 480 der Kopfzelle 400A ähnlich ist, weggelassen. Die Kopfzelle 400C unterscheidet sich von der Kopfzelle 400A in den hier beschriebenen Merkmalen.
  • In der Kopfzelle 400C erstrecken sich die MD-Kontaktstrukturen 421, 423, 425, 427, 429 kontinuierlich entlang der Y-Achse, um in elektrischem Kontakt mit mehreren aktiven Bereichen zu stehen, d. h. in elektrischem Kontakt mit beiden aktiven Bereichen 401, 402 zu stehen. Mit anderen Worten, eine Gruppe der MD-Kontaktstrukturen 421, 423, 425, 427, 429 erstreckt sich kontinuierlich von dem ersten aktiven Bereich 401 zu dem zweiten aktiven Bereich 402, um eine entsprechende Gruppe der MD-Kontaktstrukturen 431, 433, 435, 437, 439 über dem zweiten aktiven Bereich 402 zu bilden. Die MD-Kontaktstrukturen 421, 423, 425, 427, 429 sind erweiterte MD-Kontaktstrukturen.
  • Anstelle der VD-Durchkontaktierung-Strukturen 431-439, die elektrisch mit der VSS-Stromschiene oder der M0 leitfähigen Struktur 475 in der Kopfzelle 400A gekoppelt sind, umfasst die Kopfzelle 400C eine Reihe von VD-Durchkontaktierung-Strukturen, die mit 465, 466 dargestellt sind, die über den MD-Kontaktstrukturen 431-439 angeordnet sind, die über dem aktiven Bereich 402 angeordnet sind, und in elektrischem Kontakt damit stehen. Eine weitere M0 leitfähige Struktur 477 befindet sich über der weiteren Gruppe von VD-Durchkontaktierung-Strukturen einschließlich der VD-Durchkontaktierung-Strukturen 465, 466 und steht in elektrischem Kontakt damit. Obwohl die M0 leitfähige Struktur 476 in der Beispielkonfiguration in 4C enthalten ist, ist es unbenutzt und kann in einer oder mehreren Ausführungsformen weggelassen werden. In mindestens einer Ausführungsform sind die MD-Kontaktstrukturen 431-439, die über dem aktiven Bereich 402 angeordnet sind, durch die M0 leitfähige Struktur 476 und nicht durch die M0 leitfähige Struktur 477 elektrisch miteinander gekoppelt.
  • Die Beschriftungen auf der linken Seite von 4C zeigen Signale oder Spannungen an, die für die M0 leitfähige Struktur 471-474,477 gelten. Neben den M0 leitfähigen Strukturen 471, 473, die in ähnlicher Weise wie bei der Kopfzelle 400A als VDD-Stromschienen konfiguriert sind, umfasst die Kopfzelle 400C außerdem die M0 leitfähige Struktur 477, die als zusätzliche VDD-Stromschiene konfiguriert ist. Die VDD-Stromschienen bzw. M0 leitfähige Strukturen 471, 473, 477 sind alle über die erweiterten MD-Kontaktstrukturen 421, 423, 425, 427, 429 und die entsprechenden VD-Durchkontaktierung-Strukturen elektrisch mit dem ersten Anschluss des Transistors P1 gekoppelt. Diese Konfiguration entspricht der Kopfschaltung 300C, bei der die vorbestimmte Spannung an den Anschlüssen des Transistors N1 VDD angelegt ist. Die zusätzlichen VDD-Stromschienen tragen dazu bei, den RON zu reduzieren und/oder die Stromdichte für die Stromversorgung durch eine Kopfschaltung zu erhöhen, die der Kopfzelle 400C entspricht. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in einer IC-Vorrichtung mit einer solchen Kopfschaltung erreichbar.
  • 4D ist eine schematische Ansicht eines Layout-Diagramms einer Kopfzelle 400D, gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Kopfzelle 400D der Kopfschaltung 300D. In mindestens einer Ausführungsform ist die Kopfzelle 400D als Standardzelle in einer Standardzellenbibliothek auf einem nicht-transitorischen computerlesbaren Medium gespeichert. Entsprechende Merkmale in 4A und 4D sind mit denselben Bezugsziffern bezeichnet. Der Einfachheit halber wird in 4D die Zellgrenze der Kopfzelle 400D, die der Rand 480 der Kopfzelle 400A ähnlich ist, weggelassen. Die Kopfzelle 400D unterscheidet sich von der Kopfzelle 400A in den hier beschriebenen Merkmalen.
  • Anstelle der VD-Durchkontaktierung-Strukturen 431-439, die elektrisch mit der VSS-Stromschiene oder der M0 leitfähigen Struktur 475 in der Kopfzelle 400A gekoppelt sind, umfasst die Kopfzelle 400D eine Reihe von VD-Durchkontaktierung-Strukturen, die mit 465, 466 dargestellt sind, die über den MD-Kontaktstrukturen 431-439 angeordnet sind, die über dem aktiven Bereich 402 angeordnet sind, und in elektrischem Kontakt damit stehen. Eine weitere M0 leitfähige Struktur 477 befindet sich über der weiteren Reihe von VD-Durchkontaktierung-Strukturen einschließlich der VD-Durchkontaktierung-Strukturen 465, 466 und steht in elektrischem Kontakt damit. Obwohl die M0 leitfähige Struktur 476 in der Beispielkonfiguration in 4D enthalten ist, ist es unbenutzt und kann in einer oder mehreren Ausführungsformen weggelassen werden. In mindestens einer Ausführungsform sind die MD-Kontaktstrukturen 431-439 über dem aktiven Bereich 402 durch die M0 leitfähige Struktur 476 und nicht durch die M0 leitfähige Struktur 477 elektrisch miteinander gekoppelt.
  • Die Beschriftungen auf der linken Seite von 4D zeigen Signale oder Spannungen an, die für die M0 leitfähige Strukturen 471-474, 477 gelten. Die M0 leitfähige Struktur 477 ist für den Empfang des Steuersignals Control konfiguriert. Diese Konfiguration entspricht der Kopfschaltung 300D, bei der die vorbestimmte Spannung an den Anschlüssen des Transistors N1 das Steuersignal „Control“ ist. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in einer Kopfschaltung, die der Kopfzelle 400D entspricht, und/oder in einer ID-Vorrichtung, die eine solche Kopfschaltung umfasst, erzielbar.
  • 4E ist eine schematische Ansicht eines Layout-Diagramms einer Kopfzelle 400E, gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Kopfzelle 400E der Kopfschaltung 300E. In mindestens einer Ausführungsform ist die Kopfzelle 400E als Standardzelle in einer Standardzellenbibliothek auf einem nicht-transitorischen computerlesbaren Medium gespeichert. Entsprechende Merkmale in 4D und 4E sind mit denselben Bezugsziffern bezeichnet. Der Einfachheit halber wird in 4E die Zellenrand der Kopfzelle 400E, die der Begrenzung 480 der Kopfzelle 400A ähnelt, weggelassen.
  • Die Kopfzelle 400E ist ähnlich wie die Kopfzelle 400D, mit Ausnahme des Signals, das an die M0 leitfähige Struktur 477 angelegt wird. Die Beschriftungen auf der linken Seite von 4E zeigen Signale oder Spannungen an, die an den M0 leitfähigen Strukturen 471-474, 477 anliegen. Anstelle des Steuersignals Control wie in der Kopfzelle 400D ist die M0 leitfähige Struktur 477 in der Kopfzelle 400E so konfiguriert, dass es ein anderes Signal oder eine andere Spannung Vp als das Steuersignal „Control“ und die Stromversorgungsspannungen TVDD, VDD, VSS empfängt. Diese Konfiguration entspricht der Kopfschaltung 300E, bei der die vorbestimmte Spannung an den Anschlüssen des Transistors N1 das Signal Vp ist. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in einer Kopfschaltung, die der Kopfzelle 400E entspricht, und/oder in einem IC-Bauelement, das eine solche Kopfschaltung umfasst, erzielbar.
  • 5A ist eine schematische Querschnittsansicht, die entlang der Linie V-V in 4A aufgenommen wurde, einer IC-Vorrichtung 500 gemäß einigen Ausführungsformen. Die IC-Vorrichtung 500 umfasst einen Schaltungsbereich, der der in Bezug auf 4A beschriebenen Kopfzelle 400A entspricht. Komponenten in 5A, die entsprechende Komponenten in 4A haben, sind mit denselben Bezugszeichen von 4A bezeichnet.
  • Wie in 5A dargestellt, umfasst die IC-Vorrichtung 500 ein Substrat 550, über dem der Schaltungsbereich ausgebildet ist, der der Kopfzelle 400A entspricht. Das Substrat 550 hat eine Dickenrichtung entlang einer Z-Achse. P-Typ- und N-Typ-Dotierstoffe werden zu dem Substrat 550 hinzugefügt, um entsprechend einen P-dotierten Bereich 551 und einen N-dotierten Bereich 552 zu bilden, die den aktiven Bereichen 401, 402 entsprechen, und um auch eine N-Wanne 553 zu bilden, in der der P-dotierte Bereich 551 gebildet wird. In einigen Ausführungsformen werden Isolationsstrukturen zwischen benachbarten P-Wanne/P-dotierten Bereichen und N-Wanne/N-dotierten Bereichen gebildet. Der Einfachheit halber sind die Isolationsstrukturen in 5A weggelassen. Der P-dotierte Bereich 551 definiert eine Source/Drain eines PMOS-Bauelements, das den Transistor P1 bildet. Der N-dotierte Bereich 552 definiert eine Source/Drain eines NMOS-Bauelements, das den Transistor N2 bildet.
  • Die IC-Vorrichtung 500 umfasst ferner MD-Kontaktstrukturen zur elektrischen Kopplung der Source/Drains der PMOS- und NMOS-Vorrichtungen mit anderen Schaltungselementen in der Schaltung der IC-Vorrichtung 500. Zum Beispiel liegen die MD-Kontaktstrukturen 421, 431 entsprechend über dem P-dotierten Bereich 551 und dem N-dotierten Bereich 552 und stehen inektrischem Kontakt damit.
  • Das IC-Bauelement 500 umfasst ferner VD-, VG-Durchkontaktierung-Strukturen, die über entsprechenden MD-Kontaktstrukturen und/oder Gate-Bereichen angeordnet sind und in elektrischem Kontakt damit stehen. Obwohl VG-Durchkontaktierung-Strukturen in der Querschnittsansicht von 5A nicht sichtbar sind, zeigt 5 beispielsweise VD-Durchkontaktierung-Strukturen 450, 454, die über der MD-Kontaktstruktur 421 angeordnet ist und in elektrischem Kontakt damit steht, und eine VD-Durchkontaktierung-Struktur 456, die über der MD-Kontaktstruktur 431 angeordnet ist und in elektrischem Kontakt damit steht.
  • Das IC-Bauelement 500 umfasst ferner eine Verbindungsstruktur 560, die sich über den Durchkontaktierung-Strukturen VD, VG befindet. Die Verbindungsstruktur 560 umfasst eine Vielzahl von Metallschichten M0, M1, ... und eine Vielzahl von Durchkontaktierung-Schichten V0, VI, ..., die abwechselnd in der Dickenrichtung des Substrats 550, d. h. entlang der Z-Achse, angeordnet sind. Die Verbindungsstruktur 560 umfasst ferner verschiedene dielektrische Zwischenschichten (ILD) (nicht dargestellt), in die die Metallschichten und Durchkontaktierung-Schichten eingebettet sind. Die Metallschichten und Durchkontaktierung-Schichten der Verbindungsstruktur 560 sind so konfiguriert, dass sie verschiedene Elemente oder Schaltungen der IC-Vorrichtung 500 miteinander und mit externen Schaltungselementen elektrisch koppeln. Der Einfachheit halber sind die Metallschichten und Durchkontaktierungen oberhalb der M1-Schicht in 5A weggelassen.
  • Die M0 Schicht umfasst M0 leitfähige Strukturen 471-475, die entsprechend als eine VDD-Stromschiene, eine TVDD-Stromschiene, eine weitere VDD-Stromschiene, einen Leiter zur Aufnahme und zum Anlegen des Steuersignals Control an die Gates der Transistoren P1, N1 und eine VSS-Stromschiene ausgebildet sind. Die M0 leitfähige Strukturen 471, 473, 475 liegen jeweils über den VD-Durchkontaktierung-Strukturen 450, 454, 456 und stehen in elektrischem Kontakt damit.
  • Die V0-Schicht umfasst eine V0-Durchkontaktierung-Struktur 562, die über der TVDD-Stromschiene oder der M0 leitfähigen Struktur 472 der M0 Schicht angeordnet ist und in elektrischem Kontakt damit steht. Die M1-Schicht umfasst eine M1 leitfähige Struktur 563, die über der V0-Durchkontaktierung-Struktur 562 angeordnet ist und in elektrischem Kontakt damit steht. Die V0-Durchkontaktierung-Struktur 562 und die M1 leitfähige Struktur 563 sind schematisch durch gepunktete Linien dargestellt, da in mindestens einer Ausführungsform die V0-Durchkontaktierung-Struktur 562 und/oder die M1 leitfähige Struktur 563 in der Querschnittsansicht von 5A nicht unbedingt sichtbar ist/sind. In einigen Ausführungsformen ist die M1 leitfähige Struktur 563 als TVDD-Stromschiene in der M1-Schicht konfiguriert, um TVDD über die V0-Durchkontaktierung-Strukturen 562 an die M0 leitfähige Struktur 472 anzulegen, das die TVDD-Stromschiene in der M0 Schicht ist. In mindestens einer Ausführungsform umfasst die IC-Vorrichtung 500 mehr als eine V0-Durchkontaktierung-Struktur zwischen der M1 leitfähigen Struktur 563 und der M0 leitfähigen Struktur 472, um eine ausreichende Stromdichte der Stromversorgung zu gewährleisten. In einigen Ausführungsformen ist die M0 leitfähige Struktur 474 so konfiguriert, dass es das Steuersignal „Control“ von einer entsprechenden leitfähigen Struktur der M1-Schicht über eine oder mehrere V0-Durchkontaktierung-Strukturen empfängt.
  • Wie hierin beschrieben, wird, wenn der Transistor P1 (in 5A nicht dargestellt) durch einen entsprechenden logischen Pegel des an die M0 leitfähige Struktur 474 angelegten Steuersignals EIN geschaltet wird, TVDD, das an die M0 leitfähige Struktur 472 angelegt wird, von dem Transistor P1 über die MD-Kontaktstruktur 421 und VD über Strukturen 454, 454 an die M0 leitfähige Struktur 471, 473 als VDD ausgegeben. VDD an den M0 leitfähigen Strukturen 471, 473 wird dann zum Betrieb einer mit den M0 leitfähigen Strukturen 471, 473 elektrisch gekoppelten Funktionsschaltung angelegt. Die zusätzliche VD-Durchkontaktierung-Struktur 454 und die M0 leitfähige Struktur 473 zur Ausgabe von VDD ermöglichen es in einer oder mehreren Ausführungsformen, den RON-Wert der Kopfschaltung zu verringern und/oder die Stromdichte der Stromversorgung der Funktionsschaltung zu erhöhen.
  • 5B ist eine schematische Querschnittsansicht, die entlang der Linie V'-V' in 4A aufgenommen wurde, der IC-Vorrichtung 500, gemäß einigen Ausführungsformen. Komponenten in 5B, die entsprechende Komponenten in 4A haben, sind mit den Bezugszeichen von 4A bezeichnet.
  • Wie in 5B dargestellt, umfasst die IC-Vorrichtung 500 ferner einen Gate-Stapel, der dem Gate-Bereich 412 entspricht und die dielektrischen Gate-Schichten 554, 555 und eine Gate-Elektrode 512 umfasst. Die IC-Vorrichtung 500 umfasst ferner einen weiteren Gate-Stapel, der dem Gate-Bereich 413 entspricht und die dielektrischen Gate-Schichten 554, 555 und eine Gate-Elektrode 513 umfasst. In mindestens einer Ausführungsform ersetzt eine Gate-Dielektrikumsschicht mehrere Gate-Dielektrikumsschichten 554, 555. Beispielmaterialien für die dielektrische(n) Gate-Schicht(en) umfassen HfO2, ZrO2 oder Ähnliches. Zu den Beispielmaterialien der Gate-Elektroden 512, 513 gehören Polysilizium, Metall oder ähnliches.
  • Das IC-Bauelement 500 umfasst ferner MD-Kontaktstrukturen 432, 433, 434, die elektrisch mit Source/Drains (nicht dargestellt) der NMOS-Bauelemente gekoppelt sind, die den Transistor N1 (nicht dargestellt) bilden. VD-Durchkontaktierung-Strukturen 457,458, 459 befinden sich entsprechend über und in elektrischem Kontakt mit den MD-Kontaktstrukturen 432, 433, 434. Die M0 leitfähige Struktur 475 ist über den VD-Durchkontaktierung-Strukturen 457, 458, 459 angeordnet und steht in elektrischem Kontakt damit. Als Ergebnis sind die Source/Drains der NMOS-Bauelemente, die den Transistor N1 bilden, elektrisch miteinander gekoppelt, d.h. der Transistor N1 ist elektrisch zu einem Dummy-Transistor gekoppelt, wie hierin beschrieben. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in der IC-Vorrichtung 500 erreichbar.
  • 6A ist ein schematischer Schaltplan einer Kopfschaltung 600A, gemäß einigen Ausführungsformen.
  • Die Kopfschaltung 600A besteht aus Teilschaltungen 611, 612, die an einer VSS-Stromschiene 613 elektrisch miteinander gekoppelt sind. Die Teilschaltung 611 entspricht der Kopfschaltung 300A und umfasst einen Schalttransistor P61 und einen Dummy-Transistor N61. Der Schalttransistor P61 und der Dummy-Transistor N61 entsprechen dem Schalttransistor P1 und dem Dummy-Transistor N1 der Kopfschaltung 300A. Der Transistor P61 hat einen ersten und einen zweiten Anschluss, die entsprechend mit VDD und TVDD elektrisch gekoppelt sind. Der Dummy-Transistor N61 hat einen ersten und einen zweiten Anschluss, die elektrisch mit VSS gekoppelt sind. Die Gates der Transistoren P61, N61 sind elektrisch gekoppelt, um das Steuersignal „Control“ zu empfangen. Die Teilschaltung 612 entspricht der Kopfschaltung 300A und umfasst einen Schalttransistor P62 und einen Dummy-Transistor N62. Der Schalttransistor P62 und der Dummy-Transistor N62 entsprechen dem Schalttransistor P1 und dem Dummy-Transistor N1 der Kopfschaltung 300A. Der Transistor P62 hat einen ersten und einen zweiten Anschluss, die entsprechend mit VDD und TVDD elektrisch gekoppelt sind. Der Dummy-Transistor N62 hat einen ersten und einen zweiten Anschluss, die elektrisch mit VSS gekoppelt sind. Die Gates der Transistoren P62, N62 sind elektrisch gekoppelt, um das Steuersignal „Control“ zu empfangen. Die Anschlüsse des Transistors N61 sind elektrisch mit den Anschlüssen des Transistors N62 an der VSS-Stromschiene 613 gekoppelt. Die Teilschaltungen 611, 612 sind so konfiguriert, dass sie wie in den 2 und 3A beschrieben arbeiten.
  • Die beschriebene Konfiguration, in der die Kopfschaltung 600A zwei Teilschaltungen umfasst, die der Kopfschaltung 300A entsprechen, ist ein Beispiel. Andere Konfigurationen liegen im Rahmen der verschiedenen Ausführungsformen. In einigen Ausführungsformen umfasst die Kopfschaltung 600A beispielsweise mehr als zwei Teilschaltungen und/oder die Teilschaltungen der Kopfschaltung 600A entsprechen einer beliebigen der Kopfschaltungen 300A-300E. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in der Kopfschaltung 600A und/oder einer IC-Vorrichtung, die die Kopfschaltung 600A umfasst, erzielbar.
  • 6B ist eine schematische Ansicht eines Layout-Diagramms einer Kopfzelle 600B, gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Kopfzelle 600B der Kopfschaltung 600A. In mindestens einer Ausführungsform ist die Kopfzelle 600B als Standardzelle in einer Standardzellenbibliothek auf einem nichttransitorischen computerlesbaren Medium gespeichert. Entsprechende Merkmale in 6A und 6B sind mit denselben Bezugsziffern bezeichnet. Merkmale in 6B, die entsprechende Merkmale in 4A aufweisen, werden durch die um 200 erhöhten Bezugszahlen von 4A bezeichnet. Beispielsweise entsprechen die M0 leitfähige Strukturen 671-675 und ein Rand 680 mit Kanten 681-684 in der Kopfzelle 600B den M0 leitfähige Strukturen 471-475 und dem Rand 480 mit Kanten 481-484 in der Kopfzelle 400A.
  • Die Kopfzelle 600B umfasst einen Abschnitt A, der der Teilschaltung 611 entspricht, und einen Abschnitt B, der der Teilschaltung 612 entspricht. Jeder der Abschnitte A und B der Kopfzelle 600B umfasst einen PMOS-Aktivbereich, einen NMOS-Aktivbereich, Gate-Bereiche, MD-Kontaktstrukturen, VD- und VG-Durchkontaktierung-Strukturen und M0 leitfähige Strukturen, die wie in Bezug auf 4A beschrieben angeordnet und elektrisch gekoppelt sind. Die Kopfzelle 600B umfasst ferner einen Cut-Poly-Bereich 603 einer Cut-Poly-Maske, der sich entlang der X-Achse erstreckt und einen Bereich anzeigt, in dem die Gate-Bereiche des Abschnitts A von den Gate-Bereichen des Abschnitts B getrennt sind. Der Cut-Poly-Bereich 603 ist in den Zeichnungen schematisch mit der Bezeichnung „CPO“ dargestellt.
  • Die Beschriftungen auf der linken Seite von 6B zeigen Signale oder Spannungen an, die für die M0 leitfähige Struktur gelten. Zum Beispiel sind die M0 leitfähige Strukturen 671-674 im Abschnitt A entsprechend als eine erste VDD-Stromschiene, eine erste TVDD-Stromschiene, eine zweite VDD-Stromschiene und ein erster Leiter zum Empfangen und Anlegen des Steuersignals Control an die Gates der Transistoren P61, N61 konfiguriert. Die M0 leitfähige Strukturen 681-684 im Abschnitt B entsprechen den M0 leitfähigen Strukturen 671-674 und sind entsprechend als eine dritte VDD-Stromschiene, eine zweite TVDD-Stromschiene, eine vierte VDD-Stromschiene und ein zweiter Leiter zum Empfangen und Anlegen des Steuersignals Control an die Gates der Transistoren P62, N62 konfiguriert. Die M0 leitfähige Struktur 675 ist als eine gemeinsame VSS-Stromschiene für den Abschnitt A und den Abschnitt B konfiguriert.
  • Jeder der Abschnitte A und B umfasst entlang der Y-Achse einen aktiven PMOS-Bereich und einen aktiven NMOS-Bereich und entspricht einer Kopfzelle mit einer Zellhöhe, wie in 4A beschrieben. Die Kopfzelle 600B ist eine Kombination aus zwei Kopfzellen mit einer Zellhöhe und entspricht einer Höhe, die zwei Zellhöhen entspricht, oder einer doppelten Zellhöhe. Der Einfachheit halber wird die Zellenhöhe des Abschnitts A auch als „A“ und die Zellenhöhe des Abschnitts B auch als „B“ bezeichnet. Die Zellhöhe A ist eine Abmessung entlang der Y-Achse von der Kante 681 der Begrenzung 680 zu einer Mittellinie 604 des Schnittpolybereichs 603. Die Zellhöhe B ist eine Abmessung entlang der Y-Achse von der Kante 682 der Begrenzung 680 bis zur Mittellinie 604 des Cut-Poly-Bereichs 603. In einigen Ausführungsformen ist die Zellhöhe A gleich der Zellhöhe B. In einer oder mehreren Ausführungsformen ist die Zellhöhe A verschieden von der Zellhöhe B. Die beschriebene Konfiguration der Kopfzelle 600B als Kopfzelle mit doppelter Zellhöhe ist ein Beispiel. Andere Konfigurationen, bei denen die Kopfzelle 600B eine Zellenhöhe aufweist, die größer als die doppelte Zellenhöhe ist, liegen im Rahmen verschiedener Ausführungsformen.
  • Neben der Zellenhöhe können sich die Abschnitte A und B auch in der aktiven Bereichsbreite (auch „OD-Breite“ genannt) voneinander unterscheiden. Eine aktive Bereichsbreite, oder OD-Breite, ist eine Abmessung eines aktiven Bereichs entlang der Y-Achse. Zum Beispiel hat jeder der PMOS- und NMOS-Aktivbereiche im Abschnitt A eine OD-Breite D, wie in 6B dargestellt. Jeder der PMOS- und NMOS-aktiven Bereiche im Abschnitt B hat eine OD-Breite E, wie in 6B dargestellt. In einigen Ausführungsformen ist die OD-Breite D gleich der OD-Breite E. In einer oder mehreren Ausführungsformen unterscheidet sich die OD-Breite D von der OD-Breite E. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in einer Kopfschaltung, die der Kopfzelle 600B entspricht, oder einer IC-Vorrichtung, die eine solche Kopfschaltung umfasst, erreichbar.
  • 7A und 7B sind Tabellen 700A und 700B, die schematisch verschiedene Layout-Diagrammkonfigurationen mit unterschiedlichen Zellenhöhen gemäß einigen Ausführungsformen zeigen. Die Tabellen 700A, 700B zeigen verschiedene Situationen, in denen eine oder mehrere Einzelkopfzellen zu einer größeren Kopfzelle kombinierbar sind. In einigen Ausführungsformen entspricht jede Einzelkopfzelle einer der Kopfzellen 400A-400E in 4A-4E, oder dem Abschnitt A oder dem Abschnitt B in 6B.
  • Die Tabelle 700A in 7A zeigt verschiedene Layout-Diagrammkonfigurationen, bei denen die Zellenhöhen der Einzelkopfzellen gemäß einigen Ausführungsformen gleich oder unterschiedlich sind.
  • Wie in Spalte 710 der Tabelle 700A gezeigt, besteht eine Kopfzelle mit einfacher Zellhöhe aus einer Einzelkopfzelle mit einer Zellhöhe A. Für eine solche Kopfzelle ist eine Konfiguration mit A angegeben.
  • Wie in Spalte 720 der Tabelle 700A gezeigt, ist eine Kopfzelle mit doppelter Zellenhöhe eine Kombination aus zwei Einzelkopfzellen mit den entsprechenden Zellenhöhen A und B. Es gibt zwei Situationen, in denen sich A von B unterscheidet und in denen A gleich B ist. Für A, das sich von B unterscheidet, gibt es zwei Konfigurationen, d. h. AB, wie in 6A dargestellt, und BA, die eine umgekehrte Konfiguration von 6B ist, bei der die Abschnitte A und B entlang der Y-Achse vertauscht sind. Wenn A gleich B ist, gibt es eine Konfiguration AA, die der Konfiguration in 6B entspricht, bei der die Zellenhöhen A und B gleich sind.
  • Wie in Spalte 730 der Tabelle 700A gezeigt, ist eine Kopfzelle mit dreifacher Zellenhöhe eine Kombination aus drei Einzelkopfzellen mit entsprechenden Zellenhöhen A, B, C. Es gibt drei Situationen, in denen alle drei Zellenhöhen A, B, C unterschiedlich sind, in denen zwei der Zellenhöhen gleich sind und in denen alle drei Zellenhöhen gleich sind. Für Situationen, in denen alle drei Zellenhöhen A, B, C unterschiedlich sind, gibt es sechs verschiedene Konfigurationen, in denen die drei Zellen des Einzelkopfes mit den entsprechenden Zellenhöhen A, B, C entlang der Y-Achse übereinander gestapelt werden können, d. h. ABC, ACB, BAC, BCA, CAB, CBA. Für Situationen, in denen zwei der Zellenhöhen gleich sind, z. B. A ist gleich C, gibt es drei verschiedene Konfigurationen, in denen die drei Zellen des Einzelkopfes mit den entsprechenden Zellenhöhen A, A, B entlang der Y-Achse übereinander gestapelt werden können, z. B. AAB, ABA, BAA. Für Situationen, in denen alle Zellenhöhen gleich sind, z. B. A, B und C gleich sind, gibt es eine Konfiguration AAA.
  • Wie in Spalte 740 der Tabelle 700A gezeigt, sind gemäß verschiedenen Ausführungsformen weitere Konfigurationen möglich, bei denen mehr als drei Einzelkopfzellen zu einer größeren Kopfzelle kombinierbar sind. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in Kopfschaltungen, die den in Bezug auf 7A beschriebenen Kopfzellen entsprechen, und/oder in IC-Bauelementen, die solche Kopfschaltungen umfassen, erzielbar.
  • Die Tabelle 700B in 7B zeigt verschiedene Layout-Diagramm-Konfigurationen, bei denen die OD-Breiten der Einzelkopfzellen gemäß einigen Ausführungsformen gleich oder unterschiedlich sind.
  • Wie in Spalte 712 der Tabelle 700B gezeigt, besteht eine Kopfzelle mit einfacher Zellenhöhe aus einer Einzelkopfzelle mit einer OD-Breite D. Für eine solche Kopfzelle ist eine Konfiguration bei D angegeben.
  • Wie in Spalte 722 der Tabelle 700B gezeigt, ist eine Kopfzelle mit doppelter Zellenhöhe eine Kombination aus zwei Einzelkopfzellen mit den entsprechenden OD-Breiten D und E. Es gibt zwei Situationen, in denen sich D von E unterscheidet und in denen D gleich E ist. Für D, das sich von E unterscheidet, gibt es zwei Konfigurationen, d.h. DE, wie in 6B dargestellt, und ED, die eine umgekehrte Konfiguration von 6B ist, bei der die Abschnitte A und B entlang der Y-Achse vertauscht sind. Für D, das mit E übereinstimmt, gibt es eine Konfiguration DD, die der Konfiguration in 6B entspricht, bei der die OD-Breiten D und E gleich sind.
  • Wie in Spalte 732 der Tabelle 700B gezeigt, ist eine Kopfzelle mit dreifacher Zellenhöhe eine Kombination aus drei Einzelkopfzellen mit entsprechenden OD-Breiten D, E, F. Es gibt drei Situationen, in denen alle drei OD-Breiten D, E, F unterschiedlich sind, in denen zwei der OD-Breiten gleich sind und in denen alle drei OD-Breiten gleich sind. Für Situationen, in denen alle drei OD-Breiten D, E, F unterschiedlich sind, gibt es sechs verschiedene Konfigurationen, in denen die drei Einzelkopfzellen mit den entsprechenden OD-Breiten D, E, F entlang der Y-Achse übereinander gestapelt werden können, d. h. DEF, DFE, EDF, EFD, FDE, FED. Für Situationen, in denen zwei der OD-Breiten gleich sind, z. B. D ist gleich F, gibt es drei verschiedene Konfigurationen, in denen die drei Einzelkopfzellen mit den entsprechenden OD-Breiten D, D, E entlang der Y-Achse übereinander gestapelt werden können, d. h. DDE, DED, EDD. Für Situationen, in denen alle OD-Breiten gleich sind, z. B. D, E und F gleich sind, gibt es eine Konfiguration DDD.
  • Wie in Spalte 742 der Tabelle 700B gezeigt, sind gemäß verschiedenen Ausführungsformen weitere Konfigurationen möglich, bei denen mehr als drei Einzelkopfzellen zu einer größeren Kopfzelle kombinierbar sind. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in Kopfschaltungen, die den mit Bezug auf 7B beschriebenen Kopfzellen entsprechen, und/oder IC-Vorrichtungen, die solche Kopfschaltungen umfassen, erreichbar.
  • In einigen Ausführungsformen sind die Konfigurationen und/oder Vorteile für Kopfzellen und Kopfschaltungen, die in Bezug auf 3A-7B beschriebenen Konfigurationen und/oder Vorteile für Fusszellen und Fussschaltungen gelten auch für Fusszellen und Fussschaltungen, wobei PMOS, NMOS, TVDD, VDD, VSS in Kopfzellen und Kopfschaltungen NMOS, PMOS, TVSS, VSS, VDD in Fusszellen und Fussschaltungen entsprechen. Mehrere Beispiele von Fusszellen und Fussschaltungen, wie sie in 8A-8E und 9A-9C.
  • 8A-8E sind schematische Schaltpläne verschiedener Fussschaltungen 800A-800E, gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entsprechen eine oder mehrere der Fussschaltungen 800A-800E der Fussschaltung 220 in 2. Komponenten in 8A-8E, die entsprechende Komponenten in 2 aufweisen, sind mit denselben Bezugsziffern von 2 oder mit den um 600 erhöhten Bezugsziffern von 2 bezeichnet.
  • In 8A-8E umfasst jede der Fussschaltungen 800A-800E einen ersten Transistor N2 und einen zweiten Transistor P2, wie mit Bezug auf 2 beschrieben. Insbesondere sind die Gate-Anschlüsse der Transistoren N2, P2 elektrisch gekoppelt, um ein Steuersignal „Control“ zu empfangen, das dem Steuersignal CS2 in 2 entspricht. Der Transistor N2 ist ein Schalttransistor und umfasst einen ersten Anschluss 821, der elektrisch mit einer VSS-Stromschiene gekoppelt ist, und einen zweiten Anschluss 822, der elektrisch mit einer TVSS-Stromschiene gekoppelt ist. Der Transistor P2 ist als Dummy-Transistor elektrisch gekoppelt und umfasst einen ersten Anschluss 825 und einen zweiten Anschluss 826, die elektrisch gekoppelt sind, um die gleiche vorbestimmte Spannung zu empfangen.
  • Die vorbestimmte Spannung an den Anschlüssen 825, 826 des Transistors P2 ist bei den Fussschaltungen 800A-800E unterschiedlich. In der Fussschaltung 800A in 8A ist die vorbestimmte Spannung an den Anschlüssen 825, 826 des Transistors P2 VDD. In der Fussschaltung 800B in 8B ist die vorbestimmte Spannung an den Anschlüssen 825, 826 des Transistors P2 TVSS. In der Fussschaltung 800C in 8C ist die vorbestimmte Spannung an den Anschlüssen 825, 826 des Transistors P2 VSS. In der Fussschaltung 800D in 8D ist die vorbestimmte Spannung an den Anschlüssen 825, 826 des Transistors P2 das Steuersignal „Control“. In der Fussschaltung 800E in 8E ist die vorbestimmte Spannung an den Anschlüssen 825, 826 des Transistors P2 Vp, die eine andere Spannung oder ein anderes Signal als die Stromversorgungsspannungen VDD, TVSS und VSS und das Steuersignal „Control“ ist. Wie hier beschrieben, umfassen Beispiele für die vorbestimmte Spannung an den Anschlüssen 825, 826 des Transistors P2 gemäß einigen Ausführungsformen eine Stromversorgungsspannung, wie VDD, TVSS oder VSS, ein Steuersignal, wie Control, oder eine andere Spannung als VDD, TVSS, VSS und Control. Andere Spannungskonfigurationen liegen im Rahmen der verschiedenen Ausführungsformen. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in einer oder mehreren der Fussschaltungen 800A-800E und/oder IC-Vorrichtungen, die eine oder mehrere der Fussschaltungen 800A-800E umfassen, erreichbar.
  • 9A ist eine schematische Ansicht eines Layout-Diagramms einer Fusszelle 900A, gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Fusszelle 900A der Fussschaltung 800A. In mindestens einer Ausführungsform ist die Fusszelle 900A als Standardzelle in einer Standardzellenbibliothek auf einem nicht-transitorischen computerlesbaren Medium gespeichert.
  • In der Beispielkonfiguration in 9A ist die Fusszelle 900A ein Spiegelbild der Kopfzelle 400A in 4A. Beispielsweise wird die Fusszelle 900A durch Kippen der Kopfzelle 400A senkrecht zur X-Achse erhalten. In einigen Ausführungsformen werden Beispiellayouts von Fusszellen, die den Fussschaltungen 800B-800E entsprechen, durch Kippen der entsprechenden Kopfzellen 400B-400E senkrecht zur X-Achse erhalten. Komponenten in 9A, die entsprechende Komponenten in 4A haben, werden durch die um 500 erhöhten Bezugszahlen von 9A bezeichnet. Beispielsweise entsprechen die M0 leitfähige Strukturen 971-975 und ein Rand 980 mit Kanten 981-984 in der Fusszelle 900A den M0 leitfähige Strukturen 471-475 und dem Rand 480 mit Kanten 481-484 in der Kopfzelle 400A.
  • Die Beschriftungen auf der linken Seite von 9A zeigen Signale oder Spannungen an, die für die M0 leitfähige Strukturen 971-975 gelten. Beispielsweise ist die M0 leitfähige Struktur 971 als eine erste Stromschiene, z. B. eine VSS-Stromschiene, konfiguriert, um VSS an eine Funktionsschaltung zu liefern, die mit VSS betrieben werden kann. Die M0 leitfähige Struktur 972 ist als eine zweite Stromschiene, z. B. eine TVSS-Stromschiene, konfiguriert, um TVSS von einer anderen Schaltung zu empfangen, wie hier beschrieben. In mindestens einer Ausführungsform wird TVSS von einer leitfähigen Struktur oder einer Stromschiene in einer Metallschicht oberhalb der M0 Schicht, z. B. in der M1-Schicht, durch eine oder mehrere V0-Durchkontaktierung-Strukturen an die M0 leitfähige Struktur 972 angelegt. Die M0 leitfähige Struktur 973 ist als eine weitere VSS-Stromschiene zur Versorgung der Funktionsschaltung mit VSS konfiguriert. Die M0 leitfähige Struktur 974 ist so konfiguriert, dass es das Steuersignal „Control“ an die Gate-Anschlüsse der Transistoren N2, P2 anlegt. Die M0 leitfähige Struktur 975 ist als dritte Stromschiene, z. B. eine VDD-Stromschiene, konfiguriert, die den ersten und zweiten Anschluss des Transistors P2 elektrisch miteinander koppelt. Diese Konfiguration entspricht der Fussschaltung 800A, bei der die vorbestimmte Spannung an den Anschlüssen des Transistors P2 VDD ist. In mindestens einer Ausführungsform tragen die zusätzlichen VSS-Stromschienen 971, 973 und die entsprechenden VD-Durchkontaktierung-Strukturen dazu bei, einen oder mehrere der beschriebenen Vorteile zu erreichen, wie z. B. eine erhöhte Leistungsstromdichte, einen reduzierten RON, eine verringerte Chip- oder Waferfläche oder ähnliches.
  • 9B ist ein schematischer Schaltplan einer Fussschaltung 900B, gemäß einigen Ausführungsformen.
  • Die Fussschaltung 900B besteht aus Teilschaltungen 911, 912, die an einer VDD-Stromschiene 913 elektrisch miteinander gekoppelt sind. Die Teilschaltung 911 entspricht der Fussschaltung 800A und besteht aus einem SchalttransistorN91 und einem Dummy- Transistor P91. Der Schalttransistor N91 und der Dummy- Transistor P91 entsprechen dem Schalttransistor N2 und dem Dummy-Transistor P2 der Fussschaltung 800A. Der Transistor N91 hat einen ersten und einen zweiten Anschluss, die entsprechend mit VSS und TVSS elektrisch gekoppelt sind. Der Dummy-Transistor P91 hat einen ersten und einen zweiten Anschluss, die elektrisch mit VDD gekoppelt sind. Die Gates der Transistoren N91, P91 sind elektrisch gekoppelt, um das Steuersignal „Control“ zu empfangen. Die Teilschaltung 912 entspricht der Fussschaltung 800A und besteht aus einem Schalttransistor N92 und einem Dummy-Transistor P92. Der Schalttransistor N92 und der Dummy-Transistor P92 entsprechen dem Schalttransistor N2 und dem Dummy-Transistor P2 der Fussschaltung 800A. Der Transistor N92 hat einen ersten und einen zweiten Anschluss, die entsprechend mit VSS und TVSS elektrisch gekoppelt sind. Der Dummy-Transistor P92 hat einen ersten und einen zweiten Anschluss, die elektrisch mit VDD gekoppelt sind. Die Gates der Transistoren N92, P92 sind elektrisch gekoppelt, um das Steuersignal „Control“ zu empfangen. Die Anschlüsse des Transistors P91 sind elektrisch mit den Anschlüssen des Transistors P92 an der VDD-Stromschiene 913 gekoppelt. Die Teilschaltungen 911, 912 sind so konfiguriert, dass sie wie in 2 beschrieben arbeiten.
  • Die beschriebene Konfiguration, bei der die Fussschaltung 900B aus zwei Teilschaltungen besteht, die der Fussschaltung 800A entsprechen, ist ein Beispiel. Andere Konfigurationen liegen im Rahmen der verschiedenen Ausführungsformen. In einigen Ausführungsformen umfasst der Fussschaltung 900B beispielsweise mehr als zwei Teilschaltungen und/oder die Teilschaltungen des Fussschaltungen 900B entsprechen einem der Fussschaltungen 800A-800E. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in der Fussschaltung 900B und/oder einer IC-Vorrichtung, die die Fussschaltung 900B umfasst, erzielbar.
  • 9C ist eine schematische Ansicht eines Layout-Diagramms einer Fusszelle 900C, in Übereinstimmung mit einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Fusszelle 900C der Fussschaltung 900B. In mindestens einer Ausführungsform ist die Fusszelle 900C als Standardzelle in einer Standardzellenbibliothek auf einem nichttransitorischen computerlesbaren Medium gespeichert. Entsprechende Merkmale in 9B und 9C sind mit den gleichen Bezugsziffern bezeichnet.
  • In der Beispielkonfiguration in 9C ist das Layout der Fusszelle 900C das gleiche wie das Layout der Kopfzelle 600B, wenn PMOS, NMOS, TVDD, VDD, VSS in der Kopfzelle 600B entsprechend durch NMOS, PMOS, TVSS, VSS, VDD in der Fusszelle 900C ersetzt werden. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in einer Fussschaltung, die der Fusszelle 900C entspricht, und/oder in einem IC-Bauelement, das eine solche Fussschaltung umfasst, erzielbar.
  • 10A ist ein Flussdiagramm eines Verfahrens 1000A zur Erzeugung eines Layout-Diagramms und zur Verwendung des Layout-Diagramms zur Herstellung eines IC-Bauelements in Übereinstimmung mit einigen Ausführungsformen.
  • Das Verfahren 1000A lässt sich beispielsweise mit dem EDA-System 1500 (15, siehe unten) und einem Fertigungssystem für integrierte Schaltungen (IC) 1600 (16, siehe unten) gemäß einigen Ausführungsformen implementieren. Was das Verfahren 1000A betrifft, so umfassen Beispiele für das Layout-Diagramm die hierin offenbarten Layout-Diagramme oder ähnliches. Beispiele für eine gemäß Verfahren 1000A herzustellende IC-Vorrichtung umfassen IC-Vorrichtungen mit einer oder mehreren Leistungssteuerschaltungen einschließlich einer oder mehrerer Kopfschaltungen und/oder Fussschaltungen, wie hierin beschrieben. In 10A umfasst das Verfahren 1000A die Blöcke 1005, 1015.
  • In Block 1005 wird ein Layout-Diagramm erzeugt, das unter anderem Muster umfasst, die einen oder mehrere Schaltungsbereiche, Schaltungen, Schaltungen oder Zellen darstellen, wie sie in 4A-4E, 6B, 7A, 7B, 9A, 9C, oder dergleichen. Ein Beispiel für eine IC-Vorrichtung, die einem durch Block 1005 erzeugten Layout-Diagramm entspricht, umfasst eine IC-Vorrichtung mit einer oder mehreren Leistungssteuerschaltungen, einschließlich Kopfschaltungen und/oder Fussschaltungen, wie hier beschrieben. Block 1005 wird weiter unten in Bezug auf 10B näher erläutert. Von Block 1005 geht der Fluss weiter zu Block 1015.
  • In Block 1015 werden auf der Grundlage des Layout-Diagramms (A) eine oder mehrere fotolithografische Belichtungen vorgenommen oder (b) eine oder mehrere Halbleitermasken hergestellt oder (C) eine oder mehrere Komponenten in einer Schicht eines IC-Bauelements hergestellt. Block 1015 wird weiter unten in Bezug auf 10C ausführlicher besprochen.
  • 10B ist ein Flussdiagramm eines Verfahrens 1000B zum Erzeugen eines Layout-Diagramms gemäß einigen Ausführungsformen. Insbesondere zeigt das Flussdiagramm von 10B zusätzliche Blöcke, die ein Beispiel für Verfahren demonstrieren, die in Block 1005 von 10A gemäß einer oder mehreren Ausführungsformen implementierbar sind. In 10B umfasst der Block 1005 die Blöcke 1025, 1035.
  • In Block 1025 wird mindestens eine Zelle mit mindestens einer Kopfschaltung und/oder Fussschaltung erzeugt oder aus einer Zellenbibliothek abgerufen. Beispielsweise wird eine Kopfzelle und/oder eine Fusszelle, die einem oder mehreren der in den FIGs beschriebenen Layout-Diagramme entspricht, erzeugt. 4A-4E, 6B, 7A, 7B, 9A, 9C oder dergleichen beschrieben sind, erzeugt oder aus einer Zellenbibliothek abgerufen. In mindestens einer Ausführungsform wird die Kopfzelle und/oder die Fusszelle so ausgewählt, dass sie auf der Grundlage des RON abgerufen oder erzeugt wird, der erforderlich ist, um den beabsichtigten Betrieb einer Funktionsschaltung zu gewährleisten, für die die Stromversorgung über die Kopfzelle und/oder die Fusszelle bereitgestellt werden soll. Andere Überlegungen zum Abrufen oder Erzeugen der Kopfzelle und/oder Fusszelle beinhalten, sind aber nicht beschränkt auf, Zellhöhen und OD-Breiten von einer oder mehreren anderen Zellen, mit denen die Kopfzelle und/oder Fusszelle in Anschlag gebracht werden soll.
  • In Block 1035 wird die mindestens eine Zelle mit mindestens einer Kopf- und/oder Fussschaltung an eine oder mehrere andere Zellen im Layout-Diagramm angefügt. In einigen Ausführungsformen werden mehrere Kopf- oder Fusszellen aneinandergereiht, um eine größere Kopf- oder Fusszelle zu bilden, wie in den 7A-7B. In einer oder mehreren Ausführungsformen wird die mindestens eine Zelle mit mindestens einer Kopfschaltung und/oder Fussschaltung an andere Zellen angrenzend platziert, die die Funktionsschaltung bilden, für den die Stromversorgung durch die Kopfzelle und/oder Fusszelle bereitgestellt werden soll. In mindestens einer Ausführungsform ist das erzeugte Layout-Diagramm der IC-Vorrichtung auf einem nicht-transitorischen computerlesbaren Medium gespeichert.
  • 10C ist ein Flussdiagramm eines Verfahrens 1000C zur Herstellung einer oder mehrerer Komponenten einer IC-Vorrichtung, basierend auf dem Layout-Diagramm, gemäß einigen Ausführungsformen. Insbesondere zeigt das Flussdiagramm von 10C zusätzliche Blöcke, die ein Beispiel für Verfahren demonstrieren, die gemäß einer oder mehrerer Ausführungsformen in Block 1015 von 10A implementiert werden können. In 10C umfasst der Block 1015 die Blöcke 1045, 1055, 1065.
  • In Block 1045 werden aktive Bereiche und mindestens ein Gate-Bereich über einem Substrat gebildet, um erste und zweite Transistoren unterschiedlichen Typs zu konfigurieren. In einigen Ausführungsformen entsprechen die aktiven Bereiche, Gate-Bereiche und/oder Transistoren einem oder mehreren der aktiven Bereiche, Gate-Bereiche und/oder Transistoren, die in Bezug auf die 2-9C beschrieben sind.
  • Ein beispielhafter Herstellungsprozess beginnt mit einem Substrat, wie dem in 5A beschriebenen Substrat 550. Das Substrat umfasst in mindestens einer Ausführungsform Silizium, Silizium-Germanium (SiGe), Gallium-Arsen oder andere geeignete Halbleitermaterialien. In einigen Ausführungsformen umfasst das Substrat ein isolierendes Substrat oder ein Silizium-auf-Isolator (SOI)-Substrat. Aktive Bereiche werden in oder über dem Substrat gebildet, wobei eine oder mehrere Masken verwendet werden, die einem oder mehreren aktiven Bereichen in den hier beschriebenen Layout-Diagrammen entsprechen. Zum Beispiel werden ein PMOS-aktiver Bereich 401 und ein NMOS-aktiver Bereich 402 wie in 4A beschrieben ausgebildet.
  • Eine Schicht aus dielektrischem Gate-Material wird über dem Substrat abgeschieden. Zu den Beispielmaterialien der dielektrischen Gate-Materialschicht gehören u. a. eine High-k-dielektrische Schicht, eine Grenzflächenschicht und/oder Kombinationen davon. In einigen Ausführungsformen wird die Schicht aus dielektrischem Gate-Material durch Atomlagenabscheidung (ALD) oder andere geeignete Techniken auf dem Substrat abgeschieden. Eine Gate-Elektrodenschicht wird über der Gate-Dielektrikum-Schicht abgeschieden. Beispielmaterialien für die Gate-Elektrodenschicht sind unter anderem Polysilizium, Metall, Al, AlTi, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN und/oder andere geeignete leitfähige Materialien. In einigen Ausführungsformen wird die Gate-Elektrodenschicht durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD oder Sputtern), Beschichtung, Atomlagenabscheidung (ALD) und/oder andere geeignete Verfahren abgeschieden. Anschließend wird ein Strukturierungsprozess durchgeführt, wobei eine oder mehrere Masken verwendet werden, die einer oder mehreren Gate-Elektroden in den hier beschriebenen Layout-Diagrammen entsprechen. Als Ergebnis wird die Gate-Dielektrikum-Schicht in eine oder mehrere Gate-Dielektrikum-Schichten strukturiert, wie z. B. die Gate-Dielektrikum-Schichten 554, 555, und die Gate-Elektroden-Schicht wird in mindestens eine Gate-Elektrode oder Gate-Struktur strukturiert, wie z. B. die in 5B beschriebene Gate-Elektrode 511 oder 512. Die mindestens eine Gate-Elektrode erstreckt sich durchgehend vom ersten aktiven Bereich zum zweiten aktiven Bereich, beispielsweise wie in 4A beschrieben.
  • In mindestens einer Ausführungsform werden Abstandshalter durch Abscheidung und Strukturierung auf gegenüberliegenden Seiten jeder Gate-Elektrode gebildet. Beispielmaterialien für die Abstandshalter sind unter anderem Siliziumnitrid, Oxynitrid, Siliziumkarbid und andere geeignete Materialien. Beispielhafte Abscheidungsprozesse umfassen, sind aber nicht beschränkt auf plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD), chemische Gasphasenabscheidung bei Unterdruck (SACVD), Atomlagenabscheidung (ALD) oder ähnliches. Beispielhafte Strukturierungsprozesse umfassen unter anderem einen Nassätzprozess, einen Trockenätzprozess oder Kombinationen davon. Drain/Source-Bereiche, wie die in 5A beschriebenen Drain/Source-Bereiche 551, 552, werden in den aktiven Bereichen des Substrats gebildet. In mindestens einer Ausführungsform werden die Drain-/Source-Bereiche durch Verwendung der Gate-Elektroden und der Abstandshalter als Maske gebildet. Die Ausbildung der Drain-/Source-Bereiche erfolgt beispielsweise durch eine Ionenimplantation oder einen Diffusionsprozess. Je nach Art der Bauelemente oder Transistoren werden die Drain/Source-Bereiche mit p-Dotierstoffen, wie Bor oder BF2, n-Dotierstoffen, wie Phosphor oder Arsen, und/oder Kombinationen davon dotiert. Dadurch werden erste und zweite Transistoren unterschiedlichen Typs durch die mindestens eine Gate-Elektrode über den entsprechenden ersten und zweiten aktiven Bereichen gebildet. In einigen Ausführungsformen werden in den beschriebenen Prozessen auch Transistoren einer Funktionsschaltung der IC-Vorrichtung gebildet.
  • In Block 1055 werden MD-Kontaktstrukturen und Durchkontaktierung-Strukturen über den aktiven Bereichen und dem Gate-Bereich gebildet. In einigen Ausführungsformen entsprechen die MD-Kontaktstrukturen und Durchkontaktierung-Strukturen einer oder mehreren MD-Kontaktstrukturen und Durchkontaktierung-Strukturen, die in den 4A-4E, 5A-5B, 6B, 9A, 9C.
  • In einem beispielhaften Herstellungsverfahren wird eine leitfähige Schicht, z. B. ein Metall, über dem Substrat mit den darauf ausgebildeten Transistoren abgeschieden, wodurch elektrische Verbindungen zu den Drain/Source-Bereichen der Transistoren hergestellt werden. Ein Planarisierungsprozess wird durchgeführt, um die leitfähige Schicht zu planarisieren, was zu MD-Kontaktstrukturen führt, wie die MD-Kontaktstrukturen 421 und 431-434, die in Bezug auf die 5A, 5B beschriebenen MD-Kontaktstrukturen 421 und 431-434, die in elektrischem Kontakt mit den darunter liegenden Drain/Source-Bereichen stehen. Der Planarisierungsprozess umfasst z. B. einen chemisch-mechanischen Polierprozess (CMP). Eine dielektrische Schicht wird über dem Substrat mit den darauf ausgebildeten Drain/Source-Kontakten abgeschieden. Die dielektrische Schicht wird geätzt, und die geätzten Abschnitte werden mit einem leitfähigen Material, z. B. einem Metall, gefüllt, um eine oder mehrere Durchkontaktierung-Strukturen zu bilden, z. B. die VD-Durchkontaktierung-Strukturen 450, 454 und 456-459, die in den 5A, 5B. Anschließend wird ein Planarisierungsprozess durchgeführt. In einigen Ausführungsformen werden in den beschriebenen Prozessen auch MD-Kontaktstrukturen und VD/VG-Durchkontaktierung-Strukturen über den Transistoren der Funktionsschaltung gebildet.
  • In Block 1065 wird eine leitfähige Schicht abgeschieden und strukturiert, um ein erstes bis viertes leitfähige Struktur zu bilden. Die erste leitfähige Struktur ist elektrisch mit einem ersten Anschluss des ersten Transistors gekoppelt, die zweite leitfähige Struktur ist elektrisch mit einem zweiten Anschluss des ersten Transistors gekoppelt, die dritte leitfähige Struktur ist elektrisch mit dem ersten Anschluss des ersten Transistors gekoppelt, und die vierte leitfähige Struktur ist elektrisch mit dem ersten und zweiten Anschluss des zweiten Transistors gekoppelt, um den zweiten Transistor als Dummy-Transistor zu bilden. In mindestens einer Ausführungsform erstrecken sich die ersten bis vierten leitfähigen Strukturen entlang der X-Achse.
  • In einem beispielhaften Herstellungsverfahren wird eine M0 Schicht, die ein leitfähiges Material, wie z. B. ein Metall, umfasst, über der planarisierten Struktur abgeschieden und gemustert, um verschiedene M0 leitfähige Strukturen zu bilden, die elektrisch mit den entsprechenden Anschlüssen der entsprechenden ersten und zweiten Transistoren gekoppelt sind, wie in Bezug auf die M0 leitfähige Strukturen 471-475 in 4A beschrieben. Die M0 Leitermuster 471-475 umfassen mindestens eine VDD-Stromschiene und mindestens eine VSS-Stromschiene. In den hier beschriebenen Beispielkonfigurationen befinden sich die leitfähigen Strukturen in der M0 Schicht. Andere Metallschichten liegen jedoch im Rahmen der verschiedenen Ausführungsformen.
  • In einigen Ausführungsformen werden nacheinander weitere Durchkontaktierung-Schichten und/oder Metallschichten über der M0 Schicht abgeschieden und strukturiert, um eine Verbindungsstruktur zu erhalten, wie z. B. die mit Bezug aufFIG. 5A, 5B. Die Verbindungsstruktur 560 koppelt die VDD- und VSS-Stromschienen, die durch die entsprechenden leitfähigen Strukturen in der M0 Schicht gebildet werden, elektrisch mit der Funktionsschaltung, um den Betrieb der Funktionsschaltung durch Stromversorgung über die VDD- und VSS-Stromschienen zu ermöglichen. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in einem IC-Bauelement erreichbar, das gemäß den beschriebenen Verfahren hergestellt wurde.
  • Die beschriebenen Methoden umfassen Beispielvorgänge, die jedoch nicht unbedingt in der gezeigten Reihenfolge ausgeführt werden müssen. Operationen können in Übereinstimmung mit dem Geist und dem Umfang der Ausführungsformen der Offenbarung hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden. Ausführungsformen, die verschiedene Merkmale und/oder verschiedene Ausführungsformen kombinieren, liegen im Rahmen der Offenbarung und sind für den Fachmann nach Durchsicht dieser Offenbarung offensichtlich.
  • 11A ist eine schematische Draufsicht auf einen planaren Transistor 1100, 11B ist eine schematische Querschnittsansicht des planaren Transistors 1100 entlang der Linie X1-X1 in 11A, und 11C ist eine schematische Querschnittsansicht des planaren Transistors 1100 entlang der Linie Y1-Y1 in 11A, in Übereinstimmung mit einigen Ausführungsformen.
  • Wie in 11A gezeigt, umfasst der planare Transistor 1100 aktive Bereiche oder Source/Drain-Bereiche 1110, 1120 und einen Gate-Bereich 1130, der sich in Y-Richtung über die Source/Drain-Bereiche 1110, 1120 erstreckt. Wie in 11B gezeigt, sind die Source-/Drain-Bereiche 1110, 1120 und der Gate-Bereich 1130 über einem Substrat 1140 ausgebildet. Wie in 11C gezeigt, ist unter dem Gate-Bereich 1130 und zwischen den Source-/Drain-Bereichen 1110, 1120 ein Kanalbereich 1150 ausgebildet.
  • 12A ist eine schematische Draufsicht auf einen FINFET 1200, 12B ist eine schematische Querschnittsansicht des FINFET 1200 entlang der Linie X2-X2 in 12A, und 12C ist eine schematische Querschnittsansicht des FINFET 1200 entlang der Linie Y2-Y2 in 12A, in Übereinstimmung mit einigen Ausführungsformen.
  • Wie in 12A gezeigt, umfasst der FINFET 1200 aktive Bereiche oder Source/Drain-Bereiche 1210, 1220 und einen Gate-Bereich 1230, der sich in der Y-Richtung durch die Source/Drain-Bereiche 1210, 1220 erstreckt. Die Source/Drain-Bereiche 1210, 1220 umfassen eine Vielzahl von Finnen 1260 (am besten in 12B zu sehen), die sich in X-Richtung erstrecken. Wie in 12B gezeigt, sind die Source-/Drain-Bereiche 1210, 1220 und der Gate-Bereich 1230 über einem Substrat 1240 ausgebildet, und die Finnen 1260 befinden sich unter dem Gate-Bereich 1230. Wie in den 12B-12C gezeigt, sind Kanalbereiche 1250 über den Finnen 1260, unter dem Gate-Bereich 1230 und zwischen den Source-/Drain-Bereichen 1210, 1220 ausgebildet.
  • 13A ist eine schematische Draufsicht auf einen Nanoblatt-FET 1300, 13B ist eine schematische Querschnittsansicht des Nanoblatt-FET 1300 entlang der Linie X3-X3 in 13A, und 13C ist eine schematische Querschnittsansicht des Nanoblatt-FET 1300 entlang der Linie Y3-Y3 in 13A, in Übereinstimmung mit einigen Ausführungsformen.
  • Wie in 13A gezeigt, umfasst der Nanoblech-FET 1300 aktive Bereiche oder Source/Drain-Bereiche 1310, 1320 und einen Gate-Bereich 1330, der sich in Y-Richtung über die Source/Drain-Bereiche 1310, 1320 erstreckt. Die Source-/Drain-Bereiche 1310, 1320 umfassen eine Vielzahl von Nanoblättern 1360 (am besten in 13B zu sehen). Wie in 13B gezeigt, sind die Source-/Drain-Bereiche 1310, 1320 und der Gate-Bereich 1330 über einem Substrat 1340 ausgebildet. Die Nanoblätter 1360 sind von dem Gate-Bereich 1330 umgeben. Wie in den 13B-13C gezeigt, sind zwischen den Nanoblättern 1360 und dem Gate-Bereich 1330 sowie zwischen den Source-/Drain-Bereichen 1310, 1320 Kanalbereiche 1350 ausgebildet.
  • 14A ist eine schematische Draufsicht auf einen Nanodraht-FET 1400, 14B ist eine schematische Querschnittsansicht des Nanodraht-FET 1400 entlang der Linie X4-X4 in 14A, und 14C ist eine schematische Querschnittsansicht des Nanodraht-FET 1400 entlang der Linie Y4-Y4 in 14A, in Übereinstimmung mit einigen Ausführungsformen.
  • Wie in 14A gezeigt, umfasst der Nanodraht-FET 1400 aktive Bereiche oder Source/Drain-Bereiche 1410, 1420 und einen Gate-Bereich 1430, der sich in Y-Richtung über die Source/Drain-Bereiche 1410, 1420 erstreckt. Die Source-/Drain-Bereiche 1410, 1420 umfassen eine Vielzahl von Nanodrähten 1460 (am besten in 14B zu sehen). Wie in 14B gezeigt, sind die Source/Drain-Bereiche 1410, 1420 und der Gate-Bereich 1430 über einem Substrat 1440 ausgebildet. Die Nanodrähte 1460 sind von dem Gate-Bereich 1430 umgeben. Wie in den 14B-13C gezeigt, sind zwischen den Nanodrähten 1460 und dem Gate-Bereich 1430 sowie zwischen den Source-/Drain-Bereichen 1410, 1420 Kanalbereiche 1450 ausgebildet.
  • In einigen Ausführungsformen wird mindestens eine der oben beschriebenen Methoden ganz oder teilweise von mindestens einem EDA-System durchgeführt. In einigen Ausführungsformen ist ein EAD-System als Teil einer Designstelle eines unten beschriebenen IC-Fertigungssystems verwendbar.
  • ist ein Blockdiagramm eines elektronischen Entwurfsautomatisierungssystems (EDA) 1500 gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen umfasst das EDA-System 1500 ein APR-System. Die hier beschriebenen Verfahren zum Entwurf von Layout-Diagrammen, die Drahtführungsanordnungen darstellen, sind gemäß einer oder mehreren Ausführungsformen beispielsweise mit dem EDA-System 1500 implementierbar.
  • In einigen Ausführungsformen ist das EDA-System 1500 ein Allzweck-Computergerät mit einem Hardware-Prozessor 1502 und einem nicht-transitorischen, computerlesbaren Speichermedium 1504. Das Speichermedium 1504 ist unter anderem mit Computerprogrammcode 1506 kodiert, d. h. speichert eine Gruppe von ausführbaren Anweisungen. Die Ausführung der Anweisungen 1506 durch den Hardware-Prozessor 1502 stellt (zumindest teilweise) ein EDA-Tool dar, das einen Teil oder alle der hierin beschriebenen Verfahren in Übereinstimmung mit einer oder mehreren Ausführungsformen implementiert (im Folgenden die genannten Verfahren und/oder Methoden).
  • Der Prozessor 1502 ist über einen Bus 1508 elektrisch mit dem computerlesbaren Speichermedium 1504 gekoppelt. Der Prozessor 1502 ist ebenfalls über einen Bus 1508 elektrisch mit einer E/A-Schnittstelle 1510 gekoppelt. Eine Netzwerkschnittstelle 1512 ist ebenfalls über den Bus 1508 elektrisch mit dem Prozessor 1502 verbunden. Die Netzwerkschnittstelle 1512 ist mit einem Netzwerk 1514 verbunden, so dass der Prozessor 1502 und das computerlesbare Speichermedium 1504 in der Lage sind, sich über das Netzwerk 1514 mit externen Elementen zu verbinden. Der Prozessor 1502 ist so konfiguriert, dass er den Computerprogrammcode 1506 ausführt, der in dem computerlesbaren Speichermedium 1504 kodiert ist, um zu bewirken, dass das System 1500 zur Durchführung eines Teils oder aller der genannten Prozesse und/oder Methoden verwendet werden kann. In einer oder mehreren Ausführungsformen ist der Prozessor 1502 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 1504 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleitersystem (oder ein Gerät oder eine Vorrichtung). Zum Beispiel umfasst das computerlesbare Speichermedium 1504 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine austauschbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Festwertspeicher (ROM), eine starre Magnetplatte und/oder eine optische Platte. In einer oder mehreren Ausführungsformen, die optische Platten verwenden, umfasst das computerlesbare Speichermedium 1504 einen Compact-Disk-Read-Only-Speicher (CD-ROM), eine Compact-Disk-Read/Write (CD-R/W) und/oder eine digitale Video-Disk (DVD).
  • In einer oder mehreren Ausführungsformen speichert das Speichermedium 1504 den Computerprogrammcode 1506, der so konfiguriert ist, dass er bewirkt, dass das System 1500 (wobei eine solche Ausführung (zumindest teilweise) das EDA-Tool darstellt) für die Durchführung eines Teils oder aller der genannten Prozesse und/oder Methoden verwendbar ist. In einer oder mehreren Ausführungsformen speichert das Speichermedium 1504 auch Informationen, die die Ausführung eines Teils oder aller der genannten Prozesse und/oder Methoden erleichtern. In einer oder mehreren Ausführungsformen speichert das Speichermedium 1504 eine Bibliothek 1507 von Standardzellen, einschließlich solcher Standardzellen, wie sie hier offengelegt sind.
  • Das EDA-System 1500 umfasst eine E/A-Schnittstelle 1510. Die E/A-Schnittstelle 1510 ist mit externen Schaltungen gekoppelt. In einer oder mehreren Ausführungsformen umfasst die E/A-Schnittstelle 1510 eine Tastatur, ein Keypad, eine Maus, einen Trackball, ein Trackpad, einen Touchscreen und/oder Cursor-Richtungstasten zur Übermittlung von Informationen und Befehlen an den Prozessor 1502.
  • Das EDA-System 1500 umfasst auch eine Netzwerkschnittstelle 1512, die mit dem Prozessor 1502 verbunden ist. Die Netzwerkschnittstelle 1512 ermöglicht es dem System 1500, mit dem Netzwerk 1514 zu kommunizieren, an das ein oder mehrere andere Computersysteme angeschlossen sind. Die Netzwerkschnittstelle 1512 umfasst drahtlose Netzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder drahtgebundene Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-1364. In einer oder mehreren Ausführungsformen wird ein Teil oder die Gesamtheit der genannten Prozesse und/oder Methoden in zwei oder mehreren Systemen 1500 implementiert.
  • Das System 1500 ist so konfiguriert, dass es Informationen über die E/A-Schnittstelle 1510 empfängt. Die über die E/A-Schnittstelle 1510 empfangenen Informationen umfassen eine oder mehrere Anweisungen, Daten, Entwurfsregeln, Bibliotheken von Standardzellen und/oder andere Parameter für die Verarbeitung durch den Prozessor 1502. Die Informationen werden über den Bus 1508 an den Prozessor 1502 übertragen. Das EDA-System 1500 ist so konfiguriert, dass es Informationen in Bezug auf eine Benutzeroberfläche über die E/A-Schnittstelle 1510 empfängt. Die Informationen sind im computerlesbaren Medium 1504 als Benutzeroberfläche (UI) 1542 gespeichert.
  • In einigen Ausführungsformen ist ein Teil oder die Gesamtheit der genannten Prozesse und/oder Methoden als eigenständige Softwareanwendung zur Ausführung durch einen Prozessor implementiert. In einigen Ausführungsformen ist ein Teil oder die Gesamtheit der genannten Prozesse und/oder Methoden als Softwareanwendung implementiert, die Teil einer zusätzlichen Softwareanwendung ist. In einigen Ausführungsformen ist ein Teil oder die Gesamtheit der genannten Prozesse und/oder Methoden als Plug-in für eine Softwareanwendung implementiert. In einigen Ausführungsformen ist mindestens einer der genannten Prozesse und/oder Methoden als eine Softwareanwendung implementiert, die Teil eines EDA-Tools ist. In einigen Ausführungsformen ist ein Teil oder die Gesamtheit der genannten Prozesse und/oder Methoden als eine Softwareanwendung implementiert, die vom EDA-System 1500 verwendet wird. In einigen Ausführungsformen wird ein Layout-Diagramm, das Standardzellen umfasst, mit einem Werkzeug wie VIRTUOSO® von CADENCE DESIGN SYSTEMS, Inc. oder einem anderen geeigneten Layout-Generierungswerkzeug erzeugt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nicht-transitorischen, computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nicht-transitorisches, computerlesbares Aufzeichnungsmedium sind unter anderem externe/entfernbare und/oder interne/eingebaute Speicher- oder Speichereinheiten, z. B. eine oder mehrere optische Platten, wie eine DVD, eine magnetische Platte, wie eine Festplatte, ein Halbleiterspeicher, wie ein ROM, ein RAM, eine Speicherkarte und dergleichen.
  • 16 ist ein Blockdiagramm eines Fertigungssystems 1600 für integrierte Schaltungen (IC) und eines damit verbundenen IC-Fertigungsflusses gemäß einigen Ausführungsformen. In einigen Ausführungsformen wird auf der Grundlage eines Layout-Diagramms mindestens eine von (A) einer oder mehreren Halbleitermasken oder (B) mindestens einer Komponente in einer Schicht einer integrierten Halbleiterschaltung mit dem Fertigungssystem 1600 hergestellt.
  • In 16 umfasst das IC-Fertigungssystem 1600 Entitäten, wie z. B. ein Designstelle 1620, ein Maskenstelle 1630 und einen IC-Hersteller/Fabrikanten („fab“) 1650, die in den Design-Entwicklungs- und Fertigungszyklen und/oder Dienstleistungen im Zusammenhang mit der Herstellung eines IC-Bauteils 1660 miteinander interagieren. Die Einheiten im System 1600 sind durch ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einziges Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl von verschiedenen Netzwerken, wie z. B. ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehreren der anderen Entitäten und stellt Dienste für eine oder mehrere der anderen Entitäten bereit und/oder empfängt Dienste von ihnen. In einigen Ausführungsformen sind zwei oder mehr der Einheiten Designstelle 1620, Maskenstelle 1630 und IC-Werk 1650 im Besitz eines einzigen größeren Unternehmens. In einigen Ausführungsformen existieren zwei oder mehr der Komponenten Designstelle 1620, Maskenstelle 1630 und IC-Werk 1650 in einer gemeinsamen Einrichtung und nutzen gemeinsame Ressourcen.
  • Die Designstelle (oder Designteam) 1620 erzeugt ein IC-Design-Layout-Diagramm 1622. Das IC-Design-Layout-Diagramm 1622 umfasst verschiedene geometrische Muster, die für ein IC-Gerät 1660 entworfen wurden. Die geometrischen Muster entsprechen den Strukturen der Metall-, Oxid- oder Halbleiterschichten, aus denen die verschiedenen Komponenten des herzustellenden IC-Bausteins 1660 bestehen. Die verschiedenen Schichten verbinden sich zu verschiedenen IC-Merkmalen. Beispielsweise umfasst ein Teil des IC-Design-Layout-Diagramms 1622 verschiedene IC-Merkmale, wie einen aktiven Bereich, eine Gate-Elektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschichtverbindung und Öffnungen für Bonding-Pads, die in einem Halbleitersubstrat (z. B. einem Siliziumwafer) und verschiedenen Materialschichten, die auf dem Halbleitersubstrat angeordnet sind, ausgebildet werden sollen. Designstelle 1620 implementiert eine geeignete Design-Prozedur, um ein IC-Design-Layout-Diagramm 1622 zu erstellen. Das Entwurfsverfahren umfasst eines oder mehrere der Verfahren Logikentwurf, physikalischer Entwurf oder Place-and-Route. Das IC-Design-Layout-Diagramm 1622 wird in einer oder mehreren Datendateien mit Informationen zu den geometrischen Strukturen dargestellt. Das IC-Entwurfs-Layout-Diagramm 1622 kann z. B. in einem GDSπ-Dateiformat oder DFII-Dateiformat dargestellt werden.
  • Die Maskenstelle 1630 umfasst die Datenaufbereitung 1632 und die Maskenherstellung 1644. Die Maskenstelle 1630 verwendet das IC-Design-Layout-Diagramm 1622 zur Herstellung einer oder mehrerer Masken 1645, die zur Herstellung der verschiedenen Schichten der IC-Vorrichtung 1660 gemäß dem IC-Design-Layout-Diagramm 1622 verwendet werden. Die Maskenstelle 1630 führt eine Maskendatenvorbereitung 1632 durch, bei der das IC-Design-Layout-Diagramm 1622 in eine repräsentative Datendatei („RDF“) übersetzt wird. Die Maskenvorbereitung 1632 stellt die RDF für die Maskenherstellung 1644 bereit. Die Maskenfertigung 1644 umfasst einen Maskenschreiber. Der Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat um, z. B. eine Maske (Reticle) 1645 oder einen Halbleiterwafer 1653. Das Design-Layout-Diagramm 1622 wird durch die Maskendatenvorbereitung 1632 manipuliert, um bestimmte Eigenschaften des Maskenschreibers und/oder Anforderungen der IC-Fertigung 1650 zu erfüllen. In sind die Maskendatenaufbereitung 1632 und die Maskenherstellung 1644 als getrennte Elemente dargestellt. In einigen Ausführungsformen können die Maskendatenvorbereitung 1632 und die Maskenherstellung 1644 gemeinsam als Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1632 die optische Proximity-Korrektur (OPC), die lithografische Verbesserungstechniken verwendet, um Bildfehler zu kompensieren, die z. B. durch Beugung, Interferenz, andere Prozesseffekte und Ähnliches entstehen können. OPC passt das IC-Design-Layout-Diagramm 1622 an. In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1632 weitere Auflösungsverbesserungstechniken (RET), wie z. B. außeraxiale Beleuchtung, Hilfsmerkmale für die Unterauflösung, phasenverschobene Masken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird auch die inverse Lithografietechnik (ILT) verwendet, die OPC als inverses Abbildungsproblem behandelt.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1632 einen Mask Rule Checker (MRC), der das IC-Design-Layout-Diagramm 1622, das in OPC verarbeitet wurde, mit einem Gruppe von Maskenerstellungsregeln prüft, die bestimmte geometrische und/oder Konnektivitätseinschränkungen enthalten, um ausreichende Spielräume zu gewährleisten, um die Variabilität der Halbleiterfertigungsprozesse zu berücksichtigen und Ähnliches. In einigen Ausführungsformen modifiziert die MRC das IC-Design-Layout-Diagramm 1622, um Einschränkungen während der Maskenherstellung 1644 zu kompensieren, wodurch ein Teil der vom OPC durchgeführten Modifikationen rückgängig gemacht werden kann, um die Maskenerstellungsregeln zu erfüllen.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1632 die Lithografieprozessprüfung (LPC), die die Verarbeitung simuliert, die von der IC-Werkrik 1650 zur Herstellung des IC-Bauteils 1660 durchgeführt wird. LPC simuliert diese Verarbeitung auf der Grundlage des IC-Design-Layout-Diagramms 1622, um ein simuliertes hergestelltes Gerät, wie z. B. die IC-Vorrichtung 1660, zu erzeugen. Die Verarbeitungsparameter in der LPC-Simulation können Parameter umfassen, die mit verschiedenen Prozessen des IC-Fertigungszyklus, Parametern, die mit den für die Herstellung des ICs verwendeten Werkzeugen verbunden sind, und/oder anderen Aspekten des Fertigungsprozesses zusammenhängen. LPC berücksichtigt verschiedene Faktoren, wie z. B. Luftbildkontrast, Tiefenschärfe („DOF“), Maskenfehlerverbesserungsfaktor („MEEF“), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden, nachdem ein simuliertes hergestelltes Gerät durch LPC erstellt wurde, OPC und/oder MRC wiederholt, um das IC-Design-Layout-Diagramm 1622 weiter zu verfeinern, wenn das simulierte Gerät nicht nahe genug an den Designregeln liegt.
  • Es versteht sich, dass die obige Beschreibung der Maskendatenaufbereitung 1632 aus Gründen der Übersichtlichkeit vereinfacht wurde. In einigen Ausführungsformen umfasst die Datenaufbereitung 1632 zusätzliche Funktionen, wie z. B. eine logische Operation (LOP), um das IC-Design-Layout-Diagramm 1622 gemäß den Fertigungsregeln zu modifizieren. Darüber hinaus können die Prozesse, die während der Datenaufbereitung 1632 auf das IC-Design-Layout-Diagramm 1622 angewendet werden, in einer Vielzahl unterschiedlicher Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 1632 und während der Maskenherstellung 1644 wird eine Maske 1645 oder eine Gruppe von Masken 1645 auf der Grundlage des modifizierten IC-Design-Layout-Diagramms 1622 hergestellt. In einigen Ausführungsformen umfasst die Maskenherstellung 1644 die Durchführung einer oder mehrerer lithografischer Belichtungen auf der Grundlage des IC-Design-Layout-Diagramms 1622. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Beam) oder ein Mechanismus mit mehreren E-Beams verwendet, um ein Muster auf einer Maske (Fotomaske oder Retikel) 1645 basierend auf dem modifizierten IC-Design-Layout-Diagramm 1622 zu bilden. Die Maske 1645 kann in verschiedenen Technologien gebildet werden. In einigen Ausführungsformen wird die Maske 1645 in Binärtechnik gebildet. In einigen Ausführungsformen umfasst ein Maskenmuster undurchsichtige Bereiche und transparente Bereiche. Ein Strahlenbündel, wie z. B. ein ultravioletter (UV) Strahl, der zur Belichtung der auf einem Wafer aufgebrachten bildsensitiven Materialschicht (z. B. Fotolack) verwendet wird, wird durch den undurchsichtigen Bereich blockiert und dringt durch die transparenten Bereiche hindurch. In einem Beispiel umfasst eine binäre Maskenversion der Maske 1645 ein transparentes Substrat (z. B. geschmolzener Quarz) und ein opakes Material (z. B. Chrom), das in den opaken Bereichen der binären Maske beschichtet ist. In einem anderen Beispiel wird die Maske 1645 mit einer Phasenverschiebungstechnologie gebildet. In einer Phasenverschiebungsmaskenversion (PSM) der Maske 1645 sind verschiedene Merkmale in dem auf der Phasenverschiebungsmaske gebildeten Muster so konfiguriert, dass sie eine geeignete Phasendifferenz aufweisen, um die Auflösung und Abbildungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine abgeschwächte PSM oder eine alternierende PSM sein. Die durch die Maskenherstellung 1644 erzeugte(n) Maske(n) wird/werden in einer Vielzahl von Prozessen verwendet. Beispielsweise wird eine solche Maske(n) in einem Ionenimplantationsprozess verwendet, um verschiedene dotierte Bereiche im Halbleiterwafer 1653 zu bilden, in einem Ätzprozess, um verschiedene Ätzbereiche im Halbleiterwafer 1653 zu bilden, und/oder in anderen geeigneten Prozessen.
  • Das IC-Werk 1650 ist ein IC-Fertigungsbetrieb, der eine oder mehrere Fertigungseinrichtungen für die Herstellung einer Vielzahl verschiedener IC-Produkte umfasst. In einigen Ausführungsformen ist das IC-Werk 1650 eine Halbleiter-Gießerei. Beispielsweise kann es eine Fertigungseinrichtung für die Front-End-Fertigung einer Vielzahl von IC-Produkten (Front-End-of-Line (FEOL)-Fertigung) geben, während eine zweite Fertigungseinrichtung die Back-End-Fertigung für die Zusammenschaltung und Verpackung der IC-Produkte (Back-End-of-Line (BEOL)-Fertigung) bereitstellt und eine dritte Fertigungseinrichtung andere Dienstleistungen für das Foundry-Geschäft erbringt.
  • Die IC-Werk 1650 umfasst Fertigungswerkzeuge 1652, die so konfiguriert sind, dass sie verschiedene Fertigungsvorgänge auf dem Halbleiterwafer 1653 ausführen, so dass das IC-Bauelement 1660 in Übereinstimmung mit der/den Maske(n), z. B. der Maske 1645, hergestellt wird. In verschiedenen Ausführungsformen umfassen die Fertigungswerkzeuge 1652 einen oder mehrere Wafer-Stepper, einen Ionen-Implanter, einen Fotolack-Beschichter, eine Prozesskammer, z. B. eine CVD-Kammer oder einen LPCVD-Ofen, ein CMP-System, ein Plasmaätzsystem, ein Wafer-Reinigungssystem oder eine andere Fertigungsausrüstung, die in der Lage ist, einen oder mehrere geeignete Fertigungsprozesse, wie hier beschrieben, durchzuführen.
  • Die IC-Werk 1650 verwendet die von der Maskenfabrik 1630 hergestellte(n) Maske(n) 1645 zur Herstellung des IC-Bauteils 1660. Somit verwendet die IC-Werk 1650 zumindest indirekt das IC-Design-Layout-Diagramm 1622 zur Herstellung des IC-Bauteils 1660. In einigen Ausführungsformen wird der Halbleiterwafer 1653 von der IC-Werk 1650 unter Verwendung der Maske(n) 1645 hergestellt, um das IC-Bauteil 1660 zu bilden. In einigen Ausführungsformen umfasst die IC-Fertigung die Durchführung einer oder mehrerer lithografischer Belichtungen, die zumindest indirekt auf dem IC-Design-Layout-Diagramm 1622 basieren. Der Halbleiterwafer 1653 umfasst ein Siliziumsubstrat oder ein anderes geeignetes Substrat mit darauf ausgebildeten Materialschichten. Der Halbleiterwafer 1653 umfasst außerdem einen oder mehrere verschiedene dotierte Bereiche, dielektrische Merkmale, Multilevel-Verbindungen und dergleichen (die in nachfolgenden Fertigungsschritten gebildet werden).
  • Details zu einem Fertigungssystem für integrierte Schaltungen (IC) (z. B. System 1600 aus 16) und einem damit verbundenen IC-Fertigungsablauf finden sich z. B., in dem US-Patent Nr. 9.256.709 , erteilt am 9. Februar 2016, der US-Offenlegungsschrift Nr. 20150278429 , veröffentlicht am 1. Oktober 2015, der US-Offenlegungsschrift Nr. 20140040838 , veröffentlicht am 6. Februar 2014, und dem US-Patent Nr. 7.260.442 , erteilt am 21. August 2007, die hiermit in ihrer Gesamtheit durch Bezugnahme aufgenommen werden.
  • In einigen Ausführungsformen umfasst eine integrierte Schaltung (IC) eine Funktionsschaltung und eine Leistungssteuerschaltung. Die Funktionsschaltung ist mit einem ersten Stromversorgungsknoten elektrisch gekoppelt und durch eine erste Stromversorgungsspannung an dem ersten Stromversorgungsknoten betreibbar. Die Leistungssteuerschaltung umfasst einen ersten Transistor eines ersten Typs und einen zweiten Transistor eines zweiten Typs, der sich von dem ersten Typ unterscheidet. Der erste Transistor umfasst einen Gate-Anschluss, der zum Empfangen eines Steuersignals konfiguriert ist, einen ersten Anschluss, der mit dem ersten Stromversorgungsknoten elektrisch gekoppelt ist, und einen zweiten Anschluss, der mit einem zweiten Stromversorgungsknoten elektrisch gekoppelt ist. Der zweite Transistor umfasst einen Gate-Anschluss, der dazu konfiguriert ist, das Steuersignal zu empfangen, sowie einen ersten und einen zweiten Anschluss, die so konfiguriert sind, dass sie eine vorbestimmte Spannung empfangen. Der erste Transistor ist so konfiguriert, dass er als Reaktion auf das Steuersignal den ersten und den zweiten Stromversorgungsknoten verbindet oder trennt, um die Stromversorgung der Funktionsschaltung bereitzustellen oder zu unterbrechen.
  • In einigen Ausführungsformen umfasst eine integrierte Schaltungsvorrichtung (IC) einen ersten aktiven Bereich eines ersten Halbleitertyps, einen zweiten aktiven Bereich eines zweiten Halbleitertyps, der sich von dem ersten Halbleitertyp unterscheidet, eine Vielzahl von Gate-Bereichen, die sich über und senkrecht zu den ersten und zweiten aktiven Bereichen erstrecken, eine Vielzahl von Kontaktstrukturen über und in elektrischem Kontakt mit entsprechenden Abschnitten der ersten und zweiten aktiven Bereiche, und eine leitfähige Schicht über der Vielzahl von Gate-Bereichen und der Vielzahl von Kontaktstrukturen. Die leitfähige Schicht umfasst ein erstes leitfähige Struktur, das einen ersten Gruppe der Kontaktstrukturen über dem ersten aktiven Bereich elektrisch miteinander koppelt, ein zweites leitfähige Struktur, das einen zweiten Gruppe der Kontaktstrukturen über dem ersten aktiven Bereich elektrisch miteinander koppelt, ein drittes leitfähige Struktur, das die Vielzahl der Gate-Bereiche elektrisch miteinander koppelt, und ein viertes leitfähige Struktur, das die Kontaktstrukturen über dem zweiten aktiven Bereich elektrisch miteinander koppelt.
  • In einigen Ausführungsformen umfasst ein Verfahren das Bilden eines ersten aktiven Bereichs eines ersten Halbleitertyps und eines zweiten aktiven Bereichs eines zweiten Halbleitertyps, der sich von dem ersten Halbleitertyp unterscheidet, über einem Substrat. Die ersten und zweiten aktiven Bereiche erstrecken sich entlang einer ersten Achse. Das Verfahren umfasst ferner das Ausbilden einer Gate-Struktur über den ersten und zweiten aktiven Bereichen. Die Gate-Struktur erstreckt sich kontinuierlich von dem ersten aktiven Bereich zu dem zweiten aktiven Bereich entlang einer zweiten Achse senkrecht zu der ersten Achse. Die Gate-Struktur und der erste aktive Bereich sind als ein erster Transistor eines ersten Typs konfiguriert. Die Gate-Struktur und der zweite aktive Bereich sind als ein zweiter Transistor eines zweiten Typs konfiguriert, der sich von dem ersten Typ unterscheidet. Das Verfahren umfasst ferner das Abscheiden einer leitfähigen Schicht über der Gate-Struktur und dem ersten und zweiten aktiven Bereich und das Strukturieren der leitfähigen Schicht in eine Vielzahl von leitfähigen Strukturen, die sich entlang der ersten Achse erstrecken. Die Mehrzahl von leitfähigen Strukturen umfasst ein erstes leitfähige Struktur, das elektrisch mit einem ersten Anschluss des ersten Transistors gekoppelt ist, ein zweites leitfähige Struktur, das elektrisch mit einem zweiten Anschluss des ersten Transistors gekoppelt ist, ein drittes leitfähige Struktur, das elektrisch mit dem ersten Anschluss des ersten Transistors gekoppelt ist, und ein viertes leitfähige Struktur, das elektrisch mit dem ersten und dem zweiten Anschluss des zweiten Transistors gekoppelt ist, um den zweiten Transistor als einen Dummy-Transistor zu bilden.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwenden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Die Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/143557 [0001]
    • US 9256709 [0148]
    • US 20150278429 [0148]
    • US 20140040838 [0148]
    • US 7260442 [0148]

Claims (20)

  1. IC-Vorrichtung, die Folgendes umfasst: eine Funktionsschaltung, die mit einem ersten Stromversorgungsknoten elektrisch gekoppelt ist und durch eine erste Stromversorgungsspannung an dem ersten Stromversorgungsknoten betrieben werden kann; und eine Leistungssteuerschaltung, die einen ersten Transistor eines ersten Typs und einen zweiten Transistor eines zweiten Typs, der vom ersten Typ verschiedenen ist, umfasst, wobei der erste Transistor Folgendes umfasst: einen Gate-Anschluss, der zum Empfangen eines Steuersignals konfiguriert ist, einen ersten Anschluss, der mit dem ersten Stromversorgungsknoten elektrisch gekoppelt ist, und einen zweiten Anschluss, der mit einem zweiten Stromversorgungsknoten elektrisch gekoppelt ist, wobei der zweite Transistor Folgendes umfasst: einen Gate-Anschluss, der zum Empfang des Steuersignals konfiguriert ist, und einen ersten Anschluss und einen zweiten Anschluss, die zum Empfangen einer vorbestimmten Spannung konfiguriert sind, und wobei der erste Transistor dazu konfiguriert ist, den ersten und den zweiten Stromversorgungsknoten in Reaktion auf das Steuersignal zu verbinden bzw. zu trennen, um die Stromversorgung der Funktionsschaltung bereitzustellen bzw. zu unterbrechen.
  2. IC-Vorrichtung nach Anspruch 1, wobei die vorbestimmte Spannung eine von Folgenden ist: das Steuersignal, die erste Stromversorgungsspannung des ersten Stromversorgungsknotens, eine zweite Stromversorgungsspannung des zweiten Stromversorgungsknotens, eine dritte Stromversorgungsspannung, die sich von der ersten Stromversorgungsspannung unterscheidet, wobei die Funktionsschaltung mit der ersten Stromversorgungsspannung und der dritten Stromversorgungsspannung betrieben werden kann, oder eine andere Spannung als das Steuersignal und die erste bis dritte Stromversorgungsspannung.
  3. IC-Vorrichtung nach Anspruch 1 oder 2, wobei die Leistungssteuerschaltung eine Kopfschaltung ist, der erste Transistor ein P-Typ-Transistor ist, und der zweite Transistor ein N-Typ-Transistor ist.
  4. IC-Vorrichtung nach Anspruch 1 oder 2, wobei der Leistungssteuerschaltung eine Fussschaltung ist, der erste Transistor ein N-Typ-Transistor ist, und der zweite Transistor ein P-Typ-Transistor ist.
  5. IC-Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Stromversorgungsknoten von dem zweiten Stromversorgungsknoten getrennt ist schwebend ist, in Reaktion darauf, dass sich der erste Transistor in einem ausgeschalteten Zustand befindet.
  6. Integrierte Schaltung (IC), die Folgendes umfasst: einen ersten aktiven Bereich eines ersten Halbleitertyps; einen zweiten aktiven Bereich eines zweiten Halbleitertyps, wobei sich der zweite Halbleitertyp von dem ersten Halbleitertyp unterscheidet; eine Vielzahl von Gate-Bereichen, die sich über den ersten und zweiten aktiven Bereichen und dadurch erstrecken; eine Vielzahl von Kontaktstrukturen über entsprechenden Abschnitten des ersten und zweiten aktiven Bereichs und in elektrischem Kontakt damit; und eine leitfähige Schicht über der Vielzahl von Gate-Bereichen und der Vielzahl von Kontaktstrukturen, wobei die leitfähige Schicht Folgendes umfasst: eine erste leitfähige Struktur, die eine erste Gruppe der Kontaktstrukturen, die über dem ersten aktiven Bereich angeordnet sind, elektrisch miteinander koppelt, eine zweite leitfähige Struktur, die eine zweite Gruppe der Kontaktstrukturen, die über dem ersten aktiven Bereich angeordnet sind, elektrisch miteinander koppelt, eine dritte leitfähige Struktur, die die Vielzahl der Gate-Bereiche elektrisch miteinander koppelt, und eine vierte leitfähige Struktur, die die Kontaktstrukturen, die über dem zweiten aktiven Bereich angeordnet sind, 1 elektrisch miteinander koppelt.
  7. IC-Vorrichtung nach Anspruch 6, wobei die mehreren Gate-Bereiche und der erste aktive Bereich als ein erster Transistor eines ersten Typs konfiguriert sind, und die mehreren Gate-Bereiche und der zweite aktive Bereich als ein zweiter Transistor eines zweiten Typs, der sich vom ersten Typ unterscheidet, konfiguriert sind.
  8. IC-Vorrichtung nach Anspruch 7, wobei die erste leitfähige Struktur als eine erste Stromschiene einer Funktionsschaltung konfiguriert ist, die durch eine erste Stromversorgungsspannung über die erste Stromschiene betrieben werden kann, die zweite leitfähige Struktur als zweite Stromschiene konfiguriert ist, und der erste Transistor dazu konfiguriert ist, die erste Stromschiene und die zweite Stromschiene in Reaktion auf ein Steuersignal auf die dritten leitfähige Struktur zu verbinden oder zu trennen.
  9. IC-Vorrichtung nach einem der Ansprüche 6 bis 8, wobei die leitfähige Schicht ferner eine fünfte leitfähige Struktur umfasst, die die erste Gruppe der Kontaktstrukturen elektrisch miteinander koppelt.
  10. IC-Vorrichtung nach Anspruch 9, wobei die Kontaktstrukturen der ersten Gruppe abwechselnd mit den Kontaktstrukturen der zweiten Gruppe entlang einer ersten Achse angeordnet sind, und die zweite leitfähige Struktur zwischen der ersten leitfähigen Struktur und der fünften leitfähigen Struktur entlang einer zweiten Achse angeordnet ist, die senkrecht zur ersten Achse ist.
  11. IC-Vorrichtung nach Anspruch 9 oder 10, wobei die leitfähige Schicht ferner eine sechste leitfähige Struktur umfasst, die die zweite Gruppe der Kontaktstrukturen elektrisch miteinander koppelt.
  12. IC-Vorrichtung nach Anspruch 11, wobei die Kontaktstrukturen der ersten Gruppe abwechselnd mit den Kontaktstrukturen der zweiten Gruppe entlang einer ersten Achse angeordnet sind, und die zweiten und die sechsten leitfähigen Strukturen abwechselnd mit den ersten und den fünften leitfähigen Strukturen entlang einer zweiten Achse angeordnet sind, die senkrecht zur ersten Achse ist.
  13. IC-Vorrichtung nach einem der Ansprüche 6 bis 12, wobei die Kontaktstrukturen der zweiten Gruppe sich kontinuierlich von dem ersten aktiven Bereich zum zweiten aktiven Bereich erstrecken, um eine entsprechende Gruppe der Kontaktstrukturen zu bilden, die über dem zweiten aktiven Bereich angeordnet sind.
  14. IC-Vorrichtung nach einem der Ansprüche 6 bis 13, wobei die Kontaktstrukturen der ersten Gruppe sich kontinuierlich von dem ersten aktiven Bereich zum zweiten aktiven Bereich erstrecken, um eine entsprechende Gruppe der Kontaktstrukturen zu bilden, die über dem zweiten aktiven Bereich angeordnet sind.
  15. IC-Vorrichtung nach einem der Ansprüche 6 bis 14, wobei die dritte leitfähige Struktur und die vierte leitfähige Struktur miteinander elektrisch gekoppelt sind.
  16. IC-Vorrichtung nach einem der Ansprüche 6 bis 15, wobei die vierte leitfähige Struktur entweder zum Empfangen einer vorbestimmten Spannung oder als eine dritte Stromschiene konfiguriert ist, und wobei die vorbestimmte Spannung unterschiedlich von jeder von Folgenden Spannungen ist: das Steuersignal, die erste Stromversorgungsspannung der ersten Stromschiene, eine zweite Stromversorgungsspannung der zweiten Stromschiene, und eine dritte Stromversorgungsspannung der dritten Stromschiene, wobei sich die dritte Stromversorgungsspannung von der ersten Stromversorgungsspannung unterscheidet, wobei die Funktionsschaltung mit der ersten Stromversorgungsspannung und der dritten Stromversorgungsspannung betrieben werden kann.
  17. IC-Vorrichtung nach einem der Ansprüche 6 bis 16, die ferner Folgendes umfasst: einen dritten aktiven Bereich des ersten Halbleitertyps, einen vierten aktiven Bereich des zweiten Halbleitertyps, wobei sich der erste aktive Bereich, der zweite aktive Bereich, der dritte aktive Bereich und der vierte aktive Bereich entlang einer ersten Achse erstrecken, und der zweite aktive Bereich und der vierte aktive Bereich zwischen dem ersten aktiven Bereich und dem dritten aktiven Bereich entlang einer zweiten Achse angeordnet sind, die senkrecht zur ersten Achse ist; eine Vielzahl weiterer Gate-Bereiche, die sich über dem dritten aktiven Bereich und dem vierten aktiven Bereichen und dadurch erstrecken, wobei die Vielzahl weiterer Gate-Bereiche mit der Vielzahl von Gate-Bereichen entsprechend ausgerichtet ist; und eine Vielzahl weiterer Kontaktstrukturen über entsprechenden Abschnitten des dritten aktiven Bereichs und des vierten aktiven Bereichs und in elektrischem Kontakt damit, wobei die leitfähige Schicht ferner Folgendes umfasst: eine fünfte leitfähige Struktur, die eine dritte Gruppe der weiteren Kontaktstrukturen elektrisch miteinander koppelt, die über dem dritten aktiven Bereich angeordnet sind, eine sechste leitfähige Struktur, die eine vierte Gruppe der weiteren Kontaktstrukturen elektrisch miteinander koppelt, die über dem dritten aktiven Bereich angeordnet sind, eine siebte leitfähige Struktur, die die Vielzahl weiterer Gate-Bereiche elektrisch miteinander koppelt, und wobei die vierte leitfähige Struktur die weiteren Kontaktstrukturen elektrisch miteinander koppelt, die über dem vierten aktiven Bereich angeordnet sind.
  18. IC-Vorrichtung nach einem der Ansprüche 6 bis 17, wobei die leitfähige Schicht eine M-Null (M0)-Schicht ist.
  19. Verfahren, das Folgendes umfasst: Ausbilden eines ersten aktiven Bereichs eines ersten Halbleitertyps und eines zweiten aktiven Bereichs eines zweiten Halbleitertyps, der vom ersten Halbleitertyp verschieden ist, über einem Substrat, wobei sich der erste aktive Bereich und der zweite aktive Bereich entlang einer ersten Achse erstrecken; Ausbilden einer Gate-Struktur über dem ersten aktiven Bereich und dem zweiten aktiven Bereich, wobei sich die Gate-Struktur kontinuierlich von dem ersten aktiven Bereich zu dem zweiten aktiven Bereich entlang einer zweiten Achse erstreckt, die senkrecht zur ersten Achse ist, wobei die Gate-Struktur und der erste aktive Bereich als ein erster Transistor eines ersten Typs konfiguriert sind, und die Gate-Struktur und der zweite aktive Bereich als ein zweiter Transistor eines zweiten Typs konfiguriert sind, der sich von dem ersten Typ unterscheidet; und Abscheiden einer leitfähigen Schicht über der Gate-Struktur und dem ersten und dem zweiten aktiven Bereich und Strukturieren der leitfähigen Schicht in eine Vielzahl von leitfähigen Strukturen, die sich entlang der ersten Achse erstrecken, wobei die Vielzahl von leitfähigen Strukturen Folgendes umfasst: eine erste leitfähige Struktur, die mit einem ersten Anschluss des ersten Transistors elektrisch gekoppelt ist, eine zweite leitfähige Struktur, die mit einem zweiten Anschluss des ersten Transistors elektrisch gekoppelt ist, eine dritte leitfähige Struktur, die mit dem ersten Anschluss des ersten Transistors elektrisch gekoppelt ist, und eine vierte leitfähige Struktur, die mit einem ersten Anschluss und einem zweiten Anschluss des zweiten Transistors elektrisch gekoppelt ist, um den zweiten Transistor als Dummy-Transistor zu bilden.
  20. Verfahren nach Anspruch 19, wobei die Vielzahl von leitfähigen Strukturen ferner Folgendes umfasst: eine fünfte leitfähige Struktur, die mit der Gate-Struktur elektrisch gekoppelt ist, und wobei die fünfte leitfähige Struktur über dem zweiten aktiven Bereich oder über einem Zwischenraum angeordnet ist, der zwischen dem ersten und zweiten aktiven Bereich angeordnet ist.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11709985B2 (en) * 2020-01-22 2023-07-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cells with combined active region
US11803682B2 (en) * 2020-01-22 2023-10-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cell having split portions
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
US11688731B2 (en) * 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6163039A (ja) 1984-09-05 1986-04-01 Hitachi Ltd 半導体装置の製造方法
US20060261855A1 (en) 2005-05-13 2006-11-23 Hillman Daniel L Integrated circuit with signal bus formed by cell abutment of logic cells
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20140040838A1 (en) 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US20150278429A1 (en) 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
US20150380325A1 (en) 2014-06-25 2015-12-31 Qualcomm Incorporated Physical layout features of integrated circuit device to enhance optical failure analysis
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US20180151567A1 (en) 2016-11-28 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect metal layout for integrated circuit
DE102018101652A1 (de) 2017-07-05 2019-01-10 Samsung Electronics Co., Ltd. Integrierte Schaltungsvorrichtung und Verfahren zum Herstellen derselben
WO2020110733A1 (ja) 2018-11-26 2020-06-04 株式会社ソシオネクスト 半導体集積回路装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7164291B2 (en) 2004-08-11 2007-01-16 Texas Instruments Incorporated Integrated header switch with low-leakage PMOS and high-leakage NMOS transistors
JP2011120158A (ja) 2009-12-07 2011-06-16 Renesas Electronics Corp 半導体装置及び電源スイッチ回路
KR102400375B1 (ko) 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10868132B2 (en) 2017-09-18 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells with header/footer switch including negative capacitance
US10916498B2 (en) 2018-03-28 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for logic circuit
US11017146B2 (en) 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
KR102609372B1 (ko) * 2018-08-31 2023-12-06 삼성전자주식회사 반도체 소자
US11935825B2 (en) 2018-09-28 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure, method, layout, and system
US11688731B2 (en) * 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6163039A (ja) 1984-09-05 1986-04-01 Hitachi Ltd 半導体装置の製造方法
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20060261855A1 (en) 2005-05-13 2006-11-23 Hillman Daniel L Integrated circuit with signal bus formed by cell abutment of logic cells
US20140040838A1 (en) 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US20150278429A1 (en) 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
US20150380325A1 (en) 2014-06-25 2015-12-31 Qualcomm Incorporated Physical layout features of integrated circuit device to enhance optical failure analysis
US20180151567A1 (en) 2016-11-28 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect metal layout for integrated circuit
DE102018101652A1 (de) 2017-07-05 2019-01-10 Samsung Electronics Co., Ltd. Integrierte Schaltungsvorrichtung und Verfahren zum Herstellen derselben
WO2020110733A1 (ja) 2018-11-26 2020-06-04 株式会社ソシオネクスト 半導体集積回路装置

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