KR20220110031A - 집적 회로 디바이스 및 방법 - Google Patents

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Abstract

집적 회로(IC) 디바이스는 제1 전력 공급 노드에 전기적으로 결합되고 제1 전력 공급 노드 상의 제1 전력 공급 전압에 의해 동작 가능한 기능 회로, 및 다른 유형들의 제1 트랜지스터 및 제2 트랜지스터를 포함하는 전력 제어 회로를 포함한다. 제1 트랜지스터는 제어 신호를 수신하도록 구성된 게이트 단자, 제1 전력 공급 노드에 전기적으로 결합된 제1 단자, 및 제2 전력 공급 노드에 전기적으로 결합된 제2 단자를 포함한다. 제2 트랜지스터는 제어 신호를 수신하도록 구성된 게이트 단자와, 미리 결정된 전압을 수신하도록 구성된 제1 단자 및 제2 단자를 포함한다. 제1 트랜지스터는 제어 신호에 응답하여 제1 전력 공급 노드 및 제2 전력 공급 노드를 접속 또는 분리하여 기능 회로에 전력 공급을 제공하거나 차단하도록 구성된다.

Description

집적 회로 디바이스 및 방법{INTEGRATED CIRCUIT DEVICE AND METHOD}
관련 출원(들)
본 출원은 2021년 1월 29일에 출원된 미국 특허 가출원 제63/143,557호의 이익을 주장하며, 이 가출원의 전체 내용은 참조에 의해 본 명세서에 통합된다.
발명의 배경이 되는 기술
집적 회로(integrated circuit; "IC") 디바이스 또는 반도체 디바이스는 IC 레이아웃도("레이아웃도"라고도 함)에 표시된 하나 이상의 디바이스를 포함한다. 레이아웃도는 계층적이며 IC 디바이스 설계 사양에 따라 상위 수준 기능을 수행하는 모듈을 포함한다. 모듈은 종종 각각이 특정 기능을 수행하도록 구성된 하나 이상의 반도체 구조물을 나타내는 셀 조합으로 구축된다. 때때로 표준 셀로서 알려진 미리 설계된 레이아웃도를 갖는 셀은 표준 셀 라이브러리(이하 간략함을 위해 "라이브러리" 또는 "셀 라이브러리"라고 지칭됨)에 저장되며 전자 설계 자동화(electronic design automation; EDA) 도구와 같은 다양한 도구에 의해 액세스 가능하여, IC를 위한 설계를 생성, 최적화 및 검증한다.
반도체 디바이스의 전력 소비 최소화는 설계 고려 사항이다. 접근법은 전력 공급 노드(또는 레일)와 기능 회로 사이에 헤더(header) 회로("헤더 스위치"라고도 함) 및/또는 풋터(footer) 회로("풋터 스위치"라고도 함)를 포함하는 것을 수반한다. 기능 회로가 비활성 상태일 때 헤더 스위치 및/또는 풋터 스위치를 턴오프하면 전력 소비가 감소된다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 IC 시스템의 블록도이다.
도 2는 일부 실시예에 따른 IC 디바이스의 회로 영역의 개략적 블록도이다.
도 3a 내지 3e는 일부 실시예에 따른 다양한 헤더 회로의 개략적인 회로도이다.
도 4a 내지 4e는 일부 실시예에 따른 다양한 헤더 셀의 레이아웃도의 개략도이다.
도 5a는 일부 실시예에 따른 IC 디바이스의, 도 4a의 라인 V-V를 따라 취해진 개략적인 단면도이다.
도 5b는 일부 실시예에 따른 IC 디바이스의, 도 4a의 라인 V'-V'을 따라 취해진 개략적인 단면도이다.
도 6a는 일부 실시예에 따른 헤더 회로의 개략적 회로도이다.
도 6b는 일부 실시예에 따른 헤더 셀의 레이아웃도의 개략도이다.
도 7a 및 7b는 일부 실시예에 따라 다른 셀 높이를 갖는 다양한 레이아웃도 구성을 개략적으로 보여주는 표이다.
도 8a 내지 8e는 일부 실시예에 따른 다양한 풋터 회로의 개략적인 회로도이다.
도 9a는 일부 실시예에 따른 풋터 셀의 레이아웃도의 개략도이다.
도 9b는 일부 실시예에 따른 풋터 회로의 개략적 회로도이다.
도 9c는 일부 실시예에 따른 풋터 셀의 레이아웃도의 개략도이다.
도 10a 내지 10c는 일부 실시예에 따른 다양한 방법의 흐름도이다.
일부 실시예들에 따라, 도 11a는 평면형 트랜지스터의 개략적인 평면도이고, 도 11b는 도 11a의 라인 X1-X1을 따른 평면형 트랜지스터의 개략적인 단면도이며, 도 11c는 도 11a의 라인 Y1-Y1을 따른 평면형 트랜지스터의 개략적인 단면도이다.
일부 실시예들에 따라, 도 12a는 핀 전계 효과 트랜지스터(fin field-effect transistor; FINFET)의 개략적인 평면도이고, 도 12b는 도 12a의 라인 X2-X2를 따른 FINFET의 개략적인 단면도이며, 도 12c는 도 12a의 라인 Y2-Y2를 따른 FINFET의 개략적인 단면도이다.
일부 실시예들에 따라, 도 13a는 나노시트 FET의 개략적인 평면도이고, 도 13b는 도 13a의 라인 X3-X3을 따른 나노시트 FET의 개략적인 단면도이며, 도 13c는 도 13a의 라인 Y3-Y3을 따른 나노시트 FET의 개략적인 단면도이다.
일부 실시예들에 따라, 도 14a는 나노시트 FET의 개략적인 평면도이고, 도 14b는 도 14a의 라인 X4-X4를 따른 나노와이어 FET의 개략적인 단면도이며, 도 14c는 도 14a의 라인 Y4-Y4를 따른 나노와이어 FET의 개략적인 단면도이다.
도 15는 일부 실시예에 따른 전자 설계 자동화(electronic design automation; EDA) 시스템의 블록도이다.
도 16은 일부 실시예에 따른 IC 디바이스 제조 시스템 및 이와 연관된 IC 제조 흐름의 블록도이다.
하기의 개시는, 제공된 특허 대상의 피처를 구현하기 위한 다른 실시예, 또는 예를 제공한다. 본 개시를 간단하게 하기 위해, 컴포넌트, 물질, 값, 단계, 배열 등의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하는 것은 아니다. 다른 컴포넌트, 물질, 값, 단계, 배열 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 다른 방위들을 포괄하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
헤더 회로 또는 풋터 회로는 제1 트랜지스터, 및 제1 트랜지스터의 유형과는 다른 유형의 제2 트랜지스터를 포함한다. 예를 들어, 제1 트랜지스터가 p-채널 금속 산화물 반도체(p-channel metal-oxide semiconductor; PMOS) 트랜지스터인 경우, 제2 트랜지스터는 n-채널 금속 산화물 반도체(n-channel metal-oxide semiconductor; NMOS)이거나 그 반대의 경우도 마찬가지이다. 일부 실시예에서, 제1 트랜지스터는 기능 회로에 전력 공급(power supply)을 제어 가능하게 제공하거나 차단하도록 구성되고, 제2 트랜지스터는 더미 트랜지스터에 전기적으로 결합된다. 적어도 하나의 실시예에서, 더미 트랜지스터로의 제2 트랜지스터의 전기적 결합은 제1 트랜지스터에 대한 전기적 접속이 제2 더미 트랜지스터를 향해 배열되도록 하여, 제1 트랜지스터를 통한 라우팅 자원을 해제한다. 하나 이상의 실시예에서, 해제된 라우팅 자원은 제1 트랜지스터에 대한 하나 이상의 추가 전기 접속을 제공하기 위해 사용 가능하다. 그 결과, 일부 실시예에 따른 헤더 회로 또는 풋터 회로는 제2 트랜지스터가 사용되지 않은 상태로 유지되는 다른 접근법에 비해 증가된 전력 전류 밀도, 감소된 온(ON) 저항(RON), 감소된 면적 등과 같은 하나 이상의 이점을 갖는다.
도 1은 일부 실시예에 따른 IC 디바이스(100)의 블록도이다.
도 1에서, IC 디바이스(100)는 무엇보다도 매크로(102)를 포함한다. 일부 실시예에서, 매크로(102)는 메모리, 전력 그리드, 셀 또는 셀들, 인버터, 래치, 버퍼 및/또는 셀 라이브러리에서 디지털로 표현될 수 있는 임의의 다른 유형의 회로 배열 중 하나 이상을 포함한다. 일부 실시예에서, 매크로(102)는 주어진 계산 기능을 수행하기 위해 메인 프로그램(또는 다른 서브루틴에 의해)에 의해 서브루틴/프로시저가 호출되는 모듈식 프로그래밍의 아키텍처 계층과 유사한 맥락에서 이해된다. 이러한 맥락에서, IC 디바이스(100)는 하나 이상의 주어진 기능을 수행하기 위해 매크로(102)를 사용한다. 따라서, 이러한 맥락에서 그리고 아키텍처 계층의 관점에서, IC 디바이스(100)는 메인 프로그램과 유사하고 매크로(102)는 서브루틴/프로시저와 유사하다. 일부 실시예에서, 매크로(102)는 소프트 매크로이다. 일부 실시예에서, 매크로(102)는 하드 매크로이다. 일부 실시예에서, 매크로(102)는 레지스터 전송 레벨(register-transfer level; RTL) 코드에서 디지털로 설명되는 소프트 매크로이다. 일부 실시예에서, 소프트 매크로가 다양한 프로세스 노드에 대해 합성, 배치 및 라우팅될 수 있도록 매크로(102)에 대해 합성, 배치 및 라우팅이 아직 수행되지 않았다. 일부 실시예에서, 매크로(102)는 이진 파일 형식(예를 들어, 그래픽 데이터베이스 시스템 II(Graphic Database System II; GDSII) 스트림 형식)으로 디지털 방식으로 설명되는 하드 매크로이며, 이진 파일 포맷은 계층적 형태로 매크로(102)의 하나 이상의 레이아웃도의 평면 기하학적 형상, 텍스트 라벨, 기타 정보 등을 나타낸다. 일부 실시예에서, 합성, 배치 및 라우팅은 하드 매크로가 특정 프로세스 노드에 특정되도록 매크로(102)에 대해 수행되었다.
매크로(102)는 기능 회로를 포함하는 영역(104) 및 여기에 설명된 전력 제어 회로를 포함한다. 일부 실시예에서, 영역(104)은 FEOL(front-end-of-line) 제조에서 그 위에 형성된 회로를 갖는 기판을 포함한다. 또한, 기판 위 및/또는 아래에서, 영역(104)은 BEOL(Back End of Line) 제조에서 절연층 위에 그리고/또는 아래에 적층되는 다양한 금속층을 포함한다. BEOL은 매크로(102) 및 영역(104)을 포함하는 IC 디바이스(100)의 회로에 대한 라우팅을 제공한다.
도 2는 일부 실시예에 따른 IC 디바이스(200)의 회로 영역의 개략적 블록도이다. 적어도 하나의 실시예에서, 도 2의 회로 영역은 도 1의 영역(104)의 일부에 대응한다.
IC 디바이스(200)는 헤더 회로(210) 및 풋터 회로(220)를 포함하는 전력 제어 회로를 포함한다. 적어도 하나의 실시예에서, 헤더 회로(210) 또는 풋터 회로(220)가 생략된다. IC 디바이스(200)는 본 명세서에 설명된 바와 같이 헤더 회로(210) 또는 풋터 회로(220) 중 적어도 하나로부터의 전력 공급 전압에 의해 동작 가능한 기능 회로(230)를 더 포함한다.
헤더 회로(210)는 다른 유형들의 제1 트랜지스터(P1) 및 제2 트랜지스터(N1)를 포함한다. 풋터 회로(220)는 다른 유형들의 제1 트랜지스터(N2) 및 제2 트랜지스터(P2)를 포함한다. 도 2의 예시적인 구성에서, 트랜지스터(P1, P2)는 P형 트랜지스터이고, 트랜지스터(N1, N2)는 N형 트랜지스터이다. 헤더 회로(210) 및/또는 풋터 회로(220) 내의 트랜지스터의 예는, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), 상보성 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, P-채널 금속 산화물 반도체(P-channel metal-oxide semiconductor; PMOS), N-채널 금속 산화물 반도체(N-channel metal-oxide semiconductor; NMOS), 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 고전압 트랜지스터, 고주파 트랜지스터, P-채널 및/또는 N-채널 전계 효과 트랜지스터(PFET/NFET), FinFET, 상승된 소스/드레인을 갖는 평면형 MOS 트랜지스터, 나노시트 FET, 나노와이어 FET 등을 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, PMOS 트랜지스터는 제1 또는 제2 유형의 트랜지스터로 지칭되고, NMOS 트랜지스터는 제2 또는 제1 유형의 트랜지스터로 지칭된다.
헤더 회로(210)에서, 제1 트랜지스터(P1)는 제1 전력 공급 노드 또는 레일(231)에 전기적으로 결합된 제1 단자(211), 제2 전력 공급 노드 또는 레일(232)에 전기적으로 결합된 제2 단자(212), 및 제어 신호(CS1)를 수신하도록 구성된 게이트 단자(213)를 포함한다. 제2 트랜지스터(N1)는 미리 결정된 전압(Vp1)을 수신하도록 구성된 제1 및 제2 단자(215, 216)와 제어 신호(CS1)를 수신하도록 구성된 게이트 단자(217)를 포함한다. 일부 실시예에서, 트랜지스터의 제1 단자는 트랜지스터의 소스 또는 드레인이고, 트랜지스터의 제2 단자는 트랜지스터의 드레인 또는 소스이다. 트랜지스터의 제1 및 제2 단자는 때때로 트랜지스터의 소스/드레인이라고도한다.
트랜지스터(P1)는 제어 신호(CS1)에 응답하여 전력 공급 노드(231, 232)를 접속 또는 분리하여 기능 회로(230)에 전력 공급을 제공하거나 차단하도록 구성된다. 트랜지스터(P1)는 때때로 스위치 트랜지스터로서 지칭된다. 전력 공급 노드(232)는 전력 공급 전압 트루(True) VDD(이하 "TVDD")를 수신하도록 구성된다. 전력 공급 노드(232)는 본 명세서에서 "TVDD 전력 레일"로 지칭된다. 일부 실시예에서, TVDD는 IC 디바이스(200) 외부의 외부 전압 공급에 의해 생성된다. 일부 실시예에서, TVDD는 IC 디바이스(200)에 포함된 내부 전압 공급에 의해 생성된다. 트랜지스터(P1)가 제어 신호(CS1)의 예를 들어, 로직 "0"과 같은 제1 로직 레벨에 의해 턴온될 때, 트랜지스터(P1)에 의해 전력 공급 노드(231)에 접속되는 TVDD 전력 레일(232) 상의 TVDD는 전력 공급 노드(231) 상에 전력 공급 전압(VDD)(이하 "VDD")을 제공한다. 제1 전력 공급 노드(231)는 본 명세서에서 "VDD 전력 레일"로 지칭된다. VDD는 가상 VDD(virtual VDD; VVDD)라고도 한다. 일부 실시예에서, TVDD는 VDD와는 다르다. 일부 실시예에서, TVDD는 VDD와 동일하다. 트랜지스터(P1)가 제어 신호(CS1)의 제2 로직 레벨(예컨대, 로직 "1")에 의해 턴오프될 때, VDD 전력 레일(231)이 TVDD 전력 레일(232)로부터 분리되고 기능 회로(230)로의 전력 공급이 차단된다. 일부 실시예에서, VDD 전력 레일(231)은 트랜지스터(P1)가 턴오프될 때 플로팅된다. 일부 실시예에서, 제어 신호(CS1)는 IC 디바이스(200) 외부의 외부 회로에 의해 생성된다. 일부 실시예에서, 제어 신호(CS1)는 IC 디바이스(200)에 포함된 전력 관리 회로에 의해 생성된다.
트랜지스터(N1)의 제1 및 제2 단자(215, 216)가 동일한 미리 결정된 전압(Vp1)을 수신하도록 구성되기 때문에, 트랜지스터(N1)의 단자(215, 216)는 효과적으로 함께 전기적으로 결합되고 트랜지스터(N1)는 더미 트랜지스터로서 전기적으로 결합된다. 일부 실시예에서, 트랜지스터(N1)의 제1 및 제2 단자(215, 216)에 인가되는 미리 결정된 전압(Vp1)은 여기에 설명된 바와 같이 전력 전압, 제어 신호, 또는 전력 전압과 제어 신호 이외의 임의의 미리 결정된 전압 또는 신호이다.
풋터 회로(220)에서, 제1 트랜지스터(N2)는 제1 전력 공급 노드 또는 레일(235)에 전기적으로 결합된 제1 단자(221), 제2 전력 공급 노드 또는 레일(236)에 전기적으로 결합된 제2 단자(222), 및 제어 신호(CS2)를 수신하도록 구성된 게이트 단자(223)를 포함한다. 제2 트랜지스터(P2)는 전기적으로 함께 결합되고 미리 결정된 전압(Vp2)을 수신하도록 구성된 제1 및 제2 단자(225, 226)와, 제어 신호(CS2)를 수신하도록 구성된 게이트 단자(227)를 포함한다.
트랜지스터(N2)는 제어 신호(CS2)에 응답하여 전력 공급 노드(235, 236)를 접속 또는 분리하여 기능 회로(230)에 전력 공급을 제공하거나 차단하도록 구성된다. 트랜지스터(N2)는 때때로 스위치 트랜지스터로서 지칭된다. 전력 공급 노드(236)는 전력 공급 전압 트루 VSS(이하 "TVSS")를 수신하도록 구성된다. 제2 전력 공급 노드(236)는 본 명세서에서 "TVSS 전력 레일"로 지칭된다. 일부 실시예에서, TVSS는 접지 전압이다. 일부 실시예에서, TVSS는 접지 전압이 아닌 기준 전압이다. 적어도 하나의 실시예에서, 접지 전압 이외의 기준 전압은 IC 디바이스(200) 외부의 외부 회로에 의해 또는 IC 디바이스(200)에 포함된 내부 전압 공급 디바이스에 의해 생성된다. 트랜지스터(N2)가 제어 신호(CS2)의 로직 "1"과 같은 제1 로직 레벨에 의해 턴온되면, 트랜지스터(N2)에 의해 전력 공급 노드(235)에 접속되는 TVSS 전력 레일(236) 상의 TVSS는 전력 공급 노드(235) 상에 전력 공급 전압(VSS)(이하 "VSS")을 제공한다. 전력 공급 노드(235)는 본 명세서에서 "VSS 전력 레일"로 지칭된다. VSS는 가상 VSS(virtual VDD; VVSS)라고도 한다. 일부 실시예에서, TVSS는 VSS와는 다르다. 일부 실시예에서, TVSS는 VSS와 동일하다. 트랜지스터(N2)가 제어 신호(CS2)의 제2 로직 레벨(예컨대, 로직 "0")에 의해 턴오프될 때, VSS 전력 레일(235)이 TVSS 전력 레일(236)로부터 분리되고 기능 회로(230)로의 전력 공급이 차단된다. 일부 실시예에서, VSS 전력 레일(235)은 트랜지스터(N2)가 턴오프될 때 플로팅된다. 일부 실시예에서, 제어 신호(CS2)는 IC 디바이스(200) 외부의 외부 회로에 의해 생성된다. 일부 실시예에서, 제어 신호(CS2)는 IC 디바이스(200)에 포함된 전력 관리 회로에 의해 생성된다. 일부 실시예에서, 제어 신호(CS2)는 제어 신호(CS1)와 동일하다. 적어도 하나의 실시예에서, 제어 신호(CS2)는 제어 신호(CS1)와는 다르다.
트랜지스터(P2)의 제1 및 제2 단자(225, 226)가 동일한 미리 결정된 전압(Vp2)을 수신하도록 구성되기 때문에, 트랜지스터(P2)의 단자(225, 226)는 효과적으로 함께 전기적으로 결합되고 트랜지스터(P2)는 더미 트랜지스터로서 전기적으로 결합된다. 일부 실시예에서, 트랜지스터(P2)의 제1 및 제2 단자(225, 226)에 인가되는 미리 결정된 전압(Vp2)은 전력 전압, 제어 신호, 또는 전력 전압과 제어 신호 이외의 임의의 미리 결정된 전압 또는 신호이다. 일부 실시예에서, 미리 결정된 전압(Vp2)은 미리 결정된 전압(Vp1)과 동일하다. 적어도 하나의 실시예에서, 미리 결정된 전압(Vp2)은 미리 결정된 전압(Vp1)과 다르다.
기능 회로(230)는 IC 디바이스(200)의 하나 이상의 기능을 수행하기 위해 VDD 전력 레일(231) 및 VSS 전력 레일(235) 상에서 대응하는 VDD 및 VSS에 의해 동작 가능하도록 구성된다. 적어도 하나의 실시예에서, 대응하는 헤더 회로(210) 또는 풋터 회로(220)를 스위치 오프함으로써 대응하는 VDD 전력 레일(231) 또는 VSS 전력 레일(235)로부터 VDD 또는 VSS가 제거될 때, 기능 회로(230)는 비활성화되고 하나 이상의 기능 수행을 중지한다. 그 결과, 기능 회로(230)에 의해 제공되는 하나 이상의 기능이 필요하지 않을 때 IC 디바이스(200)의 전력 소비를 감소시킬 수 있다. 일부 실시예에서, 기능 회로(230)는 VDD 및 VSS에서 동작하도록 구성된 하나 이상의 능동 디바이스, 수동 디바이스, 논리 회로 등을 포함한다. 논리 회로의 예는 AND, OR, NAND, NOR, XOR, INV, AND-OR-인버트(AND-OR-Invert; AOI), OR-AND-인버트(OR-AND-Invert; OAI), MUX, 플립-플롭, BUFF, 래치, 지연, 클록, 메모리 등을 포함하지만, 이것들에 제한되지는 않는다. 예시적인 메모리 셀은 정적 랜덤 액세스 메모리(static random access memory; SRAM), 동적 RAM(dynamic RAM; DRAM), 저항성 RAM(RRAIVI), 자기 저항성 RAM(magnetoresistive RAM; MRAM), 판독 전용 메모리(read only memory; ROM) 등을 포함하지만 이에 제한되지는 않는다. 능동 디바이스 또는 능동 요소의 예는 트랜지스터, 다이오드 등을 포함하지만 이에 제한되지는 않는다. 트랜지스터의 예는, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), 상보성 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, P-채널 금속 산화물 반도체(P-channel metal-oxide semiconductor; PMOS), N-채널 금속 산화물 반도체(N-channel metal-oxide semiconductor; NMOS), 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 고전압 트랜지스터, 고주파 트랜지스터, P-채널 및/또는 N-채널 전계 효과 트랜지스터(PFET/NFET), FinFET, 상승된 소스/드레인을 갖는 평면형 MOS 트랜지스터, 나노시트 FET, 나노와이어 FET 등을 포함하지만 이에 제한되지는 않는다. 수동 요소의 예는 커패시터, 인덕터, 퓨즈, 저항기 등을 포함하지만, 이에 제한되지 않는다.
도 2의 예시적인 구성에서, 전력 제어 회로는 헤더 회로(210) 및 풋터 회로(220) 모두를 포함하고, 기능 회로(230)로의 전력 공급은 대응하는 제어 신호(CS1) 또는 제어 신호(CS2)에 따라 헤더 회로(210) 또는 풋터 회로(220) 중 적어도 하나에 의해 제어, 예를 들어, 제공 또는 차단된다.
일부 실시예에서, IC 디바이스(200)의 전력 제어 회로는 헤더 회로(210)를 포함하지만, 풋터 회로(220)는 생략된다. 예에서, VSS 전력 레일(235)은 생략되고, 기능 회로(230)는 TVSS 전력 레일(236)에 전기적으로 결합된다. 또 다른 예에서, VSS 전력 레일(235)은 스위치 또는 트랜지스터 대신 전도체에 의해 TVSS 전력 레일(236)에 전기적으로 결합된다. 기능 회로(230)로의 전력 공급은 제어 신호(CS1)에 따라 헤더 회로(210)에 의해 제어, 예를 들어, 제공 또는 차단된다.
일부 실시예에서, IC 디바이스(200)의 전력 제어 회로는 풋터 회로(220)를 포함하지만, 헤더 회로(210)는 생략된다. 예에서, VDD 전력 레일(231)은 생략되고, 기능 회로(230)는 TVDD 전력 레일(232)에 전기적으로 결합된다. 또 다른 예에서, VDD 전력 레일(231)은 스위치 또는 트랜지스터 대신 전도체에 의해 TVSS 전력 레일(236)에 전기적으로 결합된다. 기능 회로(230)로의 전력 공급은 제어 신호(CS2)에 따라 풋터 회로(220)에 의해 제어, 예를 들어, 제공 또는 차단된다.
본 명세서에 설명된 바와 같이, 트랜지스터(N1)는 트랜지스터(N1)의 단자(215, 216)에 동일한 미리 결정된 전압(Vp1)을 인가함으로써 더미 트랜지스터에 전기적으로 결합되고, 트랜지스터(P2)는 동일한 미리 결정된 전압(Vp2)을 트랜지스터(P2)의 단자(225, 226)에 인가함으로써 더미 트랜지스터에 전기적으로 결합된다. 일부 실시예에서, 미리 결정된 전압(Vp1 또는 Vp2)은 도 3a 내지 3e 및 8a 내지 8e와 관련하여 설명된 바와 같이, 전력 공급 전압, 제어 신호, 또는 제어 신호 및 전력 공급 전압 이외의 신호 또는 전압이다.
도 3a 내지 3e는 일부 실시예에 따른 다양한 헤더 회로(300A-300E)의 개략적인 회로도이다. 적어도 하나의 실시예에서, 헤더 회로(300A-300E) 중 하나 이상은 도 2의 헤더 회로(210)에 대응한다. 도 2에서 대응하는 컴포넌트를 갖는 도 3a 내지 3e의 컴포넌트는 도 2의 동일한 참조 번호로 또는 100만큼 증가된 도 2의 참조 번호로 지정된다.
도 3a 내지 3e에서, 헤더 회로(300A-300E) 각각은 도 2에 대해 설명된 바와 같이 제1 트랜지스터(P1) 및 제2 트랜지스터(N1)를 포함한다. 구체적으로, 트랜지스터(P1, N1)의 게이트 단자는 전기적으로 접속되어 도 2의 제어 신호(CS1)에 대응하는 제어 신호(제어(Control))를 수신한다. 트랜지스터(P1)는 스위치 트랜지스터이며, VDD 전력 레일에 전기적으로 결합된 제1 단자(311) 및 TVDD 전력 레일에 전기적으로 결합된 제2 단자(322)를 포함한다. 트랜지스터(N1)는 더미 트랜지스터로서 전기적으로 결합되고, 동일한 미리 결정된 전압을 수신하도록 전기적으로 결합된 제1 단자(315) 및 제2 단자(316)를 포함한다.
트랜지스터(N1)의 단자(315, 316) 상의 미리 결정된 전압은 헤더 회로들(300A-300E) 간에 다르다. 도 3a의 헤더 회로(300A)에서, 트랜지스터(N1)의 단자(315, 316) 상의 미리 결정된 전압은 VSS이다. 도 3b의 헤더 회로(300B)에서, 트랜지스터(N1)의 단자(315, 316) 상의 미리 결정된 전압은 TVDD이다. 도 3c의 헤더 회로(300C)에서, 트랜지스터(N1)의 단자(315, 316) 상의 미리 결정된 전압은 VDD이다. 도 3d의 헤더 회로(300D)에서, 트랜지스터(N1)의 단자(315, 316) 상의 미리 결정된 전압은 제어 신호(제어)이다. 도 3e의 헤더 회로(300E)에서, 트랜지스터(N1)의 단자(315, 316) 상의 미리 결정된 전압은 전력 공급 전압(VSS, TVDD 및 VDD) 및 제어 신호(제어) 이외의 전압 또는 신호인 Vp이다. 본 명세서에 설명된 바와 같이, 일부 실시예에 따른 트랜지스터(N1)의 단자(315, 316) 상의 미리 결정된 전압의 예는, VSS, TVDD 또는 VDD와 같은 전력 공급 전압, 제어와 같은 제어 신호 또는 VSS, TVDD, VDD 및 제어 이외의 전압을 포함한다. 다른 전압 구성은 다양한 실시예의 범위 내에 있다.
도 4a는 일부 실시예에 따른 헤더 셀(400A)의 레이아웃도의 개략도이다. 적어도 하나의 실시예에서, 헤더 셀(400A)은 헤더 회로(300A)에 대응한다. 적어도 하나의 실시예에서, 헤더 셀(400A)은 비일시적 컴퓨터 판독 가능 매체 상의 표준 셀 라이브러리에 표준 셀로서 저장된다.
헤더 셀(400A)은 복수의 활성 영역(401, 402)을 포함한다. 활성 영역은 때때로 산화물 규정(oxide-definition; OD) 영역 또는 소스/드레인 영역이라고 하며 도면에 라벨 "OD"를 사용해 개략적으로 도시된다. 적어도 하나의 실시예에서, 활성 영역(401, 402)은 여기에 설명된 바와 같이 기판의 전면 위에 있다. 활성 영역(401, 402)은 제1 축, 예를 들어, X축을 따라 연장된다. 활성 영역(401, 402)은 P형 도펀트 및/또는 N형 도펀트를 포함하여 하나 이상의 회로 요소 또는 디바이스를 형성한다. 회로 요소의 예는 트랜지스터 및 다이오드를 포함하지만 이에 제한되지는 않는다. 하나 이상의 PMOS 디바이스를 형성하도록 구성된 활성 영역은 때때로 "PMOS 활성 영역"이라고 지칭되며, 하나 이상의 NMOS 디바이스를 형성하도록 구성된 활성 영역은 때때로 "NMOS 활성 영역"이라고 지칭된다. 도 4a와 관련하여 설명된 예시적인 구성에서, 활성 영역(401)은 PMOS 활성 영역을 포함하고, 활성 영역(402)은 NMOS 활성 영역을 포함한다. 다른 구성도 다양한 실시예의 범위 내에 있다. 일부 실시예에서, PMOS 활성 영역은 제1 또는 제2 반도체 유형의 활성 영역이라고 지칭되고, NMOS 활성 영역은 제2 또는 제1 반도체 유형의 활성 영역이라고 지칭된다.
헤더 셀(400A)은 활성 영역(401, 402) 위에 복수의 게이트 영역(411, 412, 413, 414, 415, 418, 419)을 더 포함한다. 단순화를 위해, 일부 게이트 영역에 대해서는 참조 번호가 생략된다. 게이트 영역(411, 412, 413, 414, 415, 418, 419)은 X축을 가로지르는 예를 들어, Y축과 같은 제2 축을 따라 연장된다. 게이트 영역(411, 412, 413, 414, 415, 418, 419)은 도 4a에서 CPP(contacted poly pitch)로 지정된 규칙적인 피치로 X축을 따라 배열된다. CPP는 2개의 직접 인접한 게이트 영역, 예를 들어, 도 4a의 게이트 영역들(414, 415) 사이의 X축을 따른 중심-대-중심 거리이다. 두 개의 게이트 영역은 그 사이에 다른 게이트 영역이 없는 바로 인접한 것으로 간주된다. 게이트 영역(411, 412, 413, 414, 415, 418, 419)은 때때로 "폴리"로 지칭되는 폴리실리콘과 같은 전도성 물질을 포함한다. 게이트 영역(411, 412, 413, 414, 415, 418, 419)은 도면에 라벨 "PO"을 사용해 개략적으로 도시되어 있다. 금속과 같은 게이트 영역을 위한 다른 전도성 물질은 다양한 실시예의 범위 내에 있다. 도 4a의 예시적인 구성에서, 게이트 영역(411-415)은 활성 영역(401, 402)과 함께 본 명세서에 설명된 바와 같이 복수의 트랜지스터로서 구성되는 기능적 게이트 영역이다. 일부 실시예에서, 게이트 영역(418, 419)은 비기능적 또는 더미 게이트 영역이다. 더미 게이트 영역은 하부의 활성 영역과 함께 트랜지스터를 형성하도록 구성되지 않고, 그리고/또는 하부 활성 영역과 함께 더미 게이트 영역에 의해 형성된 하나 이상의 트랜지스터는 헤더 셀(400A) 내의 다른 회로 및/또는 헤더 셀(400A)을 포함하는 IC 디바이스에 전기적으로 결합되지 않는다. 적어도 하나의 실시예에서, 비기능적 또는 더미 게이트 영역은 제조된 IC 디바이스에 유전체 물질을 포함한다.
헤더 셀(400A)은 게이트 영역(411-415) 및 활성 영역(401, 402)에 의해 구성된 복수의 활성 디바이스를 더 포함한다. 예를 들어, 복수의 PMOS 디바이스는 대응하는 게이트 영역(411-415)과 함께 PMOS 활성 영역(401)에 의해 구성된다. PMOS 디바이스는 여기에 설명된 바와 같이 전기적으로 함께 결합되기 때문에, PMOS 디바이스는 효과적으로 그리고 집합적으로 PMOS 트랜지스터를 형성한다. 즉, 게이트 영역(411-415) 및 활성 영역(401)은 적어도 하나의 실시예에서 트랜지스터(P1)에 대응하는 PMOS 트랜지스터로서 구성된다. 복수의 NMOS 디바이스는 대응하는 게이트 영역(411-415)과 함께 NMOS 활성 영역(402)에 의해 구성된다. NMOS 디바이스는 여기에 설명된 바와 같이 전기적으로 함께 결합되기 때문에, NMOS 디바이스는 효과적으로 그리고 집합적으로 NMOS 트랜지스터를 형성한다. 즉, 게이트 영역(411-415) 및 활성 영역(402)은 적어도 하나의 실시예에서 트랜지스터(N1)에 대응하는 NMOS 트랜지스터로서 구성된다. 활성 영역(401) 위의 게이트 영역(411-415)의 부분은 트랜지스터(P1)의 게이트 단자에 대응한다. 활성 영역(402) 위의 게이트 영역(411-415)의 부분은 트랜지스터(N1)의 게이트 단자에 대응한다. 게이트 영역(411, 412, 413, 414, 415, 418, 419)이 Y축을 따라 제1 활성 영역(401)으로부터 제2 활성 영역(402)까지 연속적으로 연장되기 때문에, 트랜지스터(P1, N1)의 게이트 단자는 함께 전기적으로 결합된다. 게이트 영역(411-415) 각각의 하나의 측부, 예를 들어, 도 4a의 좌측부 상의 활성 영역(401)의 일부는 대응하는 PMOS 디바이스의 소스/드레인에 대응하고, 게이트 영역(411-415) 각각의 다른 측부, 예를 들어, 도 4a의 우측부 상의 활성 영역(401)의 추가 부분은 대응하는 PMOS 디바이스의 다른 소스/드레인에 대응한다. 게이트 영역(411-415) 각각의 하나의 측부, 예를 들어, 도 4a의 좌측부 상의 활성 영역(402)의 일부는 대응하는 NMOS 디바이스의 소스/드레인에 대응하고, 게이트 영역(411-415) 각각의 다른 측부, 예를 들어, 도 4a의 우측부 상의 활성 영역(402)의 추가 부분은 대응하는 NMOS 디바이스의 다른 소스/드레인에 대응한다.
각각의 트랜지스터(P1, N1)가 복수의 게이트 영역에 의해 구성되는 설명된 구성은 일례이다. 다른 구성도 다양한 실시예의 범위 내에 있다. 예를 들어, 트랜지스터(P1, N1) 각각을 형성하는 게이트 영역(411-415)의 수는 도 4a의 특정 구성에 제한되지 않는다. 일부 실시예에서, 헤더 셀(400A)은 더미 게이트 영역들(418, 419) 사이에 바로 인접한 단일 기능 게이트 영역, 예를 들어, 게이트 영역(411)을 포함한다. 적어도 하나의 실시예에서, 스위치 트랜지스터인 트랜지스터(P1)를 형성하는 게이트 영역(411-415)의 수는 RON 또는 대응하는 헤더 회로의 구동 강도를 포함하나 이에 제한되지 않는 하나 이상의 인자에 기초하여 선택된다. 스위치 트랜지스터(P1)를 형성하는 게이트 영역의 수가 증가됨에 따라, RON은 감소되고 구동 강도는 증가되지만, 헤더 회로가 차지하는 칩 또는 웨이퍼 영역도 증가된다. 적어도 하나의 실시예에서, 스위치 트랜지스터(P1)를 형성하는 게이트 영역의 수의 선택은 성능(예를 들어, 감소된 RON 및/또는 증가된 구동 강도)과 면적 비용 사이의 균형을 위한 설계 고려 사항이다.
헤더 셀(400A)은 활성 영역(401, 402)에서 대응하는 부분 위에서 이와 전기적으로 접촉하는 콘택 구조물을 더 포함한다. 콘택 구조물은 때로 금속-디바이스 구조물(metal-to-device structures)이라고도 하며 도면에서 라벨 "MD"를 사용해 개략적으로 설명되어 있다. MD 콘택 구조물은 활성 영역에 형성된 하나 이상의 디바이스로부터 IC 디바이스의 내부 회로 또는 외부 회로로의 전기적 접속을 규정하기 위해 대응 활성 영역에서 예를 들어, 소스/드레인과 같은 대응 부분 위에 형성된 전도성 물질을 포함한다. 도 4a의 예시적인 구성에서, MD 콘택 구조물(421-429)은 대응하는 부분, 즉, 트랜지스터 P1의 소스/드레인과 전기적으로 접촉하는 활성 영역(401) 위에 있고, X축을 따라 게이트 영역(418, 411-415, 419)과 교대로 배열된다. MD 콘택 구조물(431-439)은 활성 영역(402) 위에 있으며, 트랜지스터(N1)의 대응하는 부분, 즉, 소스/드레인과 전기적으로 접촉하고 X축을 따라 게이트 영역(418, 411-415, 419)과 교대로 배열된다. MD 콘택 구조물(421-429)은 Y축을 따라 MD 콘택 구조물(431-439)과 대응하게 정렬되고 그로부터 이격된다. 일부 실시예에서, MD 콘택 구조물(421-429)과 대응하는 MD 콘택 구조물(431-439) 사이의 공간은 MD 콘택 구조물(421-429, 431-439)의 대향하는 자연 단부들(facing, natural ends)에 의해 형성되며, 여기서 자연 단부는 MD 구조물을 형성하기 위한 하나 이상의 제조 프로세스에 의해 형성된다. 일부 실시예에서, MD 콘택 구조물(421-429)과 대응하는 MD 콘택 구조물(431-439) 사이의 공간은 "절단-MD(cut-MD)"(미도시)라고 지칭되는 마스크에 의해 형성된다. 예를 들어, MD 콘택 구조물(436, 437)에 도시된 바와 같이, 직접 인접한 MD 콘택 구조물들 사이의 피치, 즉, X축을 따른 중심 대 중심 거리는 직접 인접한 게이트 영역들 사이의 피치 CPP와 동일하다. 두 개의 MD 콘택 구조물은 그 사이에 다른 MD 콘택 구조물이 없는 경우 바로 인접한 것으로 간주된다. MD 콘택 구조물의 예시적인 전도성 물질은 금속을 포함한다. 다른 구성도 다양한 실시예의 범위 내에 있다.
헤더 셀(400A)은 대응하는 게이트 영역 또는 MD 콘택 구조물 위에서 이와 전기적으로 접촉하는 비아 구조물을 더 포함한다. MD 콘택 구조물 위에서 이와 전기적으로 접촉하는 비아 구조물은 때때로 비아-투-디바이스(via-to-device; VD)라고 지칭된다. 게이트 영역 위에서 이와 전기적으로 접촉하는 비아 구조물은 때때로 비아-투-게이트(via-to-gate; VG)라고 지칭된다. VD 비아 구조물은 도면에 라벨 "VD" 또는 "VD2"로 개략적으로 도시되어 있다. VG 비아 구조물은 도면에 라벨 "VG"로 개략적으로 도시되어 있다. 도 4a의 예시적인 구성에서, 대표적으로 450, 451로 표시된 VD 비아 구조물의 제1 행은 MD 콘택 구조물의 제1 세트, 즉, MD 콘택 구조물(421, 423, 425, 427, 429) 위에서 이와 전기적으로 접촉한다. 대표적으로 452, 453으로 표시된 VD 비아 구조물의 제2 행은 MD 콘택 구조물의 제2 세트, 즉, MD 콘택 구조물(422, 424, 426, 428) 위에서 이와 전기적으로 접촉한다. 제1 세트의 MD 콘택 구조물(421, 423, 425, 427, 429)은 X축을 따라 제2 세트의 MD 콘택 구조물(422, 424, 426, 428)과 교대로 배열된다. 대표적으로 454, 455로 표시된 VD 비아 구조물의 제3 행은 대응하는 MD 콘택 구조물(421, 423, 425, 427, 429) 위에서 이와 전기적으로 접촉한다. 대표적으로 456, 457, 458, 459로 표시된 VD 비아 구조물의 제4 행은 대응하는 MD 콘택 구조물(431-439) 위에서 이와 전기적으로 접촉한다. 대표적으로 461, 462로 표시된 복수의 비아 구조물은 대응하는 게이트 영역(411-415) 위에서 이와 전기적으로 접촉한다. VD 비아 구조물 및 VG 비아 구조물의 예시 물질은 금속을 포함한다. 다른 구성도 다양한 실시예의 범위 내에 있다.
헤더 셀(400A)은 VD 및 VG 비아 구조물 위에 순차적으로 그리고 교대로 배열된 복수의 금속층 및 비아층을 더 포함한다. VD, VG 비아 구조물 바로 위에서 이와 전기적으로 접촉하는 최하부 금속층은 M0 층(금속 제로) 층이고, M0 층 바로 위의 다음 금속층은 M1 층이고, M1 층 바로 위의 다음 금속층은 M2 층이며, 다른 층들도 이런 식으로 배열된다. 비아층(VIAn)은 Mn 층과 Mn+1 층 사이에 배열되고 이 층들을 전기적으로 결합하며, 여기서 n은 0 이상의 정수이다. 예를 들어, 비아 제로(VIA0 또는 V0) 층은 M0 층과 M1 층 사이에 배열되고 이 층들을 전기적으로 결합하는 최하부 비아층이다. 다른 비아층은 VIA1(또는 V1), VIA2(또는 V2) 등이다. M0 층은 본 명세서에 설명된 바와 같이, 기판의 전면 상의 활성 영역(401, 402) 위의 최하부 금속층 또는 활성 영역(401, 402)에 가장 가까운 금속층이다.
헤더 셀(400A)에서, M0 층은 M0 전도성 패턴(471, 472, 473, 474, 475)을 포함한다. M0 전도성 패턴(471)은 VD 비아 구조물(450, 451)을 포함하는 VD 비아 구조물의 제1 행 위에서 이와 전기적으로 접촉한다. 그 결과, MD 콘택 구조물(421, 423, 425, 427, 429) 및 활성 영역(401)의 대응하는 소스/드레인이 함께 전기적으로 결합되어 트랜지스터(P1)의 제1 단자를 집합적으로 형성한다. M0 전도성 패턴(472)은 VD 비아 구조물(452, 453)을 포함하는 VD 비아 구조물의 제2 행 위에서 이와 전기적으로 접촉한다. 그 결과, MD 콘택 구조물(422, 424, 426, 428) 및 활성 영역(401)의 대응하는 소스/드레인이 함께 전기적으로 결합되어 트랜지스터(P1)의 제2 단자를 집합적으로 형성한다. M0 전도성 패턴(473)은 VD 비아 구조물(454, 455)을 포함하는 VD 비아 구조물의 제3 행 위에서 이와 전기적으로 접촉한다. 그 결과, MD 콘택 구조물(421, 423, 425, 427, 429) 및 활성 영역(401)의 대응하는 소스/드레인은 또한 M0 전도성 패턴(473)에 의해 함께 전기적으로 결합된다. 즉, M0 전도성 패턴(471, 473)은 모두 트랜지스터(P1)의 제1 단자에 전기적으로 결합된다. M0 전도성 패턴(474)은 461, 462로 대표적으로 표시된 VG 비아 구조물 위에서 이와 전기적으로 접촉한다. 그 결과, 게이트 영역(411-415)은 함께 전기적으로 결합되고, 트랜지스터(P1, N1)의 게이트 단자가 함께 전기적으로 결합되는 것에 대응한다. M0 전도성 패턴(475)은 VD 비아 구조물(456-459)을 포함하는 VD 비아 구조물의 제4 행 위에서 이와 전기적으로 접촉한다. 그 결과, MD 콘택 구조물(431-439) 및 활성 영역(402)의 대응하는 소스/드레인은 함께 전기적으로 결합되고, 트랜지스터(N1)의 제1 및 제2 단자가 함께 전기적으로 결합되어 트랜지스터(N1)가 더미 트랜지스터에 전기적으로 결합되는 것에 대응한다.
도 4a의 좌측의 라벨은 M0 전도성 패턴(471-475)에 인가 가능한 신호 또는 전압을 나타낸다. 예를 들어, M0 전도성 패턴(471)은 VDD에 의해 동작 가능한 기능 회로에 VDD를 공급하기 위한 제1 전력 레일, 예를 들어, VDD 전력 레일로서 구성된다. M0 전도성 패턴(472)은 본 명세서에 설명된 바와 같이 또 다른 회로로부터 TVDD를 수신하기 위한 제2 전력 레일, 예를 들어, TVDD 전력 레일로서 구성된다. 적어도 하나의 실시예에서, TVDD는 M0 층 위의 금속층, 예를 들어, M1 층의 전도성 패턴 또는 전력 레일로부터 하나 이상의 V0 비아 구조물을 통해, 예를 들어, 도 5a와 관련하여 설명된 M0 전도성 패턴(472)에 인가된다. M0 전도성 패턴(473)은 VDD를 기능 회로에 공급하기 위한 추가 VDD 전력 레일로서 구성된다. M0 전도성 패턴(474)은 제어 신호(제어)를 게이트 영역(411-415), 즉, 트랜지스터(P1, N1)의 게이트 단자에 인가하도록 구성된다. M0 전도성 패턴(475)은 트랜지스터(N1)의 제1 및 제2 단자를 함께 전기적으로 결합하는 제3 전력 레일, 예를 들어, VSS 전력 레일로서 구성된다. 이 구성은 트랜지스터(N1)의 단자 상의 미리 결정된 전압이 VSS인 헤더 회로(300A)에 대응한다. 도 4a의 예시적인 구성에서, M0 층은 트랜지스터(N1)를 더미 트랜지스터에 전기적으로 결합하거나 트랜지스터(P1)를 다양한 전력 레일 및 제어 신호에 전기적으로 결합하기 위한 다양한 전도성 패턴을 갖는 전도성층의 예이다. 다른 전도성층은 다양한 실시예의 범위 내에 있다.
헤더 셀(400A)은 에지(481, 482, 483, 484)를 포함하는 경계(또는 셀 경계)(480)를 더 포함한다. 에지(481, 482)는 X축을 따라 연장되고, 에지(483, 484)는 Y축을 따라 연장된다. 에지(481, 482, 483, 484)는 함께 접속되어 폐쇄 경계(480)를 형성한다. 본 명세서에 설명된 배치 및 라우팅 동작("자동 배치 및 라우팅(automated placement and routing; APR)"이라고도 함)에서, 셀은 각각의 경계에서 서로 인접하게 IC 레이아웃도에 배치된다. 경계(480)는 때때로 "배치 및 경로 경계(place-and-route boundary)"로 지칭되며 도면에서 "PR경계(PR Boundary)"라는 라벨을 사용해 함께 개략적으로 도시된다. 경계(480)의 직사각형 형상이 일례이다. 다양한 셀에 대한 다른 경계 형상은 다양한 실시예의 범위 내에 있다. 일부 실시예에서, 에지(481, 482)는 대응하는 M0 전도성 패턴(471, 475)의 중심선과 일치한다. 일부 실시예에서, 에지(483, 484)는 더미 또는 비기능 게이트 영역(418, 419)의 중심선과 일치한다. 에지(481, 482) 사이에서 Y축을 따라, 헤더 셀(400A)은 하나의 PMOS 활성 영역, 즉, 401과 하나의 NMOS 활성 영역, 즉, 402를 포함하며, 하나의 셀 높이에 대응하는 높이를 갖는 것으로 간주된다. 도 6b와 관련하여 설명된 바와 같이, Y축을 따라 2개의 PMOS 활성 영역 및 2개의 NMOS 활성 영역을 포함하는 또 다른 셀 또는 회로 영역은 2개의 셀 높이 또는 이중 셀 높이에 대응하는 높이를 갖는 것으로 간주된다. 도 4a의 라인 V-V 및 V'-V'에 대응하는 예시적인 단면도는 도 5a 내지 5b와 관련하여 설명된다.
본 명세서에서 설명된 바와 같이, 헤더 셀(400A)에 대응하는 헤더 회로를 포함하는 IC 디바이스에서, M0 전도성 패턴(474)에 대한 제어 신호(제어)의 제1 로직 레벨에 응답하여, 트랜지스터(P1)가 턴온되어 M0 전도성 패턴(472)에 의해 구성된 TVDD 전력 레일을, M0 전도성 패턴(471, 473)에 의해 구성된 VDD 전력 레일에 접속한다. 그 결과, VDD 전력 레일 또는 M0 전도성 패턴(471, 473)에 전기적으로 결합된 기능 회로는 TVDD 전력 레일 또는 M0 전도성 패턴(472)으로부터 전력 공급을 수신하고 동작한다. M0 전도성 패턴(474) 상의 제어 신호(제어)의 제2 로직 레벨에 응답하여, 트랜지스터(P1)는 턴오프되어 VDD 전력 레일 또는 M0 전도성 패턴(471, 473)으로부터 TVDD 전력 레일 또는 M0 전도성 패턴(472)을 분리한다. 그 결과, 하나 이상의 실시예에서, 기능 회로에 대한 전력 공급이 차단되고, 기능 회로가 슬립 또는 대기 또는 전원 꺼짐 상태에 놓인다.
본 명세서에 설명된 바와 같이, 트랜지스터(N1)는 더미 트랜지스터에 전기적으로 결합된다. 이것은 NMOS 활성 영역 위에 있는 NMOS 디바이스 또는 트랜지스터가 사용되지 않고 NMOS 트랜지스터의 게이트, 드레인 및 소스가 예를 들면, 다른 회로에 전기적으로 결합되지 않고 플로팅 상태로 유지되는 다른 접근법에 따른 헤더 회로와 다르다. 다른 접근법에 따른 이러한 헤더 회로에서, PMOS 스위치 트랜지스터의 VG 비아 구조물 및 VG 비아 구조물에 전기적으로 결합된 제어 신호에 대해 대응하는 M0 전도성 패턴은 PMOS 스위치 트랜지스터의 PMOS 활성 영역 위에 적어도 부분적으로 배열된다. 그 결과, PMOS 스위치 트랜지스터에 대한 라우팅 자원, 예를 들어, M0 전도성 패턴에 대해 이용 가능한 트랙은 제어 신호에 대한 M0 전도성 패턴의 존재에 의해 제한된다.
대조적으로, 일부 실시예에 따라 트랜지스터(N2)를 더미 트랜지스터에 전기적으로 결합함으로써, VG 비아 구조물(461, 462) 및 대응하는 M0 전도성 패턴(474)을 활성 영역(401)으로부터 멀리 그리고 활성 영역(402)을 향해, 예를 들어, 도 4a에 도시된 바와 같이 활성 영역(401)과 활성 영역(402) 사이의 공간 위에 배열하는 것이 가능하다. 그 결과, 스위치 트랜지스터(P1)에 대한 추가 라우팅 자원은 대응하는 PMOS 활성 영역(401) 위에서 이용 가능하게 된다. 도 4a의 예시적인 구성에서, 이러한 추가 라우팅 자원은 VD 비아 구조물(454, 455)의 추가 행 및 대응하는 추가 VDD 전력 레일, 즉, M0 전도성 패턴(473)의 형태로 실현되며, 이는 다른 접근법에 따라 이용 가능하지 않다. 적어도 하나의 실시예에서, 추가 VD 비아 구조물(454, 455) 및 추가 VDD 전력 레일(473)은 RON을 감소시키고 그리고/또는 헤더 회로를 통한 전력 공급을 위한 전류 밀도를 증가시키는 데 기여한다. 동일한 셀 폭(즉, 헤더 회로의 게이트 영역 수)에서, 일부 실시예에 따른 헤더 회로의 RON은 다른 접근법에 따른 헤더 회로의 RON에 비해 약 2% ~ 4% 감소된다. 동일한 RON에서(예를 들어, 전력이 공급될 기능 회로의 의도된 동작에 필요함), 일부 실시예에 따른 헤더 회로는 다른 접근법에 따른 헤더 회로에 비해 더 적은 게이트 영역, 즉, 더 작은 칩 또는 웨이퍼 영역을 요구한다. 증가된 전력 전류 밀도, 감소된 RON, 감소된 칩 또는 웨이퍼 면적 등과 같은 하나 이상의 설명된 이점이 다양한 실시예에서 달성될 수 있다.
도 4b는 일부 실시예에 따른 헤더 셀(400B)의 레이아웃도의 개략도이다. 적어도 하나의 실시예에서, 헤더 셀(400B)은 헤더 회로(300B)에 대응한다. 적어도 하나의 실시예에서, 헤더 셀(400B)은 비일시적 컴퓨터 판독 가능 매체 상의 표준 셀 라이브러리에 표준 셀로서 저장된다. 도 4a 및 도 4b의 대응하는 피처는 동일한 참조 번호로 지정된다. 단순화를 위해, 헤더 셀(400A)의 경계(480)와 유사한 헤더 셀(400B)의 셀 경계는 도 4b에서 생략된다. 헤더 셀(400B)은 여기에 설명된 피처에서의 헤더 셀(400A)과 다르다.
헤더 셀(400B)에서, MD 콘택 구조물(422, 424, 426, 428)은 Y축을 따라 연속적으로 연장되어 다수의 활성 영역과 전기적으로 접촉하는데, 즉, 두 활성 영역(401, 402)과 전기적으로 접촉한다. 다시 말해서, MD 콘택 구조물(422, 424, 426, 428)의 세트는 제2 활성 영역(402) 위에 MD 콘택 구조물(432, 434, 436, 438)의 대응하는 세트를 형성하기 위해 제1 활성 영역(401)으로부터 제2 활성 영역(402)까지 연속적으로 연장된다. 다수의 활성 영역과 전기적으로 접촉하는 MD 콘택 구조물(422, 424, 426, 428)은 본 명세서에서 연장된 MD 콘택 구조물로 지칭된다. 대표적으로 463, 464로 표시된 VD 비아 구조물의 행은 대응하는 연장된 MD 콘택 구조물(422, 424, 426, 428) 위에서 이와 전기적으로 접촉한다. VD 비아 구조물(463, 464)은 연장된 MD 콘택 구조물(422, 424, 426, 428)를 M0 전도성 패턴(474)에 전기적으로 결합한다.
헤더 셀(400A)과 비교하여, 헤더 셀(400B)의 VG 비아 구조물(461, 462)은 활성 영역(401)으로부터 더 멀리 배열되고 적어도 부분적으로 활성 영역(402) 위에 있다. M0 전도성 패턴(476)은 M0 전도성 패턴(476)으로부터 제어 신호(제어)를 수신하기 위해 VG 비아 구조물(461, 462) 위에서 이와 전기적으로 접촉한다.
헤더 셀(400A)의 VSS 전력 레일 또는 M0 전도성 패턴(475)에 전기적으로 결합된 VD 비아 구조물(431-439) 대신, 헤더 셀(400B)은 활성 영역(402) 위의 MD 콘택 구조물(431-439) 위에서 이와 전기적으로 접촉하는 465, 466으로 대표적으로 표시된 VD 비아 구조물의 추가 행을 포함한다. 추가 M0 전도성 패턴(477)은 VD 비아 구조물(465, 466)을 포함하는 VD 비아 구조물의 추가 행 위에서 이와 전기적으로 접촉한다.
도 4b의 좌측의 라벨은 M0 전도성 패턴(471-474, 476, 477)에 인가 가능한 신호 또는 전압을 나타낸다. 헤더 셀(400A)과 유사한 방식으로 TVDD 전력 레일로 구성된 M0 전도성 패턴(472) 외에, 헤더 셀(400B)은 추가 TVDD 전력 레일로 구성된 M0 전도성 패턴(474, 477)을 더 포함한다. 적어도 하나의 실시예에서, TVDD는 본 명세서에 설명된 바와 같이 하나 이상의 비아 구조물을 통해 상부 금속층의 하나 이상의 전도성 패턴으로부터 M0 전도성 패턴(474, 477)에 인가된다. TVDD 전력 레일 또는 M0 전도성 패턴(472, 474, 474)은 모두 연장된 MD 콘택 구조물(422, 424, 426, 428) 및 대응하는 VD 비아 구조물을 통해 트랜지스터(P1)의 제2 단자에 전기적으로 결합된다. 이 구성은 트랜지스터(N1)의 단자 상의 미리 결정된 전압이 TVDD인 헤더 회로(300A)에 대응한다. 추가 TVDD 전력 레일은 헤더 셀(400B)에 대응하는 헤더 회로를 통해 RON을 감소시키고 그리고/또는 전력 공급을 위한 전류 밀도를 증가시키는 데 기여한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 이러한 헤더 회로를 포함하는 IC 디바이스에서 달성 가능하다.
도 4c는 일부 실시예에 따른 헤더 셀(400C)의 레이아웃도의 개략도이다. 적어도 하나의 실시예에서, 헤더 셀(400C)은 헤더 회로(300C)에 대응한다. 적어도 하나의 실시예에서, 헤더 셀(400C)은 비일시적 컴퓨터 판독 가능 매체 상의 표준 셀 라이브러리에 표준 셀로서 저장된다. 도 4a 및 도 4c의 대응하는 피처는 동일한 참조 번호로 지정된다. 단순화를 위해, 헤더 셀(400A)의 경계(480)와 유사한 헤더 셀(400C)의 셀 경계는 도 4c에서 생략된다. 헤더 셀(400C)은 여기에 설명된 피처에서 헤더 셀(400A)과 다르다.
헤더 셀(400C)에서, MD 콘택 구조물(421, 421, 423, 425, 427, 429)은 Y축을 따라 연속적으로 연장되어 다수의 활성 영역과 전기적으로 접촉하는데, 즉, 두 활성 영역(401, 402)과 전기적으로 접촉한다. 다시 말해서, MD 콘택 구조물(421, 423, 425, 427, 429)의 세트는 제2 활성 영역(402) 위에 MD 콘택 구조물(431, 433, 435, 437, 439)의 대응하는 세트를 형성하기 위해 제1 활성 영역(401)으로부터 제2 활성 영역(402)까지 연속적으로 연장된다. MD 콘택 구조물(421, 423, 425, 427, 429)은 연장된 MD 콘택 구조물이다.
헤더 셀(400A)의 VSS 전력 레일 또는 M0 전도성 패턴(475)에 전기적으로 결합된 VD 비아 구조물(431-439) 대신, 헤더 셀(400C)은 활성 영역(402) 위의 MD 콘택 구조물(431-439) 위에서 이와 전기적으로 접촉하는 465, 466으로 대표적으로 표시된 VD 비아 구조물의 행을 포함한다. 추가 M0 전도성 패턴(477)은 VD 비아 구조물(465, 466)을 포함하는 VD 비아 구조물의 추가 행 위에서 이와 전기적으로 접촉한다. M0 전도성 패턴(476)은 도 4c의 예시적인 구성에 포함되지만, 사용되지 않으며 하나 이상의 실시예에서 생략될 수 있다. 적어도 하나의 실시예에서, 활성 영역(402) 위의 MD 콘택 구조물(431-439)은 M0 전도성 패턴(477)에 의해서 보다는 M0 전도성 패턴(476)에 의해 함께 전기적으로 결합된다.
도 4c의 좌측의 라벨은 M0 전도성 패턴(471-474, 477)에 인가 가능한 신호 또는 전압을 나타낸다. 헤더 셀(400A)과 유사한 방식으로 VDD 전력 레일로서 구성된 M0 전도성 패턴(471, 473) 외에, 헤더 셀(400C)은 추가 VDD 전력 레일로서 구성된 M0 전도성 패턴(477)을 더 포함한다. VDD 전력 레일 또는 M0 전도성 패턴(471, 473, 477)은 모두 연장된 MD 콘택 구조물(421, 423, 425, 427, 429) 및 대응하는 VD 비아 구조물을 통해 트랜지스터(P1)의 제1 단자에 전기적으로 결합된다. 이 구성은 트랜지스터(N1)의 단자 상의 미리 결정된 전압이 VDD인 헤더 회로(300C)에 대응한다. 추가 VDD 전력 레일은 헤더 셀(400C)에 대응하는 헤더 회로를 통해 RON을 감소시키고 그리고/또는 전력 공급을 위한 전류 밀도를 증가시키는 데 기여한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 이러한 헤더 회로를 포함하는 IC 디바이스에서 달성 가능하다.
도 4d는 일부 실시예에 따른 헤더 셀(400D)의 레이아웃도의 개략도이다. 적어도 하나의 실시예에서, 헤더 셀(400D)은 헤더 회로(300D)에 대응한다. 적어도 하나의 실시예에서, 헤더 셀(400D)은 비일시적 컴퓨터 판독 가능 매체 상의 표준 셀 라이브러리에 표준 셀로서 저장된다. 도 4a 및 도 4d의 대응하는 피처는 동일한 참조 번호로 지정된다. 단순화를 위해, 헤더 셀(400A)의 경계(480)와 유사한 헤더 셀(400D)의 셀 경계는 도 4d에서 생략된다. 헤더 셀(400D)은 여기에 설명된 피처에서 헤더 셀(400A)과 다르다.
헤더 셀(400A)의 VSS 전력 레일 또는 M0 전도성 패턴(475)에 전기적으로 결합된 VD 비아 구조물(431-439) 대신, 헤더 셀(400D)은 활성 영역(402) 위의 MD 콘택 구조물(431-439) 위에서 이와 전기적으로 접촉하는 465, 466으로 대표적으로 표시된 VD 비아 구조물의 행을 포함한다. 추가 M0 전도성 패턴(477)은 VD 비아 구조물(465, 466)을 포함하는 VD 비아 구조물의 추가 행 위에서 이와 전기적으로 접촉한다. M0 전도성 패턴(476)은 도 4d의 예시적인 구성에 포함되지만, 사용되지 않으며 하나 이상의 실시예에서 생략될 수 있다. 적어도 하나의 실시예에서, 활성 영역(402) 위의 MD 콘택 구조물(431-439)은 M0 전도성 패턴(477)에 의해서가 아니라 M0 전도성 패턴(476)에 의해 전기적으로 함께 결합된다.
도 4d의 좌측의 라벨은 M0 전도성 패턴(471-474, 477)에 인가 가능한 신호 또는 전압을 나타낸다. M0 전도성 패턴(477)은 제어 신호(제어)를 수신하도록 구성된다. 이 구성은 트랜지스터(N1)의 단자 상의 미리 결정된 전압이 제어 신호(제어)인 헤더 회로(300D)에 대응한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 헤더 셀(400D)에 대응하는 헤더 회로에서 그리고/또는 그러한 헤더 회로를 포함하는 ID 디바이스에서 달성될 수 있다.
도 4e는 일부 실시예에 따른 헤더 셀(400E)의 레이아웃도의 개략도이다. 적어도 하나의 실시예에서, 헤더 셀(400E)은 헤더 회로(300E)에 대응한다. 적어도 하나의 실시예에서, 헤더 셀(400E)은 비일시적 컴퓨터 판독 가능 매체 상의 표준 셀 라이브러리에 표준 셀로서 저장된다. 도 4d 및 도 4e의 대응하는 피처는 동일한 참조 번호로 지정된다. 단순화를 위해, 헤더 셀(400A)의 경계(480)와 유사한 헤더 셀(400E)의 셀 경계는 도 4e에서 생략된다.
헤더 셀(400E)은 M0 전도성 패턴(477)에 인가되는 신호를 제외하고는 헤더 셀(400D)과 유사하다. 도 4e의 좌측의 라벨은 M0 전도성 패턴(471-474, 477)에 인가 가능한 신호 또는 전압을 나타낸다. 헤더 셀(400D)에서와 같은 제어 신호(제어) 대신, 헤더 셀(400E)의 M0 전도성 패턴(477)은 제어 신호(제어) 및 전력 공급 전압(TVDD, VDD, VSS) 이외의 신호 또는 전압(Vp)을 수신하도록 구성된다. 이 구성은 트랜지스터(N1)의 단자 상의 미리 결정된 전압이 신호(Vp)인 헤더 회로(300E)에 대응한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 헤더 셀(400E)에 대응하는 헤더 회로에서 그리고/또는 그러한 헤더 회로를 포함하는 IC 디바이스에서 달성될 수 있다.
도 5a는 일부 실시예에 따른 IC 디바이스(500)의, 도 4a의 라인 V-V를 따라 취해진 개략적인 단면도이다. IC 디바이스(500)는 도 4a와 관련하여 설명된 헤더 셀(400A)에 대응하는 회로 영역을 포함한다. 도 4a에서 대응하는 컴포넌트를 갖는 도 5a의 컴포넌트는 도 4a의 동일한 참조 번호로 지정된다.
도 5a에 도시된 바와 같이, IC 디바이스(500)는 헤더 셀(400A)에 대응하는 회로 영역이 그 위에 형성되는 기판(550)을 포함한다. 기판(550)은 Z축을 따라 두께 방향을 갖는다. P형 도펀트 및 N형 도펀트가 기판(550)에 추가되어 활성 영역(401, 402)에 대응하는 P-도핑 영역(551) 및 N-도핑 영역(552)을 형성하고 또한 P-도핑된 영역(551)이 그 안에 형성되는 N웰(553)을 형성한다. 일부 실시예에서, 분리 구조물은 인접한 P웰/P-도핑 영역과 N웰/N-도핑 영역 사이에 형성된다. 단순화를 위해, 분리 구조물은 도 5a에서 생략된다. P-도핑 영역(551)은 트랜지스터(P1)를 구성하는 PMOS 디바이스의 소스/드레인을 규정한다. N-도핑 영역(552)은 트랜지스터(N2)를 구성하는 NMOS 디바이스의 소스/드레인을 규정한다.
IC 디바이스(500)는 PMOS 및 NMOS 디바이스의 소스/드레인을 IC 디바이스(500)의 회로 내의 다른 회로 요소에 전기적으로 결합하기 위한 MD 콘택 구조물을 더 포함한다. 예를 들어, MD 콘택 구조물(421, 431)은 대응하게 P-도핑 영역(551) 및 N-도핑 영역(552) 위에서 이들과 전기적으로 접촉한다.
IC 디바이스(500)는 대응하는 MD 콘택 구조물 및/또는 게이트 영역 위에서 이와 전기적으로 접촉하는 VD, VG 비아 구조물을 더 포함한다. 예를 들어, VG 비아 구조물이 도 5a의 단면도에서 보이지 않지만, 도 5a는 MD 콘택 구조물(421) 위에서 이와 전기적으로 접촉하는 VD 비아 구조물(450, 454), 및 MD 콘택 구조물(431) 위에서 이와 전기적으로 접촉하는 VD 비아 구조물(456)을 도시한다.
IC 디바이스(500)는 VD, VG 비아 구조물 위에 있는 상호접속 구조물(560)을 더 포함한다. 상호접속 구조물(560)은 기판(550)의 두께 방향, 즉, Z축을 따라 교대로 배열된 복수의 금속층(M0, M1, ...) 및 복수의 비아층(V0, V1, ...)을 포함한다. 상호접속 구조물(560)은 금속층 및 비아층이 내부에 매립되는 다양한 층간 유전체(interlayer dielectric; ILD) 층(도시되지 않음)을 더 포함한다. 상호접속 구조물(560)의 금속층 및 비아층은 IC 디바이스(500)의 다양한 요소 또는 회로를 서로 그리고 외부 회로와 전기적으로 결합하도록 구성된다. 단순화를 위해, M1 층 위의 금속층 및 비아층은 도 5a에서 생략된다.
M0 층은 VDD 전력 레일, TVDD 전력 레일, 추가 VDD 전력 레일, 제어 신호(제어)를 수신하고 이를 트랜지스터(P1, N1)의 게이트에 인가하기 위한 전도체, 및 VSS 전력 레일로서 대응하게 구성된 M0 전도성 패턴(471-475)을 포함한다. M0 전도성 패턴(471, 473, 475)은 대응하게 VD 비아 구조물(450, 454, 456) 위에서 이와 전기적으로 접촉한다.
V0 층은 M0 층의 TVDD 전력 레일 또는 M0 전도성 패턴(472) 위에서 이와 전기적으로 접촉하는 V0 비아 구조물(562)을 포함한다. M1 층은 V0 비아 구조물(562) 위에서 이와 전기적으로 접촉하는 M1 전도성 패턴(563)을 포함한다. V0 비아 구조물(562) 및 M1 전도성 패턴(563)은 적어도 하나의 실시예에서 V0 비아 구조물(562) 및/또는 M1 전도성 패턴(563)이 도 5a의 단면도에서 반드시 보이는 것은 아니기 때문에 점선으로 개략적으로 도시된다. 일부 실시예에서, M1 전도성 패턴(563)은 V0 비아 구조물(562)을 통해, M0 층의 TVDD 전력 레일인 M0 전도성 패턴(472)에 TVDD를 인가하기 위해 M1 층에서 TVDD 전력 레일로서 구성된다. 적어도 하나의 실시예에서, IC 디바이스(500)는 전력 공급의 충분한 전류 밀도를 제공하기 위해 M1 전도성 패턴(563)과 M0 전도성 패턴(472) 사이에 하나보다 많은 V0 비아 구조물을 포함한다. 일부 실시예에서, M0 전도성 패턴(474)은 유사한 방식으로 하나 이상의 V0 비아 구조물을 통해 M1 층의 대응하는 전도성 패턴으로부터 제어 신호(제어)를 수신하도록 구성된다.
본 명세서에서 설명된 바와 같이, M0 전도성 패턴(474)에 인가된 제어 신호(제어)의 대응 로직 레벨에 의해 트랜지스터(P1)(도 5a에 도시되지 않음)가 턴온되면, M0 전도성 패턴(472)에 인가된 TVDD는 트랜지스터(P1)에 의해 MD 콘택 구조물(421) 및 VD 비아 구조물(450, 454)을 통해 M0 전도성 패턴(471, 473)에 VDD로서 출력된다. 그런 다음, M0 전도성 패턴(471, 473) 상의 VDD는 M0 전도성 패턴(471, 473)에 전기적으로 결합된 기능 회로를 동작시키기 위해 인가된다. VDD를 출력하기 위한 추가 VD 비아 구조물(454) 및 M0 전도성 패턴(473)은 하나 이상의 실시예에서 헤더 회로의 RON을 감소시키고 그리고/또는 기능 회로에 대한 전력 공급의 전류 밀도를 증가시키는 것을 가능하게 한다.
도 5b는 일부 실시예에 따른 IC 디바이스(500)의, 도 4a의 라인 V'-V'를 따라 취해진 개략적인 단면도이다. 도 4a에서 대응하는 컴포넌트를 갖는 도 5b의 컴포넌트는 도 4a의 참조 번호로 지정된다.
도 5b에 도시된 바와 같이, IC 디바이스(500)는 게이트 영역(412)에 대응하고 게이트 유전체층(554, 555) 및 게이트 전극(512)을 포함하는 게이트 스택을 더 포함한다. IC 디바이스(500)는 게이트 영역(413)에 대응하고 게이트 유전체층(554, 555) 및 게이트 전극(513)을 포함하는 또 다른 게이트 스택을 더 포함한다. 적어도 하나의 실시예에서, 게이트 유전체층은 다수의 게이트 유전체층(554, 555)을 대체한다. 게이트 유전체층 또는 게이트 유전체층들의 예시적인 물질은 HfO2, ZrO2 등을 포함한다. 게이트 전극(512, 513)의 예시적인 물질은 폴리실리콘, 금속 등을 포함한다.
IC 디바이스(500)는 트랜지스터(N1)(미도시)를 구성하는 NMOS 디바이스의 소스/드레인(미도시)에 전기적으로 결합된 MD 콘택 구조물(432, 433, 434)을 더 포함한다. VD 비아 구조물(457, 458, 459)은 대응하게 MD 콘택 구조물(432, 433, 434) 위에서 이와 전기적으로 접촉한다. M0 전도성 패턴(475)은 VD 비아 구조물(457, 458, 459) 위에서 이와 전기적으로 접촉한다. 그 결과, 트랜지스터(N1)를 구성하는 NMOS 디바이스의 소스/드레인은 전기적으로 함께 결합되는데, 즉, 트랜지스터(N1)는 여기에 설명된 바와 같이 더미 트랜지스터로 전기적으로 결합된다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점이 IC 디바이스(500)에서 달성될 수 있다.
도 6a는 일부 실시예에 따른 헤더 회로(600A)의 개략적 회로도이다.
헤더 회로(600A)는 VSS 전력 레일(613)에서 전기적으로 함께 결합된 서브회로(611, 612)를 포함한다. 서브회로(611)는 헤더 회로(300A)에 대응하고 스위치 트랜지스터(P61) 및 더미 트랜지스터(N61)를 포함한다. 스위치 트랜지스터(P61) 및 더미 트랜지스터(N61)는 헤더 회로(300A)의 스위치 트랜지스터(P1) 및 더미 트랜지스터(N1)에 대응한다. 트랜지스터(P61)는 VDD 및 TVDD에 대응하게 전기적으로 결합된 제1 및 제2 단자를 갖는다. 더미 트랜지스터(N61)는 VSS를 수신하도록 전기적으로 결합된 제1 및 제2 단자를 갖는다. 트랜지스터(P61, N61)의 게이트는 전기적으로 결합되어 제어 신호(제어)를 수신한다. 서브회로(612)는 헤더 회로(300A)에 대응하고 스위치 트랜지스터(P62) 및 더미 트랜지스터(N62)를 포함한다. 스위치 트랜지스터(P62) 및 더미 트랜지스터(N62)는 헤더 회로(300A)의 스위치 트랜지스터(P1) 및 더미 트랜지스터(N1)에 대응한다. 트랜지스터(P62)는 VDD 및 TVDD에 대응하여 전기적으로 결합된 제1 및 제2 단자를 갖는다. 더미 트랜지스터(N62)는 VSS를 수신하도록 전기적으로 결합된 제1 및 제2 단자를 갖는다. 트랜지스터(P62, N62)의 게이트는 전기적으로 결합되어 제어 신호(제어)를 수신한다. 트랜지스터(N61)의 단자는 VSS 전력 레일(613)에서 트랜지스터(N62)의 단자에 전기적으로 결합된다. 서브회로(611, 612)는 도 2 및 3a와 관련하여 설명된 바와 같이 동작하도록 구성된다.
헤더 회로(600A)가 헤더 회로(300A)에 대응하는 2개의 서브회로를 포함하는 설명된 구성이 일례이다. 다른 구성도 다양한 실시예의 범위 내에 있다. 예를 들어, 일부 실시예에서, 헤더 회로(600A)는 2개 초과의 서브회로를 포함하고 그리고/또는 헤더 회로(600A)의 서브회로는 헤더 회로(300A-300E) 중 임의의 것에 대응한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 헤더 회로(600A)에서 그리고/또는 헤더 회로(600A)를 포함하는 IC 디바이스에서 달성될 수 있다.
도 6b는 일부 실시예에 따른 헤더 셀(600B)의 레이아웃도의 개략도이다. 적어도 하나의 실시예에서, 헤더 셀(600B)은 헤더 회로(600A)에 대응한다. 적어도 하나의 실시예에서, 헤더 셀(600B)은 비일시적 컴퓨터 판독 가능 매체 상의 표준 셀 라이브러리에 표준 셀로서 저장된다. 도 6a 및 도 6b의 대응하는 피처는 동일한 참조 번호로 지정된다. 도 4a에서의 대응하는 피처를 갖는 도 6b의 피처는 200만큼 증가된 도 4a의 참조 번호로 지정된다. 예를 들어, 헤더 셀(600B)에서 에지(681-684)를 갖는 M0 전도성 패턴(671-675) 및 경계(680)는 헤더 셀(400A)에서 에지(481-484)를 갖는 M0 전도성 패턴(471-475) 및 경계(480)에 대응한다.
헤더 셀(600B)은 서브회로(611)에 대응하는 섹션 A 및 서브회로(612)에 대응하는 섹션 B를 포함한다. 헤더 셀(600B)의 섹션 A 및 B 각각은, PMOS 활성 영역, NMOS 활성 영역, 게이트 영역, MD 콘택 구조물, VD 및 VG 비아 구조물 및 도 4a에 대해 설명된 바와 같이 배열되고 전기적으로 결합된 M0 전도성 패턴을 포함한다. 헤더 셀(600B)은 X축을 따라 연장되고 섹션 A의 게이트 영역이 섹션 B의 게이트 영역으로부터 분리되는 영역을 나타내는 절단-폴리 마스크(cut-poly mask)의 절단-폴리 영역(603)을 더 포함한다. 절단-폴리 영역(603)은 라벨 "CPO"와 함께 도면에 개략적으로 도시되어 있다.
도 6b의 좌측의 라벨은 M0 전도성 패턴에 인가 가능한 신호 또는 전압을 나타낸다. 예를 들어, 섹션 A의 M0 전도성 패턴(671-674)은, 제어 신호(제어)를 수신하고 트랜지스터(P61, N61)의 게이트에 이를 인가하기 위한 제1 VDD 전력 레일, 제1 TVDD 전력 레일, 제2 VDD 전력 레일 및 제1 전도체로서 대응하게 구성된다. 섹션 B의 M0 전도성 패턴(681-684)은 M0 전도성 패턴(671-674)에 대응하고, 제어 신호(제어)를 수신하고 이를 트랜지스터(P62, N62)의 게이트에 인가하기 위한 제3 VDD 전력 레일, 제2 TVDD 전력 레일, 제4 VDD 전력 레일 및 제2 전도체로서 대응하게 구성된다. M0 전도성 패턴(675)은 섹션 A 및 섹션 B 모두에 대해 공통인 VSS 전력 레일로서 구성된다.
섹션 A 및 섹션 B 각각은 Y축을 따라 PMOS 활성 영역 및 NMOS 활성 영역을 포함하고, 도 4a에 대해 설명된 바와 같이 하나의 셀 높이의 헤더 셀에 대응한다. 헤더 셀(600B)은 하나의 셀 높이의 두 헤더 셀의 조합이고, 두 개의 셀 높이에 대응하는 높이, 또는 이중 셀 높이(double cell height)를 갖는 것으로 간주된다. 단순화를 위해 섹션 A의 셀 높이는 "A"라고도 하며 섹션 B의 셀 높이는 "B"라고도 한다. 셀 높이 A는 경계(680)의 에지(681)로부터 절단-폴리 영역(603)의 중심선(604)까지의 Y축을 따른 치수이다. 셀 높이 B는 경계(680)의 에지(682)로부터 절단-폴리 영역(603)의 중심선(604)까지의 Y축을 따른 치수이다. 일부 실시예에서, 셀 높이 A는 셀 높이 B와 동일하다. 하나 이상의 실시예에서, 셀 높이 A는 셀 높이 B와 다르다. 이중 셀 높이를 갖는 헤더 셀로서의 헤더 셀(600B)의 설명된 구성은 일례이다. 헤더 셀(600B)이 이중 셀 높이보다 큰 높이를 갖는 다른 구성이 다양한 실시예의 범위 내에 있다.
셀 높이 외에, 섹션 A와 B는 활성 영역 폭("OD 폭"이라고도 함)에서 서로 다를 수 있다. 활성 영역 폭 또는 OD 폭은 Y축을 따른 활성 영역의 치수이다. 예를 들어, 섹션 A의 각각의 PMOS 활성 영역 및 NMOS 활성 영역은 도 6b에 도시된 바와 같이 OD 폭(D)을 갖는다. 섹션 B의 각 PMOS 및 NMOS 활성 영역은 도 6b에 도시된 바와 같이 OD 폭(E)을 갖는다. 일부 실시예에서, OD 폭(D)은 OD 폭(E)과 동일하다. 하나 이상의 실시예에서, OD 폭(D)은 OD 폭(E)과 다르다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 헤더 셀(600B)에 대응하는 헤더 회로에서 또는 그러한 헤더 회로를 포함하는 IC 디바이스에서 달성될 수 있다.
도 7a 및 7b는 일부 실시예에 따라 다른 셀 높이를 갖는 다양한 레이아웃도 구성을 개략적으로 보여주는 표(700A 및 700B)이다. 표(700A, 700B)는 하나 이상의 단위 헤더 셀이 더 큰 헤더 셀로 결합될 수 있는 다양한 상황을 보여준다. 일부 실시예에서, 각 단위 헤더 셀은 도 4a 내지 4e의 헤더 셀(400A-400E) 중 하나, 또는 도 6b의 섹션 A 또는 섹션 B에 대응한다.
도 7a의 표(700A)는 일부 실시예에 따라 단위 헤더 셀의 셀 높이가 동일하거나 다른 다양한 레이아웃도 구성을 도시한다.
표(700A)의 열(710)에 보여진 바와 같이, 단일 셀 높이 헤더 셀은 셀 높이(A)를 갖는 하나의 단위 헤더 셀로 구성된다. 이러한 헤더 셀에 대해 A에 표시된 하나의 구성이 있다.
표(700A)의 열(720)에 보여진 바와 같이, 이중 셀 높이 헤더 셀은 대응 셀 높이 A와 B를 갖는 두 개의 단위 헤더 셀의 조합이다. A가 B와 다르고 A가 B와 동일한 두 개의 상황이 있다. A가 B와 다른 경우, 두 가지 구성 즉, 도 6a에 도시된 AB와 섹션 A 및 B가 Y축을 따라 위치를 바꾸는, 도 6b의 역 구성인 BA가 있다. A가 B와 동일한 경우, 셀 높이 A와 B가 동일한 도 6b의 구성에 대응하는 하나의 구성 AA가 있다.
표(700A)의 열(730)에 보여진 바와 같이, 삼중 셀 높이 헤더 셀은 대응 셀 높이(A, B, C)를 갖는 3개의 단위 헤더 셀의 조합이다. 모든 3개의 셀 높이(A, B, C)가 다르고, 두 개의 셀 높이가 동일하고, 모든 3개의 셀 높이가 동일한 3개의 상황이 있다. 모든 3개의 셀 높이 A, B, C가 다른 상황에서는, 대응하는 셀 높이 A, B, C를 갖는 3개의 단위 헤더 셀이 Y축을 따라 겹겹이 적층될 수 있는 6개의 다른 구성, 즉, ABC, ACB, BAC, BCA, CAB, CBA가 있다. 두 개의 셀 높이가 동일한 상황에서는(예컨대, A가 C와 동일함), 대응 셀 높이(A, A, B)를 갖는 3개의 단위 헤더 셀이 Y축을 따라 겹겹이 적층될 수 있는 3개의 다른 구성, 즉, AAB, ABA, BAA가 있다. 모든 셀 높이가 동일한 상황에서는(예컨대, A, B 및 C가 동일함), 하나의 구성(AAA)이 있다.
표(700A)의 열(740)에 도시된 바와 같이, 다양한 실시예에 따라, 3개보다 많은 단위 헤더 셀이 더 큰 헤더 셀로 결합될 수 있는 추가 구성이 가능하다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 도 7a에 대해 설명된 헤더 셀에 대응하는 헤더 회로 및/또는 이러한 헤더 회로를 포함하는 IC 디바이스에서 달성될 수 있다.
도 7b의 표(700B)는 일부 실시예에 따라 단위 헤더 셀의 OD 폭이 동일하거나 다른 다양한 레이아웃도 구성을 보여준다.
표(700B)의 열(712)에 도시된 바와 같이, 단일 셀 높이 헤더 셀은 OD 폭(D)을 갖는 하나의 단위 헤더 셀로 구성된다. 이러한 헤더 셀에 대해 D에 표시된 하나의 구성이 있다.
표(700B)의 열(722)에 보여진 바와 같이, 이중 셀 높이 헤더 셀은 대응 OD 폭(D와 E)을 갖는 두 개의 단위 헤더 셀의 조합이다. D가 E와 다르고 D가 E와 동일한 두 개의 상황이 있다. D가 E와 다른 경우, 두 개의 구성 즉, 도 6b에 도시된 DE와, 섹션 A 및 B가 Y축을 따라 위치를 바꾸는, 도 6b의 역 구성인 ED가 있다. D가 E와 동일한 경우, OD 폭(D 및 E)이 동일한 도 6b의 구성에 대응하는 하나의 구성(DD)이 있다.
표(700B)의 열(732)에 보여진 바와 같이, 삼중 셀 높이 헤더 셀은 대응 OD 폭(D, E, F)을 갖는 3개의 단위 헤더 셀의 조합이다. 모든 3개의 OD 폭(D, E, F)이 다르고, OD 폭들 중 2개가 동일하고, 모든 3개의 OD 폭이 동일한 3개의 상황이 있다. 모든 3개의 OD 폭(D, E, F)이 다른 상황에서는, 대응하는 OD 폭(D, E, F)을 갖는 3개의 단위 헤더 셀이 Y축을 따라 겹겹이 적층될 수 있는 6개의 다른 구성, 즉, DEF, DFE, EDF, EFD, FDE, FED가 있다. OD 폭들 중 두 개가 동일한 상황에서는(예컨대, D가 F와 동일함), 대응 OD 폭(D, D, E)을 갖는 3개의 단위 헤더 셀이 Y축을 따라 겹겹이 적층될 수 있는 3개의 다른 구성, 즉, DDE, DED, EDD가 있다. 모든 OD 폭이 동일한 상황(예컨대, D, E 및 F가 동일한 경우)의 경우, 하나의 구성(DDD)이 있다.
표(700B)의 열(742)에 보여진 바와 같이, 다양한 실시예에 따라, 3개보다 많은 단위 헤더 셀이 더 큰 헤더 셀로 결합될 수 있는 추가 구성이 가능하다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 도 7b에 대해 설명된 헤더 셀에 대응하는 헤더 회로 및/또는 이러한 헤더 회로를 포함하는 IC 디바이스에서 달성될 수 있다.
일부 실시예에서, 도 3a 내지 7b와 관련하여 설명된 헤더 셀 및 헤더 회로에 대한 구성 및/또는 이점은, 헤더 셀 및 헤더 회로 내의 PMOS, NMOS, TVDD, VDD, VSS가 풋터 셀 및 풋터 회로 내의 NMOS, PMOS, TVSS, VSS, VDD에 대응하면서 풋터 셀 및 풋터 회로에 적용 가능하다. 풋터 셀 및 풋터 회로의 여러 예가 도 8a 내지 8e 및 9a 내지 9c와 관련하여 설명된다.
도 8a 내지 8e는 일부 실시예에 따른 다양한 풋터 회로(800A-800E)의 개략적인 회로도이다. 적어도 하나의 실시예에서, 풋터 회로(800A-800E) 중 하나 이상은 도 2의 풋터 회로(220)에 대응한다. 도 2에서 대응하는 컴포넌트를 갖는 도 8a 내지 8e의 컴포넌트는 도 2의 동일한 참조 번호 또는 600만큼 증가된 도 2의 참조 번호로 지정된다.
도 8a 내지 8e에서, 풋터 회로(800A-800E) 각각은 도 2에 대해 설명된 바와 같이 제1 트랜지스터(N2) 및 제2 트랜지스터(P2)를 포함한다. 구체적으로, 트랜지스터(N2, P2)의 게이트 단자는 전기적으로 접속되어 도 2의 제어 신호(CS2)에 대응하는 제어 신호(제어))를 수신한다. 트랜지스터(N2)는 스위치 트랜지스터이며, VSS 전력 레일에 전기적으로 결합된 제1 단자(821) 및 TVSS 전력 레일에 전기적으로 결합된 제2 단자(822)를 포함한다. 트랜지스터(P2)는 더미 트랜지스터로서 전기적으로 결합되고, 동일한 미리 결정된 전압을 수신하도록 전기적으로 결합된 제1 단자(825) 및 제2 단자(826)를 포함한다.
트랜지스터(P2)의 단자(825, 826) 상의 미리 결정된 전압은 풋터 회로(800A-800E) 간에 다르다. 도 8a의 풋터 회로(800A)에서, 트랜지스터(P2)의 단자(825, 826) 상의 미리 결정된 전압은 VDD이다. 도 8b의 풋터 회로(800B)에서, 트랜지스터(P2)의 단자(825, 826) 상의 미리 결정된 전압은 TVSS이다. 도 8c의 풋터 회로(800C)에서, 트랜지스터(P2)의 단자(825, 826) 상의 미리 결정된 전압은 VSS이다. 도 8d의 풋터 회로(800D)에서, 트랜지스터(P2)의 단자(825, 826) 상의 미리 결정된 전압은 제어 신호(제어)이다. 도 8e의 풋터 회로(800E)에서, 트랜지스터(P2)의 단자(825, 826) 상의 미리 결정된 전압은 전력 공급 전압(VDD, TVSS 및 VSS) 및 제어 신호(제어) 이외의 전압 또는 신호인 Vp이다. 본 명세서에 설명된 바와 같이, 일부 실시예에 따른 트랜지스터(P2)의 단자(825, 826) 상의 미리 결정된 전압의 예는, VDD, TVSS 또는 VSS와 같은 전력 공급 전압, 제어와 같은 제어 신호 또는 VDD, TVSS, VSS 및 제어 이외의 전압을 포함한다. 다른 전압 구성은 다양한 실시예의 범위 내에 있다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 풋터 회로(800A-800E) 중 하나 이상, 및/또는 풋터 회로(800A-800E) 중 하나 이상을 포함하는 IC 디바이스에서 달성될 수 있다.
도 9a는 일부 실시예에 따른 풋터 셀(900A)의 레이아웃도의 개략도이다. 적어도 하나의 실시예에서, 풋터 셀(900A)은 풋터 회로(800A)에 대응한다. 적어도 하나의 실시예에서, 풋터 셀(900A)은 비일시적 컴퓨터 판독 가능 매체 상의 표준 셀 라이브러리에 표준 셀로서 저장된다.
도 9a의 예시적인 구성에서, 풋터 셀(900A)은 도 4a의 헤더 셀(400A)의 미러 이미지이다. 예를 들어, 풋터 셀(900A)은 X축을 가로질러 헤더 셀(400A)을 뒤집어서 획득된다. 일부 실시예에서, 풋터 회로(800B-800E)에 대응하는 풋터 셀의 예시적인 레이아웃은 대응하는 헤더 셀(400B-400E)을 X축을 가로질러 플립함으로써 획득된다. 도 4a에서의 대응하는 컴포넌트를 갖는 도 9a의 컴포넌트는 500만큼 증가된 도 9a의 참조 번호로 지정된다. 예를 들어, 풋터 셀(900A)에서 에지(981-984)를 갖는 M0 전도성 패턴(971-975) 및 경계(980)는 헤더 셀(400A)에서 에지(481-484)를 갖는 M0 전도성 패턴(471-475) 및 경계(480)에 대응한다.
도 9a의 좌측의 라벨은 M0 전도성 패턴(971-975)에 인가 가능한 신호 또는 전압을 나타낸다. 예를 들어, M0 전도성 패턴(971)은 VSS에 의해 동작 가능한 기능 회로에 VSS를 공급하기 위한 제1 전력 레일, 예를 들어, VSS 전력 레일로서 구성된다. M0 전도성 패턴(972)은 본 명세서에 설명된 바와 같이 또 다른 회로로부터 TVSS를 수신하기 위한 제2 전력 레일, 예를 들어, TVSS 전력 레일로서 구성된다. 적어도 하나의 실시예에서, TVSS는 M0 층 위의 금속층, 예를 들어, M1 층의 전도성 패턴 또는 전력 레일로부터 하나 이상의 V0 비아 구조물을 통해 M0 전도성 패턴(972)에 인가된다. M0 전도성 패턴(973)은 VSS를 기능 회로에 공급하기 위한 추가 VSS 전력 레일로서 구성된다. M0 전도성 패턴(974)은 제어 신호(제어)를 트랜지스터(N2, P2)의 게이트 단자에 인가하도록 구성된다. M0 전도성 패턴(975)은 트랜지스터(P2)의 제1 및 제2 단자를 전기적으로 함께 결합하는 제3 전력 레일, 예를 들어, VDD 전력 레일로서 구성된다. 이 구성은 트랜지스터(P2)의 단자 상의 미리 결정된 전압이 VDD인 풋터 회로(800A)에 대응한다. 적어도 하나의 실시예에서, 추가 VSS 전력 레일(971, 973) 및 대응하는 VD 비아 구조물은, 예를 들어, 증가된 전력 전류 밀도, 감소된 RON, 감소된 칩 또는 웨이퍼 영역 등과 같은 설명된 이점 중 하나 이상을 달성하는 데 기여한다.
도 9b는 일부 실시예에 따른 풋터 회로(900B)의 개략적 회로도이다.
풋터 회로(900B)는 VDD 전력 레일(913)에서 함께 전기적으로 결합된 서브회로(911, 912)를 포함한다. 서브회로(911)는 풋터 회로(800A)에 대응하고, 스위치 트랜지스터(N91) 및 더미 트랜지스터(P91)를 포함한다. 스위치 트랜지스터(N91) 및 더미 트랜지스터(P91)는 풋터 회로(800A)의 스위치 트랜지스터(N2) 및 더미 트랜지스터(P2)에 대응한다. 트랜지스터(N91)는 VSS 및 TVSS에 대응하여 전기적으로 결합된 제1 및 제2 단자를 갖는다. 더미 트랜지스터(P91)는 VDD를 수신하도록 전기적으로 결합된 제1 및 제2 단자를 갖는다. 트랜지스터(N91, P91)의 게이트는 전기적으로 결합되어 제어 신호(제어)를 수신한다. 서브회로(912)는 풋터 회로(800A)에 대응하고, 스위치 트랜지스터(N92) 및 더미 트랜지스터(P92)를 포함한다. 스위치 트랜지스터(N92) 및 더미 트랜지스터(P92)는 풋터 회로(800A)의 스위치 트랜지스터(N2) 및 더미 트랜지스터(P2)에 대응한다. 트랜지스터(N92)는 VSS 및 TVSS에 대응하여 전기적으로 결합된 제1 및 제2 단자를 갖는다. 더미 트랜지스터(P92)는 VDD를 수신하도록 전기적으로 결합된 제1 및 제2 단자를 갖는다. 트랜지스터(N92, P92)의 게이트는 전기적으로 결합되어 제어 신호(제어)를 수신한다. 트랜지스터(P91)의 단자는 VDD 전력 레일(913)에서 트랜지스터(P92)의 단자에 전기적으로 결합된다. 서브회로(911, 912)는 도 2와 관련하여 설명된 바와 같이 동작하도록 구성된다.
풋터 회로(900B)가 풋터 회로(800A)에 대응하는 2개의 서브회로를 포함하는 설명된 구성은 일례이다. 다른 구성도 다양한 실시예의 범위 내에 있다. 예를 들어, 일부 실시예에서, 풋터 회로(900B)는 2개보다 많은 서브회로를 포함하고 그리고/또는 풋터 회로(900B)의 서브회로는 풋터 회로(800A-800E) 중 임의의 것에 대응한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 풋터 회로(900B) 및/또는 풋터 회로(900B)를 포함하는 IC 디바이스에서 달성될 수 있다.
도 9c는 일부 실시예에 따른 풋터 셀(900C)의 레이아웃도의 개략도이다. 적어도 하나의 실시예에서, 풋터 셀(900C)은 풋터 회로(900B)에 대응한다. 적어도 하나의 실시예에서, 풋터 셀(900C)은 비일시적 컴퓨터 판독 가능 매체 상의 표준 셀 라이브러리에 표준 셀로서 저장된다. 도 9b 및 도 9c의 대응하는 피처는 동일한 참조 번호로 지정된다.
도 9c의 예시적인 구성에서, 헤더 셀(600B)의 PMOS, NMOS, TVDD, VDD, VSS가 풋터 셀(900C)의 NMOS, PMOS, TVSS, VSS, VDD로 대응하게 대체되는 경우, 풋터 셀(900C)의 레이아웃은 헤더 셀(600B)의 레이아웃과 동일하다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 풋터 셀(900C)에 대응하는 풋터 회로에서 그리고/또는 그러한 풋터 회로를 포함하는 IC 디바이스에서 달성될 수 있다.
도 10a는 일부 실시예에 따라 레이아웃도를 생성하고 레이아웃도를 사용하여 IC 디바이스를 제조하는 방법(1000A)의 흐름도이다.
방법(1000A)은 예를 들어, 일부 실시예에 따라 EDA 시스템(1500)(아래에서 논의되는 도 15) 및 집적 회로(IC) 제조 시스템(1600)(아래에서 논의되는 도 16)을 사용하여 구현 가능하다. 방법(1000A)과 관련하여, 레이아웃도의 예는 본 명세서에 개시된 레이아웃도 등을 포함한다. 방법(1000A)에 따라 제조될 IC 디바이스의 예는 본 명세서에 설명된 바와 같은 하나 이상의 헤더 회로 및/또는 풋터 회로를 포함하는 하나 이상의 전력 제어 회로를 갖는 IC 디바이스를 포함한다. 도 10a에서, 방법(1000A)은 블록(1005 내지 1015)을 포함한다.
블록(1005)에서, 특히, 도 4a 내지 4e, 6b, 7a, 7b, 9a, 9c 등에 대하여 기술된 바와 같이 하나 이상의 회로 영역, 회로(circuitry), 회로(circuits) 또는 셀을 나타내는 패턴을 포함하는 레이아웃도가 생성된다. 블록(1005)에 의해 생성된 레이아웃도에 대응하는 IC 디바이스의 예는 여기에 설명된 바와 같은 헤더 회로 및/또는 풋터 회로를 포함하는 하나 이상의 전력 제어 회로를 포함하는 IC 디바이스를 포함한다. 블록(1005)은 도 10b와 관련하여 아래에서 더 자세히 논의된다. 블록(1005)으로부터, 흐름은 블록(1015)으로 진행한다.
블록(1015)에서, 레이아웃도에 기초하여, (A) 하나 이상의 포토리소그래피 노광이 수행되는 것, 또는 (B) 하나 이상의 반도체 마스크가 제조되는 것, 또는 (C) IC 디바이스의 층 내의 하나 이상의 컴포넌트가 제조되는 것 중 적어도 하나가 수행된다. 블록(1015)은 도 10c와 관련하여 아래에서 더 자세히 논의된다.
도 10b는, 일부 실시예에 따른, 레이아웃도를 생성하는 방법(1000B)의 흐름도이다. 보다 구체적으로, 도 10b의 흐름도는 하나 이상의 실시예에 따라 도 10a의 블록(1005)에서 구현 가능한 절차의 일 예를 나타내는 추가 블록을 도시한다. 도 10b에서, 블록(1005)은 블록(1025, 1035)을 포함한다.
블록(1025)에서, 적어도 하나의 헤더 회로 및/또는 풋터 회로를 갖는 적어도 하나의 셀이 생성되거나 셀 라이브러리로부터 검색된다. 예를 들어, 도 4a 내지 4e, 6b, 7a, 7b, 9a, 9c 등에 대해 설명된 레이아웃도 중 하나 이상에 대응하는 헤더 셀 및/또는 풋터 셀이 생성되거나 셀 라이브러리로부터 검색된다. 적어도 하나의 실시예에서, 헤더 셀 및/또는 풋터 셀은 전력 공급이 헤더 셀 및/또는 풋터 셀을 통해 제공되는 기능 회로의 의도된 동작을 보장하는 데 필요한 RON에 기초해 검색되거나 생성되도록 선택된다. 헤더 셀 및/또는 풋터 셀을 검색하거나 생성하기 위한 다른 고려 사항은 헤더 셀 및/또는 풋터 셀이 인접하게 배치될 하나 이상의 다른 셀의 셀 높이 및 OD 폭을 포함하지만 이에 제한되지 않는다.
블록(1035)에서, 적어도 하나의 헤더 회로 및/또는 풋터 회로를 갖는 적어도 하나의 셀은 레이아웃도에서 하나 이상의 다른 셀과 인접하여 배치된다. 일부 실시예에서, 도 7a 및 7b와 관련하여 설명된 바와 같이, 더 큰 헤더 셀 또는 풋터 셀을 형성하기 위해 다수의 단위 헤더 셀 또는 풋터 셀이 인접하게 배치된다. 하나 이상의 실시예에서, 적어도 하나의 헤더 회로 및/또는 풋터 회로를 갖는 적어도 하나의 셀은 전력 공급이 헤더 셀 및/또는 풋터 셀을 통해 제공될 기능 회로를 구성하는 다른 셀과 인접하게 배치된다. 적어도 하나의 실시예에서, IC 디바이스의 생성된 레이아웃도는 비일시적 컴퓨터 판독 가능 매체에 저장된다.
도 10c는 일부 실시예에 따라 레이아웃도에 기초하여 IC 디바이스의 하나 이상의 컴포넌트를 제조하는 방법(1000C)의 흐름도이다. 보다 구체적으로, 도 10c의 흐름도는 하나 이상의 실시예에 따라 도 10a의 블록(1015)에서 구현 가능한 절차의 일 예를 나타내는 추가 블록을 도시한다. 도 10c에서, 블록(1015)은 블록(1045, 1055, 1065)을 포함한다.
블록(1045)에서, 활성 영역 및 적어도 하나의 게이트 영역이 기판 위에 형성되어 다른 유형의 제1 및 제2 트랜지스터를 구성한다. 일부 실시예에서, 활성 영역, 게이트 영역 및/또는 트랜지스터는 도 2 내지 9c와 관련하여 설명된 활성 영역, 게이트 영역 및/또는 트랜지스터 중 하나 이상에 대응한다.
예시적인 제조 프로세스는 도 5a와 관련하여 설명된 기판(550)과 같은 기판으로부터 시작된다. 기판은 적어도 하나의 실시예에서 실리콘, 실리콘 게르마늄(SiGe), 갈륨 비소, 또는 다른 적절한 반도체 물질을 포함한다. 일부 실시예에서, 기판은 절연 기판 또는 SOI(silicon on insulator) 기판을 포함한다. 활성 영역은 여기에 설명된 레이아웃도에서 하나 이상의 활성 영역에 대응하는 하나 이상의 마스크를 사용하여 기판 내에 또는 위에 형성된다. 예를 들어, PMOS 활성 영역(401) 및 NMOS 활성 영역(402)은 도 4a와 관련하여 설명된 바와 같이 형성된다.
게이트 유전체 물질층이 기판 위에 퇴적된다. 게이트 유전체 물질층의 예시적인 물질은 하이-k 유전체층, 계면층, 및/또는 그 조합물을 포함하지만, 그러나 이에 제한되지 않는다. 일부 실시예에 있어서, 게이트 유전체 물질층은 원자층 퇴적(ALD) 또는 다른 적절한 기술에 의해 기판 위에 퇴적된다. 게이트 전극층이 게이트 유전체 물질층 위에 퇴적된다. 게이트 전극층의 예시적인 물질은 폴리실리콘, 금속, Al, AlTi, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN 및/또는 다른 적합한 전도성 물질을 포함하지만 이에 제한되지 않는다. 일부 실시예에 있어서, 게이트 전극층은 화학적 증기 퇴적(CVD), 물리적 증기 퇴적(PVD 또는 스퍼터링), 도금, 원자층 퇴적(ALD), 및/또는 다른 적절한 프로세스에 의해 형성된다. 그 다음, 본 명세서에 설명된 레이아웃도에서 하나 이상의 게이트 전극에 대응하는 하나 이상의 마스크를 사용하여 패터닝 프로세스가 수행된다. 그 결과, 게이트 유전체 물질층은 게이트 유전체층(554, 555)과 같은 하나 이상의 게이트 유전체층으로 패터닝되고, 게이트 전극층은 도 5b와 관련하여 설명된 게이트 전극(511 또는 512)과 같은 적어도 하나의 게이트 전극 또는 게이트 구조물로 패터닝된다. 적어도 하나의 게이트 전극은, 예를 들어, 도 4a와 관련하여 설명된 바와 같이, 제1 활성 영역으로부터 제2 활성 영역까지 연속적으로 연장된다.
적어도 하나의 실시예에서, 스페이서는 퇴적 및 패터닝에 의해 각 게이트 전극의 반대쪽에 형성된다. 스페이서의 예시적인 물질은 실리콘 질화물, 산질화물, 실리콘 탄화물, 및 다른 적절한 물질을 포함하지만, 그러나 이에 제한되지 않는다. 퇴적 프로세스의 예는 플라즈마 강화 화학 증기 퇴적(plasma enhanced chemical vapor deposition; PECVD), 저압 화학 증기 퇴적(low-pressure chemical vapor deposition; LPCVD), 아대기압 화학 증기 퇴적(sub-atmospheric chemical vapor deposition; SACVD), 원자 층 퇴적(atomic layer deposition; ALD) 등을 포함하지만 이에 제한되지는 않는다. 예시적인 패터닝 프로세스는 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 이들의 조합을 포함하지만 이에 제한되지 않는다. 도 5a와 관련하여 설명된 드레인/소스 영역(551, 552)과 같은 드레인/소스 영역은 기판의 활성 영역에 형성된다. 적어도 하나의 실시예에 있어서, 드레인/소스 영역은 게이트 전극 및 스페이서를 마스크로서 사용함으로써 형성된다. 예를 들어, 드레인/소스 영역의 형성은 이온 주입 또는 확산 프로세스에 의해 수행된다. 디바이스 또는 트랜지스터의 유형에 따라, 드레인/소스 영역은 붕소 또는 BF2와 같은 p형 도펀트, 인 또는 비소와 같은 n형 도펀트, 및/또는 그 조합물로 도핑된다. 그 결과, 다른 유형의 제1 및 제2 트랜지스터는 대응하는 제1 및 제2 활성 영역 위에 적어도 하나의 게이트 전극에 의해 형성된다. 일부 실시예에서, IC 디바이스의 기능 회로의 트랜지스터는 또한 설명된 프로세스에서 형성된다.
블록(1055)에서, MD 콘택 구조물 및 비아 구조물이 활성 영역 및 게이트 영역 위에 형성된다. 일부 실시예에서, MD 콘택 구조물 및 비아 구조물은 도 4a 내지 4e, 5a 내지 5b, 6b, 9a, 9c와 관련하여 설명된 하나 이상의 MD 콘택 구조물 및 비아 구조물에 대응한다.
예시적인 제조 프로세스에서, 전도성층, 예를 들어, 금속이 그 위에 형성된 트랜지스터와 함께 기판 위에 퇴적되어, 트랜지스터의 드레인/소스 영역에 전기적 접속부를 만든다. 전도성층을 평탄화하기 위해 평탄화 프로세스가 수행되어 도 5a, 5b와 관련하여 설명된 MD 콘택 구조물(421 및 431-434)과 같은 MD 콘택 구조물이 하부 드레인/소스 영역과 전기적으로 접촉하게 된다. 평탄화 프로세스는 예를 들어, 화학 기계적 연마(CMP) 프로세스를 포함한다. 유전체층은 그 위에 형성된 드레인/소스 콘택과 함께 기판 위에 퇴적된다. 유전체층이 에칭되고, 에칭된 부분은 금속과 같은 전도성 물질로 채워져 도 5a, 5b와 관련하여 설명된 VD 비아 구조물(450, 454 및 456-459)과 같은 하나 이상의 비아 구조물을 형성한다. 그런 다음, 평탄화 프로세스가 수행된다. 일부 실시예에서, MD 콘택 구조물 및 VD/VG 비아 구조물은 또한 설명된 프로세스에서 기능 회로의 트랜지스터 위에 형성된다.
블록(1065)에서, 전도성층이 퇴적되고 패터닝되어 제1 내지 제4 전도성 패턴을 형성한다. 제1 전도성 패턴은 제1 트랜지스터의 제1 단자에 전기적으로 결합되고, 제2 전도성 패턴은 제1 트랜지스터의 제2 단자에 전기적으로 결합되고, 제3 전도성 패턴은 제1 트랜지스터의 제1 단자에 전기적으로 결합되며, 제4 전도성 패턴은 제2 트랜지스터의 제1 및 제2 단자에 전기적으로 결합되어 더미 트랜지스터로서 제2 트랜지스터를 형성한다. 적어도 하나의 실시예에서, 제1 내지 4 전도성 패턴은 X축을 따라 연장된다.
예시적인 제조 프로세스에서, 금속과 같은 전도성 물질을 포함하는 M0 층이 평탄화된 구조물 위에 퇴적되고 패터닝되어, 도 4a의 M0 전도성 패턴(471-475)에 대해 설명된 바와 같이, 대응하는 제1 및 제2 트랜지스터의 대응 단자에 전기적으로 결합된 다양한 M0 전도성 패턴을 형성한다. M0 전도성 패턴(471-475)은 적어도 하나의 VDD 전력 레일 및 적어도 하나의 VSS 전력 레일을 포함한다. 본 명세서에 설명된 예시적인 구성에서, 전도성 패턴은 M0 층에 있다. 하지만, 다른 금속층은 다양한 실시예의 범위 내에 있다.
일부 실시예에서, 추가 비아층 및/또는 금속층은 M0 층 위에 순차적으로 퇴적되고 패터닝되어, 도 5a, 5b에 대해 설명된 상호접속 구조물(560)과 같은 상호접속 구조물을 획득한다. 상호접속 구조물(560)은 M0 층의 대응하는 전도성 패턴에 의해 형성된 VDD 및 VSS 전력 레일을 기능 회로에 전기적으로 결합하여, 기능 회로가 VDD 및 VSS 전력 레일을 통한 전력 공급에 의해 동작할 수 있게 한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 설명된 프로세스에 따라 제조된 IC 디바이스에서 달성될 수 있다.
설명된 방법은 예시 동작을 포함하지만, 이 동작들은 도시된 순서대로 수행될 필요는 없다. 동작들은 본 개시의 실시예의 정신 및 범위에 따라 적절히 추가, 대체, 순서 변화, 및/또는 제거될 수 있다. 다른 피처 및/또는 다른 실시예를 조합한 실시예는 본 개시의 범위 내에 있으며, 그리고 이런 실시예는 본 개시를 검토한 후에 당업자에게 명백할 것이다.
일부 실시예들에 따라, 도 11a는 평면형 트랜지스터(1100)의 개략적인 평면도이고, 도 11b는 도 11a의 라인 X1-X1을 따른 평면형 트랜지스터(1100)의 개략적인 단면도이며, 도 11c는 도 11a의 Y1-Y1 라인을 따른 평면형 트랜지스터(1100)의 개략적인 단면도이다.
도 11a에 도시된 바와 같이, 평면형 트랜지스터(1100)는 활성 영역 또는 소스/드레인 영역(1110, 1120) 및 소스/드레인 영역(1110, 1120)을 가로질러 Y 방향으로 연장되는 게이트 영역(1130)을 포함한다. 도 11b에 도시된 바와 같이, 소스/드레인 영역(1110, 1120) 및 게이트 영역(1130)은 기판(1140) 위에 형성된다. 도 11c에 도시된 바와 같이, 채널 영역(1150)은 게이트 영역(1130) 아래 및 소스/드레인 영역(1110, 1120) 사이에 형성된다.
일부 실시예들에 따라, 도 12a는 FINFET(1200)의 개략적인 평면도이고, 도 12b는 도 12a의 라인 X2-X2을 따른 FINFET(1200)의 개략적인 단면도이며, 도 12c는 도 12a의 라인 Y2-Y2을 따른 FINFET(1200)의 개략적인 단면도이다.
도 12a에 도시된 바와 같이, FINFET(1200)는 활성 영역 또는 소스/드레인 영역(1210, 1220) 및 소스/드레인 영역(1210, 1220)을 가로질러 Y 방향으로 연장되는 게이트 영역(1230)을 포함한다. 소스/드레인 영역(1210, 1220)은 X 방향으로 연장되는 복수의 핀(1260)(도 12b에서 가장 잘 보여짐)을 포함한다. 도 12b에 도시된 바와 같이, 소스/드레인 영역(1210, 1220) 및 게이트 영역(1230)은 기판(1240) 위에 형성되고 핀(1260)은 게이트 영역(1230) 아래에 있다. 도 12b 내지 12c에 도시된 바와 같이, 채널 영역(1250)은 핀(1260) 위에, 게이트 영역(1230) 아래에, 그리고 소스/드레인 영역(1210, 1220) 사이에 형성된다.
일부 실시예들에 따라, 도 13a는 나노시트 FET(1300)의 개략적인 평면도이고, 도 13b는 도 13a의 라인 X3-X3을 따른 나노시트 FET(1300)의 개략적인 단면도이며, 도 13c는 도 13a의 라인 Y3-Y3을 따른 나노시트 FET(1300)의 개략적인 단면도이다.
도 13a에 도시된 바와 같이, 나노시트 FET(1300)는 활성 영역 또는 소스/드레인 영역(1310, 1320) 및 소스/드레인 영역(1310, 1320)을 가로질러 Y 방향으로 연장되는 게이트 영역(1330)을 포함한다. 소스/드레인 영역(1310, 1320)은 복수의 나노시트(1360)(도 13b에서 가장 잘 보여짐)를 포함한다. 도 13b에 도시된 바와 같이, 소스/드레인 영역(1310, 1320) 및 게이트 영역(1330)은 기판(1340) 위에 형성된다. 나노시트(1360)는 게이트 영역(1330)에 의해 둘러싸여 있다. 도 13b 내지 13c에 도시된 바와 같이, 채널 영역(1350)은 나노시트(1360)와 게이트 영역(1330) 사이 및 소스/드레인 영역(1310, 1320) 사이에 형성된다.
일부 실시예들에 따라, 도 14a는 나노시트 FET(1400)의 개략적인 평면도이고, 도 14b는 도 14a의 라인 X4-X4을 따른 나노와이어 FET(1400)의 개략적인 단면도이며, 도 14c는 도 14a의 라인 Y4-Y4을 따른 나노와이어 FET(1400)의 개략적인 단면도이다.
도 14a에 도시된 바와 같이, 나노와이어 FET(1400)는 활성 영역 또는 소스/드레인 영역(1410, 1420) 및 소스/드레인 영역(1410, 1420)을 가로질러 Y 방향으로 연장되는 게이트 영역(1430)을 포함한다. 소스/드레인 영역(1410, 1420)은 복수의 나노와이어(1460)(도 14b에서 가장 잘 보여짐)를 포함한다. 도 14b에 도시된 바와 같이, 소스/드레인 영역(1410, 1420) 및 게이트 영역(1430)은 기판(1440) 위에 형성된다. 나노와이어(1460)는 게이트 영역(1430)에 의해 둘러싸여 있다. 도 14b 내지 14c에 도시된 바와 같이, 채널 영역(1450)은 나노와이어(1460)와 게이트 영역(1430) 사이 및 소스/드레인 영역(1410, 1420) 사이에 형성된다.
일부 실시예에서, 위에서 논의된 적어도 하나의 방법(들)은 적어도 하나의 EDA 시스템에 의해 전체적으로 또는 부분적으로 수행된다. 일부 실시예에서, EAD 시스템은 아래에서 논의되는 IC 제조 시스템의 설계 하우스의 일부로서 사용 가능하다.
도 15는 일부 실시예에 따른 전자 설계 자동화(electronic design automation; EDA) 시스템(1500)의 블록도이다.
일부 실시예에서, EDA 시스템(1500)은 APR 시스템을 포함한다. 레이아웃도를 설계하는 본 명세서에 설명된 방법은 하나 이상의 실시예에 따른 와이어 라우팅 배열을 나타내며, 예를 들어, 일부 실시예에 따라 EDA 시스템(1500)을 사용하여 구현 가능하다.
일부 실시예에서, EDA 시스템(1500)은 하드웨어 프로세서(1502) 및 비일시적 컴퓨터 판독 가능 저장 매체(1504)를 포함하는 범용 컴퓨팅 디바이스이다. 특히 저장 매체(1504)는 컴퓨터 프로그램 코드(1506), 즉, 실행 가능한 명령어 세트로 인코딩되는데, 즉, 이 코드를 저장한다. 하드웨어 프로세서(1502)에 의한 명령어(1506)의 실행은 하나 이상의 실시예에 따라 여기에 설명된 방법(이하, 언급된 프로세스 및/또는 방법)의 일부 또는 전부를 구현하는 EDA 도구를(적어도 부분적으로) 나타낸다.
프로세서(1502)는 버스(1508)를 통해 컴퓨터 판독 가능 저장 매체(1504)에 전기적으로 결합된다. 프로세서(1502)는 또한 버스(1508)에 의해 I/O 인터페이스(1510)에 전기적으로 결합된다. 네트워크 인터페이스(1512)는 또한 버스(1508)를 통해 프로세서(1502)에 전기적으로 접속된다. 네트워크 인터페이스(1512)는 네트워크(1514)에 접속되어, 프로세서(1502) 및 컴퓨터 판독 가능 저장 매체(1504)가 네트워크(1514)를 통해 외부 요소에 접속할 수 있다. 프로세서(1502)는 시스템(1500)으로 하여금 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는데 사용 가능하게 하기 위해 컴퓨터 판독 가능 저장 매체(1504)에 인코딩된 컴퓨터 프로그램 코드(1506)를 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(1502)는 중앙 프로세싱 유닛(central processing unit; CPU), 다중 프로세서, 분산 프로세싱 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC), 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1504)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들면, 컴퓨터 판독 가능 저장 매체(1504)는, 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read-only memory; ROM), 강성의(rigid) 자기 디스크, 및/또는 광디스크를 포함한다. 광디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1504)는 콤팩트 디스크 판독 전용 메모리(compact disk-read only memory; CD-ROM), 콤팩트 디스크 판독/기록(compact disk-read/write; CD-R/W), 및/또는 디지털 비디오 디스크(digital video disc; DVD)를 포함한다.
하나 이상의 실시예들에서, 저장 매체(1504)는 시스템(1500)(이러한 실행이(적어도 부분적으로) EDA 도구를 나타내는 경우)으로 하여금 상기 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하기 위해 사용 가능하게 하도록 구성된 컴퓨터 프로그램 코드(1506)를 저장한다. 하나 이상의 실시예에서, 저장 매체(1504)는 또한 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 저장 매체(1504)는 본 명세서에 개시된 이러한 표준 셀을 포함하는 표준 셀의 라이브러리(1507)를 저장한다.
EDA 시스템(1500)은 I/O 인터페이스(1510)를 포함한다. I/O 인터페이스(1510)는 외부 회로에 결합된다. 하나 이상의 실시예에서, I/O 인터페이스(1510)는 정보 및 명령을 프로세서(1502)로 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린, 및/또는 커서 방향 키를 포함한다.
EDA 시스템(1500)은 또한 프로세서(1502)에 결합된 네트워크 인터페이스(1512)를 포함한다. 네트워크 인터페이스(1512)는 시스템(1500)이, 하나 이상의 다른 컴퓨터 시스템이 접속된 네트워크(1514)와 통신할 수 있게 한다. 네트워크 인터페이스(1512)는, 블루투스(BLUETOOTH), WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 이더넷(ETHERNET), USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 둘 이상의 시스템(1500)에서 구현된다.
시스템(1500)은 I/O 인터페이스(1510)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1510)를 통해 수신된 정보는 프로세서(1502)에 의한 프로세싱을 위한 명령어, 데이터, 설계 규칙, 표준 셀의 라이브러리 및/또는 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(1508)를 경유하여 프로세서(1502)에 전달된다. EDA 시스템(1500)은 I/O 인터페이스(1510)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(1542)로서 컴퓨터 판독 가능 매체(1504)에 저장된다.
일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 도구의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 EDA 시스템(1500)에 의해 사용되는 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 표준 셀을 포함하는 레이아웃도는 CADENCE DESIGN SYSTEMS, Inc.로부터 입수 가능한 VIRTUOSO®와 같은 도구 또는 또 다른 적절한 레이아웃 생성 도구를 사용하여 생성된다.
일부 실시예에서, 프로세스는 비일시적 컴퓨터 판독 가능한 기록 매체에 저장된 프로그램의 기능으로서 구현된다. 비일시적 컴퓨터 판독 가능한 기록 매체의 예는 외부의/탈착식 및/또는 내부의/빌트인 저장소 또는 메모리 유닛, 예를 들어, DVD와 같은 광학 디스크, 예를 들어, 하드 디스크와 같은 자기 디스크, 예를 들어, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리를 포함하지만, 이에 제한되지 않는다.
도 16은 일부 실시예에 따른 집적 회로(IC) 제조 시스템(1600) 및 이와 연관된 IC 제조 흐름의 블록도이다. 일부 실시예에서, 레이아웃도에 기초하여, (A) 하나 이상의 반도체 마스크 또는(B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나는 제조 시스템(1600)을 사용하여 제조된다.
도 16에서 IC 제조 시스템(1600)은 IC 디바이스(1660) 제조와 관련된 설계, 개발 및 제조 사이클 및/또는 서비스에서 서로 상호작용하는 설계 하우스(1620), 마스크 하우스(1630) 및 IC 제조업체/제조자("팹(fab)")(1650)와 같은 엔티티를 포함한다. 시스템(1600)의 엔티티는 통신 네트워크에 의해 접속된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 다른 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 서비스를 제공하고 그리고/또는 하나 이상의 다른 엔티티로부터 서비스를 수신한다. 일부 실시예에서, 설계 하우스(1620), 마스크 하우스(1630), 및 IC 팹(1650) 중 둘 이상은 하나의 대기업이 소유한다. 일부 실시예에서, 설계 하우스(1620), 마스크 하우스(1630) 및 IC 팹(fab)(1650) 중 둘 이상이 공통 설비에 공존하고 공통 자원을 사용한다.
설계 하우스(또는 설계 팀)(1620)는 IC 설계 레이아웃도(1622)를 생성한다. IC 설계 레이아웃도(1622)는 IC 디바이스(1660)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(1660)의 다양한 컴포넌트들을 구성하는 금속, 산화물 또는 반도체층들의 패턴에 대응한다. 다양한 층들은 다양한 IC 피처들을 형성하기 위해 결합한다. 예를 들어, IC 설계 레이아웃도(1622)의 일부는 (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 물질층에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호접속의 금속 라인 또는 비아, 접합 패드를 위한 개구와 같은 다양한 IC 피처들을 포함한다. 설계 하우스(1620)는 IC 설계 레이아웃도(1622)를 형성하기 위해 적절한 설계 절차를 구현한다. 설계 절차는 논리적 설계, 물리적 설계, 또는 배치 및 라우팅(place-and-route) 동작 중 하나 이상을 포함한다. IC 설계 레이아웃도(1622)는 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일들로 제시된다. 예를 들어, IC 설계 레이아웃도(1622)는 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1630)는 데이터 준비(1632) 및 마스크 제작(1644)을 포함한다. 마스크 하우스(1630)는 IC 설계 레이아웃도(1622)에 따라 IC 디바이스(1660)의 다양한 층을 제조하는 데 사용될 하나 이상의 마스크(1645)를 제조하기 위해 IC 설계 레이아웃도(1622)를 사용한다. 마스크 하우스(1630)는 마스크 데이터 준비(1632)를 수행하며, 여기서 IC 설계 레이아웃도(1622)는 대표 데이터 파일(representative data file; "RDF")로 변환된다. 마스크 데이터 준비(1632)는 마스크 제조(1644)에 RDF를 제공한다. 마스크 제조(1644)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클)(1645) 또는 반도체 웨이퍼(1653)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃도(1622)는 마스크 기록기의 특정 특성 및/또는 IC 팹(1650)의 요건에 따르기 위해 마스크 데이터 준비(1632)에 의해 조작된다. 도 16에서, 마스크 데이터 준비(1632) 및 마스크 제조(1644)는 별개의 요소로서 예시된다. 일부 실시예에서, 마스크 데이터 준비(1632) 및 마스크 제조(1644)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(1632)는 회절, 간섭, 기타 프로세스 효과 등으로부터 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃도(1622)를 조정한다. 일부 실시예에서, 마스크 데이터 준비(1632)는 축외(off-axis) 조명, 서브-해상도 지원 피처(sub-resolution assist features), 위상 시프팅 마스크, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가 해상도 향상 기술(resolution enhancement techniques; RET)을 더 포함한다. 일부 실시예에서, 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용되며, 이는 OPC를 역 이미징 문제로 취급한다.
일부 실시예에서, 마스크 데이터 준비(1632)는 충분한 마진을 보장하기 위해 특정 기하학적 및/또는 접속성 제한을 포함하는 마스크 생성 규칙 세트를 사용해, OPC에서 프로세스를 거친 IC 설계 레이아웃도(1622)를 검사하는 마스크 규칙 검사기(mask rule checker; MRC)를 포함하여, 반도체 제조 프로세스의 변동성 등을 처리한다. 일부 실시예에서, MRC는 마스크 제조(1644) 동안 제한을 보상하기 위해 IC 설계 레이아웃도(1622)을 수정하는데, 이는 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있다.
일부 실시예에서, 마스크 데이터 준비(1632)는 IC 디바이스(1660)를 제조하기 위해 IC 팹(1650)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 프로세스 검사(lithography process checking; LPC)를 포함한다. LPC는 IC 디바이스(1660)와 같은 시뮬레이션된 제조 디바이스를 생성하기 위해 IC 설계 레이아웃도(1622)에 기초하여 이 프로세싱을 시뮬레이션한다. LPC 시뮬레이션에서 프로세싱 파라미터는 IC 제조 사이클의 다양한 프로세스와 연관된 파라미터, IC를 제조하기 위해 사용되는 도구와 연관된 파라미터, 및/또는 제조 프로세스의 다른 양상들을 포함할 수 있다. LPC는 공중 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; "DOF"), 마스크 오류 향상 인자(mask error enhancement factor; "MEEF"), 기타 적절한 인자 등과 같은 다양한 인자 또는 이들의 조합을 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙을 만족시키기에 형상적으로(in shape) 충분히 가깝지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃도(1622)를 더 정제한다(refine).
마스크 데이터 준비(1632)의 상기 설명은 명확성을 위해 간략화되었음을 이해해야 한다. 일부 실시예에서, 데이터 준비(1632)는 제조 규칙에 따라 IC 설계 레이아웃도(1622)를 수정하기 위한 논리 연산(logic operation; LOP)과 같은 추가 피처를 포함한다. 추가적으로, 데이터 준비(1632) 동안 IC 설계 레이아웃도(1622)에 적용되는 프로세스는 다양한 다른 순서로 실행될 수 있다.
마스크 데이터 준비(1632) 후 그리고 마스크 제조(1644) 동안, 마스크(1645) 또는 마스크 그룹(1645)은 수정된 IC 설계 레이아웃도(1622)에 기초하여 제조된다. 일부 실시예에서, 마스크 제조(1644)는 IC 설계 레이아웃도(1622)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예에서, 전자빔(e-beam) 또는 다수의 전자빔의 메커니즘이 수정된 IC 설계 레이아웃도(1622)에 기초하여 마스크(포토마스크 또는 레티클)(1645) 상에 패턴을 형성하기 위해 사용된다. 마스크(1645)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(1645)는 바이너리 기술(binary technology)을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명한 영역들 및 투명한 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 민감 물질층(예를 들어, 포토레지스트)을 노광하기 위해 사용되는 자외선(UV) 빔과 같은 방사선 빔이 불투명한 영역에 의하여 차단되고 투명한 영역을 통해 투과된다. 일 예시에서, 바이너리 마스크 버전의 마스크(1645)는 투명한 기판(예를 들어, 용융 석영) 및 바이너리 마스크의 불투명한 영역에 코팅된 불투명한 물질(예를 들어, 크롬)을 포함한다. 또 다른 예에서, 마스크(1645)는 위상 시프트 기술을 사용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM) 버전의 마스크(1645)에서, 위상 시프트 마스크 상에 형성된 패턴 내의 다양한 피처들이 해상도와 이미징 품질을 향상시키기 위하여 적절한 위상 차이를 가지도록 구성된다. 다양한 예시에서, 위상 시프트 마스크는 감쇠된(attenuated) PSM 또는 교번(alternating) PSM일 수 있다. 마스크 제조(1644)에 의해 생성된 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(1653)에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼(1653)에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스에서, 그리고/또는 다른 적절한 프로세스에서 사용된다.
IC 팹(1650)은 다양한 다른 IC 제품들의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업이다. 일부 실시예에서, IC 팹(1650)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품들의 프론트엔드 제조를 위한 제조 설비(FEOL(front-end-of-line) 제조)가 있을 수 있는 한편, 제2 제조 설비는 IC 제품들의 상호접속 및 패키징을 위한 백엔드 제조(BEOL(back-end-of-line) 제조)를 제공할 수 있고, 제3 제조 설비는 파운드리 사업을 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1650)은, IC 디바이스(1660)가 마스크(들), 예를 들어, 마스크(1645)에 따라 제조되도록 반도체 웨이퍼(1653) 상에서 다양한 제조 동작을 실행하도록 구성된 제조 도구(1652)를 포함한다. 다양한 실시예에서, 제조 도구(1652)는 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코팅기, 프로세스 챔버, 예를 들어, CVD 챔버 또는 LPCVD 퍼니스(furnace), CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본 명세서에서 논의된 바와 같은 하나 이상의 적합한 제조 프로세스를 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(1650)은 IC 디바이스(1660)를 제조하기 위해 마스크 하우스(1630)에 의해 제조된 마스크(들)(1645)를 사용한다. 따라서, IC 팹(1650)은 IC 디바이스(1660)를 제조하기 위해 적어도 간접적으로 IC 설계 레이아웃도(1622)를 사용한다. 일부 실시예에서, 반도체 웨이퍼(1653)는 IC 디바이스(1660)를 형성하기 위해 마스크(들)(1645)를 사용하여 IC 팹(1650)에 의해 제조된다. 일부 실시예에서, IC 제조는 IC 설계 레이아웃도(1622)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(1653)는 물질층이 그 위에 형성된 실리콘 기판 또는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1653)는 (후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 피처, 다중 레벨 상호접속부 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 16의 시스템(1600)) 및 이와 연관된 IC 제조 흐름에 관한 세부 사항은, 예를 들어, 2016년 2월 9일에 허여된 미국 특허 제9,256,709호, 2015년 10월 1일에 공개된 미국 사전 허여 공개 공보 제20150278429호, 2014년 2월 6일에 공개된 미국 사전 허여 공개 공보 제20140040838호, 및 2007년 8월 21일에 허여된 미국 특허 제7,260,442호에서 발견되며, 이들 각각의 전체 내용은 본 개시에 참조로 포함된다.
일부 실시예에서, 집적 회로(IC) 디바이스는 기능 회로 및 전력 제어 회로를 포함한다. 기능 회로는 제1 전력 공급 노드에 전기적으로 결합되고, 제1 전력 공급 노드 상의 제1 전력 공급 전압에 의해 동작 가능하다. 전력 제어 회로는 제1 유형의 제1 트랜지스터 및 제1 유형과는 다른 제2 유형의 제2 트랜지스터를 포함한다. 제1 트랜지스터는 제어 신호를 수신하도록 구성된 게이트 단자, 제1 전력 공급 노드에 전기적으로 결합된 제1 단자, 및 제2 전력 공급 노드에 전기적으로 결합된 제2 단자를 포함한다. 제2 트랜지스터는 제어 신호를 수신하도록 구성된 게이트 단자, 및 미리 결정된 전압을 수신하도록 구성된 제1 및 제2 단자를 포함한다. 제1 트랜지스터는 제어 신호에 응답하여 제1 전력 공급 노드 및 제2 전력 공급 노드를 접속 또는 분리하여 기능 회로에 전력 공급을 제공하거나 차단하도록 구성된다.
일부 실시예에서, 집적 회로 디바이스(IC)는, 제1 반도체 유형의 제1 활성 영역; 제1 반도체 유형과는 다른 제2 반도체 유형의 제2 활성 영역; 제1 활성 영역 및 제2 활성 영역 위에 그리고 이들 영역을 가로질러 연장되는 복수의 게이트 영역; 제1 활성 영역 및 제2 활성 영역의 대응하는 부분 위에서 이들과 전기적으로 접촉하는 복수의 콘택 구조물; 및 복수의 게이트 영역 및 복수의 콘택 구조물 위의 전도성층을 포함한다. 전도성층은, 제1 활성 영역 위의 제1 세트의 콘택 구조물을 함께 전기적으로 결합하는 제1 전도성 패턴, 제1 활성 영역 위의 제2 세트의 콘택 구조물을 함께 전기적으로 결합하는 제2 전도성 패턴, 복수의 게이트 영역을 함께 전기적으로 결합하는 제3 전도성 패턴, 및 제2 활성 영역 위의 콘택 구조물을 함께 전기적으로 결합하는 제4 전도성 패턴을 포함한다.
일부 실시예에서, 방법은 기판 위에, 제1 반도체 유형의 제1 활성 영역 및 제1 반도체 유형과는 다른 제2 반도체 유형의 제2 활성 영역을 형성하는 단계를 포함한다. 제1 활성 영역 및 제2 활성 영역은 제1 축을 따라 연장된다. 방법은 제1 및 제2 활성 영역 위에 게이트 구조물을 형성하는 단계를 더 포함한다. 게이트 구조물은 제1 축을 가로지르는 제2 축을 따라 제1 활성 영역으로부터 제2 활성 영역까지 연속적으로 연장된다. 게이트 구조물 및 제1 활성 영역은 제1 유형의 제1 트랜지스터로서 구성된다. 게이트 구조물과 제2 활성 영역은 제1 유형과는 다른 제2 유형의 제2 트랜지스터로서 구성된다. 방법은 게이트 구조물 및 제1 활성 영역과 제2 활성 영역 위에 전도성층을 퇴적하는 단계와, 전도성층을 제1 축을 따라 연장되는 복수의 전도성 패턴으로 패터닝하는 단계를 더 포함한다. 복수의 전도성 패턴은, 제1 트랜지스터의 제1 단자에 전기적으로 결합된 제1 전도성 패턴, 제1 트랜지스터의 제2 단자에 전기적으로 결합된 제2 전도성 패턴, 제1 트랜지스터의 제1 단자에 전기적으로 결합된 제3 전도성 패턴, 및 제2 트랜지스터를 더미 트랜지스터로서 형성하기 위해 제2 트랜지스터의 제1 및 제2 단자에 전기적으로 결합된 제4 전도성 패턴을 포함한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 집적 회로(integrated circuit; IC) 디바이스에 있어서,
제1 전력 공급 노드에 전기적으로 결합되고, 상기 제1 전력 공급 노드 상의 제1 전력 공급 전압에 의해 동작 가능한 기능 회로; 및
제1 유형의 제1 트랜지스터 및 상기 제1 유형과는 다른 제2 유형의 제2 트랜지스터를 포함하는 전력 제어 회로를 포함하고,
상기 제1 트랜지스터는,
제어 신호를 수신하도록 구성된 게이트 단자,
상기 제1 전력 공급 노드에 전기적으로 결합된 제1 단자, 및
제2 전력 공급 노드에 전기적으로 결합된 제2 단자를 포함하고,
상기 제2 트랜지스터는,
상기 제어 신호를 수신하도록 구성된 게이트 단자, 및
미리 결정된 전압을 수신하도록 구성된 제1 단자와 제2 단자를 포함하며,
상기 제1 트랜지스터는 상기 제어 신호에 응답하여 상기 제1 전력 공급 노드 및 상기 제2 전력 공급 노드를 접속 또는 분리하여 상기 기능 회로에 전력 공급을 제공하거나 차단하도록 구성되는 것인, 집적 회로(IC) 디바이스.
2. 제1항에 있어서,
상기 미리 결정된 전압은,
상기 제어 신호,
상기 제1 전력 공급 노드의 상기 제1 전력 공급 전압,
상기 제2 전력 공급 노드의 제2 전력 공급 전압,
상기 제1 전력 공급 전압과는 다른 제3 전력 공급 전압 - 상기 기능 회로는 상기 제1 전력 공급 전압 및 상기 제3 전력 공급 전압에 의해 동작 가능함 -, 또는
상기 제어 신호 및 상기 제1 전력 공급 전압 내지 상기 제3 전력 공급 이외의 전압
중 하나인 것인, 집적 회로(IC) 디바이스.
3. 제1항에 있어서,
상기 전력 제어 회로는 헤더 회로이고,
상기 제1 트랜지스터는 P형 트랜지스터이며,
상기 제2 트랜지스터는 N형 트랜지스터인 것인, 집적 회로(IC) 디바이스.
4. 제1항에 있어서,
상기 전력 제어 회로는 풋터 회로(footer circuit)이고,
상기 제1 트랜지스터는 N형 트랜지스터이며,
상기 제2 트랜지스터는 P형 트랜지스터인 것인, 집적 회로(IC) 디바이스.
5. 제1항에 있어서,
상기 제1 트랜지스터가 턴오프 상태에 있는 것에 응답하여, 상기 제1 전력 공급 노드는 상기 제2 전력 공급 노드로부터 분리되고 플로팅(floating)되는 것인, 집적 회로(IC) 디바이스.
6. 집적 회로(integrated circuit; IC) 디바이스에 있어서,
제1 반도체 유형의 제1 활성 영역;
상기 제1 반도체 유형과는 다른 제2 반도체 유형의 제2 활성 영역;
상기 제1 활성 영역 및 상기 제2 활성 영역 위에 그리고 이들을 가로질러 연장되는 복수의 게이트 영역;
상기 제1 활성 영역 및 상기 제2 활성 영역의 대응하는 부분 위에서 이들과 전기적으로 접촉하는 복수의 콘택 구조물; 및
상기 복수의 게이트 영역 및 상기 복수의 콘택 구조물 위의 전도성층
을 포함하고, 상기 전도성층은:
상기 제1 활성 영역 위의 제1 세트의 상기 콘택 구조물을 함께 전기적으로 결합하는 제1 전도성 패턴,
상기 제1 활성 영역 위의 제2 세트의 상기 콘택 구조물을 함께 전기적으로 결합하는 제2 전도성 패턴,
상기 복수의 게이트 영역을 함께 전기적으로 결합하는 제3 전도성 패턴, 및
상기 제2 활성 영역 위의 상기 콘택 구조물을 함께 전기적으로 결합하는 제4 전도성 패턴을 포함하는 것인, 집적 회로(IC) 디바이스.
7. 제6항에 있어서,
상기 복수의 게이트 영역 및 상기 제1 활성 영역은 제1 유형의 제1 트랜지스터로서 구성되고,
상기 복수의 게이트 영역 및 상기 제2 활성 영역은 상기 제1 유형과는 다른 제2 유형의 제2 트랜지스터로서 구성되는 것인, 집적 회로(IC) 디바이스.
8. 제7항에 있어서,
상기 제1 전도성 패턴은 제1 전력 레일 상의 제1 전력 공급 전압에 의해 동작 가능한 기능 회로의 제1 전력 레일로서 구성되고,
상기 제2 전도성 패턴은 제2 전력 레일로서 구성되며,
상기 제1 트랜지스터는 상기 제3 전도성 패턴 상의 제어 신호에 응답하여, 상기 제1 전력 레일 및 상기 제2 전력 레일을 접속 또는 분리하도록 구성되는 것인, 집적 회로(IC) 디바이스.
9. 제8항에 있어서,
상기 전도성층은, 상기 제1 세트의 콘택 구조물을 함께 전기적으로 결합하는 제5 전도성 패턴을 더 포함하는 것인, 집적 회로(IC) 디바이스.
10. 제9항에 있어서,
상기 제1 세트의 콘택 구조물은 제1 축을 따라 상기 제2 세트의 콘택 구조물과 교대로 배열되고,
상기 제2 전도성 패턴은 상기 제1 축을 가로지르는 제2 축을 따라 상기 제1 전도성 패턴과 상기 제5 전도성 패턴 사이에 배열되는 것인, 집적 회로(IC) 디바이스.
11. 제9항에 있어서,
상기 전도성층은, 상기 제2 세트의 콘택 구조물을 함께 전기적으로 결합하는 제6 전도성 패턴을 더 포함하는 것인, 집적 회로(IC) 디바이스.
12. 제11항에 있어서,
상기 제1 세트의 콘택 구조물은 제1 축을 따라 상기 제2 세트의 콘택 구조물과 교대로 배열되고,
상기 제2 전도성 패턴과 상기 제6 전도성 패턴은 상기 제1 축을 가로지르는 제2 축을 따라 제1 전도성 패턴 및 상기 제5 전도성 패턴과 교대로 배열되는 것인, 집적 회로(IC) 디바이스.
13. 제11항에 있어서,
상기 제2 세트의 콘택 구조물은, 상기 제2 활성 영역 위에 대응하는 세트의 상기 콘택 구조물을 형성하기 위해 상기 제1 활성 영역으로부터 상기 제2 활성 영역까지 연속적으로 연장되는 것인, 집적 회로(IC) 디바이스.
14. 제9항에 있어서,
상기 제1 세트의 콘택 구조물은, 상기 제2 활성 영역 위에 대응하는 세트의 콘택 구조물을 형성하기 위해 상기 제1 활성 영역으로부터 상기 제2 활성 영역까지 연속적으로 연장되는 것인, 집적 회로(IC) 디바이스.
15. 제9항에 있어서,
상기 제3 전도성 패턴 및 상기 제4 전도성 패턴은 함께 전기적으로 결합되는 것인, 집적 회로(IC) 디바이스.
16. 제9항에 있어서,
상기 제4 전도성 패턴은 미리 결정된 전압을 수신하도록 구성되거나 제3 전력 레일로서 구성되고,
상기 미리 결정된 전압은,
상기 제어 신호,
상기 제1 전력 레일의 상기 제1 전력 공급 전압,
상기 제2 전력 레일의 제2 전력 공급 디바이스 전압, 및
상기 제3 전력 레일의 제3 전력 공급 전압
의 모두와는 다른 전압이고, 상기 제3 전력 공급 전압은 상기 제1 전력 공급 전압과는 다르며, 상기 기능 회로는 상기 제1 전력 공급 전압 및 상기 제3 전력 공급 전압에 의해 동작 가능한 것인, 집적 회로(IC) 디바이스.
17. 제6항에 있어서,
상기 제1 반도체 유형의 제3 활성 영역;
상기 제2 반도체 유형의 제4 활성 영역 - 상기 제1 활성 영역 내지 상기 제4 활성 영역은 제1 축을 따라 연장되고, 상기 제2 활성 영역 및 상기 제4 활성 영역은 상기 제1 축을 가로지르는 제2 축을 따라 상기 제1 활성 영역과 상기 제3 활성 영역 사이에 배열됨 -;
상기 제3 활성 영역 및 상기 제4 활성 영역 위에 그리고 이들을 가로질러 연장되고, 상기 복수의 게이트 영역과 대응하게 정렬되는 복수의 추가 게이트 영역; 및
상기 제3 활성 영역 및 상기 제4 활성 영역의 대응하는 부분 위에서 이들과 전기적으로 접촉하는 복수의 추가 콘택 구조물
을 더 포함하고,
상기 전도성층은,
상기 제3 활성 영역 위의 제3 세트의 상기 추가 콘택 구조물을 함께 전기적으로 결합하는 제5 전도성 패턴,
상기 제3 활성 영역 위의 제4 세트의 상기 추가 콘택 구조물을 함께 전기적으로 결합하는 제6 전도성 패턴,
상기 복수의 추가 게이트 영역을 함께 전기적으로 결합하는 제7 전도성 패턴
을 더 포함하며,
상기 제4 전도성 패턴은 또한, 상기 제4 활성 영역 위의 상기 추가 콘택 구조물을 함께 전기적으로 결합하는 것인, 집적 회로(IC) 디바이스.
18. 제6항에 있어서,
상기 전도성층은 M 제로(M0) 층인 것인, 집적 회로(IC) 디바이스.
19. 방법에 있어서,
기판 위에, 제1 반도체 유형의 제1 활성 영역 및 상기 제1 반도체 유형과는 다른 제2 반도체 유형의 제2 활성 영역을 형성하는 단계 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 제1 축을 따라 연장됨 -;
상기 제1 활성 영역 및 상기 제2 활성 영역 위에 게이트 구조물을 형성하는 단계 - 상기 게이트 구조물은 상기 제1 축을 가로지르는 제2 축을 따라 상기 제1 활성 영역으로부터 상기 제2 활성 영역까지 연속적으로 연장되고,
상기 게이트 구조물 및 상기 제1 활성 영역은 제1 유형의 제1 트랜지스터로서 구성되고,
상기 게이트 구조물 및 상기 제2 활성 영역은 상기 제1 유형과는 다른 제2 유형의 제2 트랜지스터로서 구성됨 -; 및
상기 게이트 구조물과 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 전도성층을 퇴적하고, 상기 전도성층을 상기 제1 축을 따라 연장되는 복수의 전도성 패턴으로 패터닝하는 단계
를 포함하고, 상기 복수의 전도성 패턴은,
상기 제1 트랜지스터의 제1 단자에 전기적으로 결합된 제1 전도성 패턴,
상기 제1 트랜지스터의 제2 단자에 전기적으로 결합된 제2 전도성 패턴,
상기 제1 트랜지스터의 상기 제1 단자에 전기적으로 결합된 제3 전도성 패턴, 및
상기 제2 트랜지스터를 더미 트랜지스터로서 형성하기 위해 상기 제2 트랜지스터의 제1 단자 및 제2 단자에 전기적으로 결합된 제4 전도성 패턴
을 포함하는 것인, 방법.
20. 제19항에 있어서,
상기 복수의 전도성 패턴은, 상기 게이트 구조물에 전기적으로 결합된 제5 전도성 패턴을 더 포함하고,
상기 제5 전도성 패턴은, 상기 제2 활성 영역 위에, 또는 상기 제1 활성 영역 및 상기 제2 활성 영역 사이의 공간 위에 있는 것인, 방법.

Claims (10)

  1. 집적 회로(integrated circuit; IC) 디바이스에 있어서,
    제1 전력 공급 노드에 전기적으로 결합되고, 상기 제1 전력 공급 노드 상의 제1 전력 공급 전압에 의해 동작 가능한 기능 회로; 및
    제1 유형의 제1 트랜지스터 및 상기 제1 유형과는 다른 제2 유형의 제2 트랜지스터를 포함하는 전력 제어 회로를 포함하고,
    상기 제1 트랜지스터는,
    제어 신호를 수신하도록 구성된 게이트 단자,
    상기 제1 전력 공급 노드에 전기적으로 결합된 제1 단자, 및
    제2 전력 공급 노드에 전기적으로 결합된 제2 단자를 포함하고,
    상기 제2 트랜지스터는,
    상기 제어 신호를 수신하도록 구성된 게이트 단자, 및
    미리 결정된 전압을 수신하도록 구성된 제1 단자와 제2 단자를 포함하며,
    상기 제1 트랜지스터는 상기 제어 신호에 응답하여 상기 제1 전력 공급 노드 및 상기 제2 전력 공급 노드를 접속 또는 분리하여 상기 기능 회로에 전력 공급을 제공하거나 차단하도록 구성되는 것인, 집적 회로(IC) 디바이스.
  2. 제1항에 있어서,
    상기 미리 결정된 전압은,
    상기 제어 신호,
    상기 제1 전력 공급 노드의 상기 제1 전력 공급 전압,
    상기 제2 전력 공급 노드의 제2 전력 공급 전압,
    상기 제1 전력 공급 전압과는 다른 제3 전력 공급 전압 - 상기 기능 회로는 상기 제1 전력 공급 전압 및 상기 제3 전력 공급 전압에 의해 동작 가능함 -, 또는
    상기 제어 신호 및 상기 제1 전력 공급 전압 내지 상기 제3 전력 공급 전압 이외의 전압
    중 하나인 것인, 집적 회로(IC) 디바이스.
  3. 제1항에 있어서,
    상기 전력 제어 회로는 헤더 회로이고,
    상기 제1 트랜지스터는 P형 트랜지스터이며,
    상기 제2 트랜지스터는 N형 트랜지스터인 것인, 집적 회로(IC) 디바이스.
  4. 제1항에 있어서,
    상기 전력 제어 회로는 풋터 회로(footer circuit)이고,
    상기 제1 트랜지스터는 N형 트랜지스터이며,
    상기 제2 트랜지스터는 P형 트랜지스터인 것인, 집적 회로(IC) 디바이스.
  5. 제1항에 있어서,
    상기 제1 트랜지스터가 턴오프 상태에 있는 것에 응답하여, 상기 제1 전력 공급 노드는 상기 제2 전력 공급 노드로부터 분리되고 플로팅(floating)되는 것인, 집적 회로(IC) 디바이스.
  6. 집적 회로(integrated circuit; IC) 디바이스에 있어서,
    제1 반도체 유형의 제1 활성 영역;
    상기 제1 반도체 유형과는 다른 제2 반도체 유형의 제2 활성 영역;
    상기 제1 활성 영역 및 상기 제2 활성 영역 위에 그리고 이들을 가로질러 연장되는 복수의 게이트 영역;
    상기 제1 활성 영역 및 상기 제2 활성 영역의 대응하는 부분 위에서 이들과 전기적으로 접촉하는 복수의 콘택 구조물; 및
    상기 복수의 게이트 영역 및 상기 복수의 콘택 구조물 위의 전도성층
    을 포함하고, 상기 전도성층은:
    상기 제1 활성 영역 위의 제1 세트의 상기 콘택 구조물을 함께 전기적으로 결합하는 제1 전도성 패턴,
    상기 제1 활성 영역 위의 제2 세트의 상기 콘택 구조물을 함께 전기적으로 결합하는 제2 전도성 패턴,
    상기 복수의 게이트 영역을 함께 전기적으로 결합하는 제3 전도성 패턴, 및
    상기 제2 활성 영역 위의 상기 콘택 구조물을 함께 전기적으로 결합하는 제4 전도성 패턴을 포함하는 것인, 집적 회로(IC) 디바이스.
  7. 제6항에 있어서,
    상기 복수의 게이트 영역 및 상기 제1 활성 영역은 제1 유형의 제1 트랜지스터로서 구성되고,
    상기 복수의 게이트 영역 및 상기 제2 활성 영역은 상기 제1 유형과는 다른 제2 유형의 제2 트랜지스터로서 구성되는 것인, 집적 회로(IC) 디바이스.
  8. 제6항에 있어서,
    상기 제1 반도체 유형의 제3 활성 영역;
    상기 제2 반도체 유형의 제4 활성 영역 - 상기 제1 활성 영역 내지 상기 제4 활성 영역은 제1 축을 따라 연장되고, 상기 제2 활성 영역 및 상기 제4 활성 영역은 상기 제1 축을 가로지르는 제2 축을 따라 상기 제1 활성 영역과 상기 제3 활성 영역 사이에 배열됨 -;
    상기 제3 활성 영역 및 상기 제4 활성 영역 위에 그리고 이들을 가로질러 연장되고, 상기 복수의 게이트 영역과 대응하게 정렬되는 복수의 추가 게이트 영역; 및
    상기 제3 활성 영역 및 상기 제4 활성 영역의 대응하는 부분 위에서 이들과 전기적으로 접촉하는 복수의 추가 콘택 구조물
    을 더 포함하고,
    상기 전도성층은,
    상기 제3 활성 영역 위의 제3 세트의 상기 추가 콘택 구조물을 함께 전기적으로 결합하는 제5 전도성 패턴,
    상기 제3 활성 영역 위의 제4 세트의 상기 추가 콘택 구조물을 함께 전기적으로 결합하는 제6 전도성 패턴,
    상기 복수의 추가 게이트 영역을 함께 전기적으로 결합하는 제7 전도성 패턴
    을 더 포함하며,
    상기 제4 전도성 패턴은 또한, 상기 제4 활성 영역 위의 상기 추가 콘택 구조물을 함께 전기적으로 결합하는 것인, 집적 회로(IC) 디바이스.
  9. 제6항에 있어서,
    상기 전도성층은 M 제로(M0) 층인 것인, 집적 회로(IC) 디바이스.
  10. 방법에 있어서,
    기판 위에, 제1 반도체 유형의 제1 활성 영역 및 상기 제1 반도체 유형과는 다른 제2 반도체 유형의 제2 활성 영역을 형성하는 단계 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 제1 축을 따라 연장됨 -;
    상기 제1 활성 영역 및 상기 제2 활성 영역 위에 게이트 구조물을 형성하는 단계 - 상기 게이트 구조물은 상기 제1 축을 가로지르는 제2 축을 따라 상기 제1 활성 영역으로부터 상기 제2 활성 영역까지 연속적으로 연장되고,
    상기 게이트 구조물 및 상기 제1 활성 영역은 제1 유형의 제1 트랜지스터로서 구성되고,
    상기 게이트 구조물 및 상기 제2 활성 영역은 상기 제1 유형과는 다른 제2 유형의 제2 트랜지스터로서 구성됨 -; 및
    상기 게이트 구조물과 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 전도성층을 퇴적하고, 상기 전도성층을 상기 제1 축을 따라 연장되는 복수의 전도성 패턴으로 패터닝하는 단계
    를 포함하고, 상기 복수의 전도성 패턴은,
    상기 제1 트랜지스터의 제1 단자에 전기적으로 결합된 제1 전도성 패턴,
    상기 제1 트랜지스터의 제2 단자에 전기적으로 결합된 제2 전도성 패턴,
    상기 제1 트랜지스터의 상기 제1 단자에 전기적으로 결합된 제3 전도성 패턴, 및
    상기 제2 트랜지스터를 더미 트랜지스터로서 형성하기 위해 상기 제2 트랜지스터의 제1 단자 및 제2 단자에 전기적으로 결합된 제4 전도성 패턴
    을 포함하는 것인, 방법.
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