JPH04255075A - Ｖｌｓｉレイアウト設計支援装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＶＬＳＩ（超大規模集
積回路）をＣＡＤ（コンピュ−タ援用設計）によりレイ
アウト設計するときに用いるＶＬＳＩレイアウト設計支
援装置に関する。

【０００２】

【従来の技術】近年、ＶＬＳＩの製造技術の急速な進歩
によりＶＬＳＩの設計が非常に複雑化している。また、
製品の短命化によりＶＬＳＩの設計期間を短縮すること
が強く望まれているが、ＶＬＳＩの設計期間に関しては
ＶＬＳＩを構成する各素子等のレイアウト設計に要する
時間が大きく影響する。

【０００３】通常、ＶＬＳＩを構成する各素子等のレイ
アウト設計は、目的のＶＬＳＩを実現するために、基本
論理素子に対応するレイアウトの基本単位であるセルを
必要なだけ作成する段階、実現すべき論理回路をセル間
の接続情報に変換する段階、セルを自動的に配置及び配
線してＶＬＳＩの所望のレイアウトパターンを作成する
段階及び論理が正しく実現されているか否かを検証する
段階により構成されている。

【０００４】上述のようにＶＬＳＩのレイアウトを設計
するときには、従来の方法では各段階をそれぞれ実現す
るツールを用いて設計者が各ツール間を補いながらレイ
アウト設計を支援していた。

【０００５】

【発明が解決しようとする課題】一般にセルは、自動的
に設計されずに人手によって設計されるので、自動的に
配置、配線を行うために、セルのレイアウトパターン情
報からセルの外枠、入出力端子情報、セル上の配線通過
禁止情報等を抽出して自動配置配線プログラムに入力し
なければならない。ここで、入力情報が間違っていると
きにはセルの設計や自動配置配線の設計が正しくても、
ＶＬＳＩが正常に動作しないことになる。更に、各ツー
ルの使用条件が異なり、各ツール間を整合することがで
きないときには、自動配線プログラムは一般に配線のた
めにグリッドを設定しているが、人手で設計されたセル
の外枠や端子の位置等はこのグリッド上に設計されてい
ないことがあるので各ツール間を整合することができな
い。

【０００６】また、従来のレイアウトシステムのデータ
ベースは、図形情報のみであるので、トランジスタや配
線等の機能的情報を持たず、設計されたパターンの論理
が正しく実現されているか否かを検証する段階において
論理設計工程の回路情報や接続情報を再度レイアウトパ
ターンから抽出しなければならず、そのデータ量が極め
て多いために膨大な処理時間を必要とする。

【０００７】上述したように、従来のＶＬＳＩレイアウ
ト設計支援方法では、実現方法が異なる複数のツールに
よるＶＬＳＩのレイアウト設計の各段階を支援するので
、操作性が極めて悪いという問題点がある。

【０００８】また、各ツールが取り扱うデータの内容や
表現が互いに異なるので、１つのツールにより設計され
たデータを他のツールで用いるときに、データ変換が必
要になる。特に、信号や端子情報等の設計情報を新たに
追加することが必要になり、設計が混乱したり、設計の
誤りが発生するという問題点がある。

【０００９】本発明は、上記従来のＶＬＳＩレイアウト
設計支援方法における問題点に鑑み、ＶＬＳＩのレイア
ウト設計を総合的に支援することができるＶＬＳＩレイ
アウト設計支援装置を提供する。

【００１０】

【課題を解決するための手段】本発明のＶＬＳＩレイア
ウト設計支援装置は、ＶＬＳＩを形成する素子のレイア
ウトデータ及び設計ツ−ル群が記憶されている記憶手段
と、記憶手段に記憶されたレイアウトデータ及び設計ツ
−ル群に基づいてＶＬＳＩを形成する素子のレイアウト
を自動的に設計する自動設計手段と、記憶手段に記憶さ
れたレイアウトデータの変更を会話形式で指示可能な会
話型支援手段とを備えており、記憶手段は、会話型支援
手段により変更されたレイアウトデ−タに基づいて設計
ツ−ル群を選択可能に構成されている。

【００１１】

【作用】記憶手段は、ＶＬＳＩを形成する素子のレイア
ウトデータ及び設計ツ−ル群を記憶し、会話型支援手段
は、記憶手段に記憶された設計ツ−ル群の部分を用いて
記憶されているレイアウトデータを会話形式で変更し、
自動設計手段は、記憶手段に記憶されている設計ツ−ル
群の別の部分を用いて会話型支援手段により変更された
レイアウトデータに基づいて自動設計されたＶＬＳＩを
形成する素子のレイアウトを変更する。

【００１２】

【実施例】以下、図面を参照して本発明のＶＬＳＩレイ
アウト設計支援装置における実施例を説明する。

【００１３】図１は、本発明のＶＬＳＩレイアウト設計
支援装置の主要部を形成する記憶手段における一実施例
の構成を示す。

【００１４】図２は、図１に示す記憶手段を備えたＶＬ
ＳＩレイアウト設計支援装置の一構成例を示すブロック
図である。

【００１５】まず、図２の構成を説明する。図２に示す
ＶＬＳＩレイアウト設計支援装置は、設計者が会話型で
処理を行う会話型支援手段としてのエンジニアリングワ
ークステーション１１、セルライブラリ、データベース
及びネットワークを管理する記憶手段としてのスーパ−
ミニコンピュータ１２、自動レイアウトなどのように大
規模データ処理のバッチジョブを実行する自動設計手段
としての汎用大型計算機１３により概略構成されている
。

【００１６】ＶＬＳＩレイアウト設計支援装置を構成す
るエンジニアリングワークステーション１１、スーパ−
ミニコンピュータ１２及び汎用大型計算機１３は、ロー
カルエリアネットワーク（ＬＡＮ）１４を介してそれぞ
れ接続されている。

【００１７】次に図１の記憶手段について詳述する。

【００１８】図１の記憶手段としてのエンジニアリング
ワ−クステ−ションもしくはスーパ−ミニコンピュータ
１２は、図に示するような構成を有するソフトウエア（
プログラム）を記憶している。

【００１９】図１に示すように、ソフトウエアには、セ
ルの設計からマスクデータの作成にいたるまでのレイア
ウト設計の各段階を支援する設計ツール（以下、ツ−ル
と称する）群が一体化されて形成されている。

【００２０】図１に示す設計ツール群は、論理設計支援
システム１５とレイアウト設計支援ツール２０とに大き
く分類される。

【００２１】論理設計支援システム１５は、与えられた
仕様に対してＶＬＳＩの機能設計、論理設計を行い、ゲ
ートレベルの論理回路を設計する段階を支援する。

【００２２】論理設計支援システム１５の機能論理設計
では、機能記述言語、真理値表、論理式などの幾つかの
表現が用いられ、設計完了後に得られたゲートレベルの
論理回路データがＣＡＤシステム（図示省略）の入力と
なる。

【００２３】この論理回路データは、論理素子とのその
間の接続を階層的に表現したものである。また、レイア
ウト設計におけるセル、マクロセル、チップ全体などの
各レベルの動作検証は、レイアウトパターンから抽出さ
れて論理設計支援システム１５に送られてきた回路パラ
メータや接続情報に基づいて回路シミュレータや論理シ
ミュレータを用いることにより行われる。

【００２４】次にレイアウト設計支援ツール２０の詳細
な構成を説明する。

【００２５】まず、レイアウトエディタ２１は、会話型
のセルレイアウト設計を行うために用いられ、データベ
ース３０中の全ての情報をグラフィックディスプレイを
介して表示、編集する。

【００２６】レイアウト設計支援ツール２０のオンライ
ンレイアウト検証ツール２２は、図１に示すオンライン
でレイアウト検証を実行し、設計の途中において一部の
設計データに対してのみレイアウトエディタ２１のコマ
ンド形式でデザインルールチェック、接続チェック、レ
イアウトパラメータ抽出などの検証を実行し、誤りがあ
るときにはグラフィックディスプレイに表示して設計者
に修正を促す。

【００２７】上記デザインルールチェックの検証は、各
定義について後述する図形情報３２（図３参照）を検索
してテクノロジの情報中の設計規則について行う。

【００２８】また、接続チェックの検証は、端子や配線
コンポーネントについての接続情報を探索してネット情
報との相違を検査することにより行う。

【００２９】レイアウトパラメータ抽出は、各コンポー
ネントについての図形情報３２を検索し、その形状や大
きさからシミュレーション用のパラメータを計算するこ
とにより行う。

【００３０】レイアウトコンパクタ２３は、中規模のセ
ルを短期間で設計するために用いられ、後述するシンボ
ル情報３４（図３参照）により設計する。シンボリック
レイアウトされたデータに対し、各シンボルに対応する
図形情報３２（図３参照）を検索し、設計規則が許す範
囲で自動的に圧縮する。

【００３１】論理シミュレータによる検証ツール２４は
、レイアウトパターンから接続情報、レイアウトパラメ
ータを抽出してゲート論理に変換し、論理シミュレーシ
ョンを実行させる。

【００３２】設計者は、波形で表示されたシミュレーシ
ョン結果を確認したり、論理設計時に得られたシミュレ
ーション結果を比較することにより動作を検証すること
ができる。

【００３３】スタンダードセル方式自動レイアウトツー
ル２５ａとマクロセル方式自動レイアウトツール２５ｂ
は、各セル及び各セルの端子に付与されたネット情報３
６（図３参照）を用いてセルを自動的に配置し、また、
セル間を自動的に配線する。

【００３４】フロアプランナツール２６は、設計者がマ
クロセル方式でレイアウト設計するときにに大極的な判
断を支援し、設計に反映させるための環境であり、特に
階層設計において内部の設計が完了していないマクロセ
ルのレイアウトにおける配置、形状などを最適化する。

【００３５】本実施例では、エキスパートシステムを用
いたマクロセルの自動配置、マクロセルの面積やマクロ
セル間の配線領域の見積り、各マクロセルの端子位置の
決定などを実行する。

【００３６】ＬＤＬ（レイアウト記述言語）レイアウト
Ｃ言語表現ツール２７は、全てのレイアウト情報をＬＤ
Ｌ表現に自動的に変換し、座標値などを変数化してＬＤ
Ｌ記述を作成し、モジュール自動生成機能のソースコー
ドとして設定する。

【００３７】会話型自動配線ツール２８は、グリッドフ
リー配線、各種の会話型機能、配線経路改良機能などを
有する。

【００３８】ここで、配線作業は、単調で多くの時間を
要する人手作業であり、特に遠距離を配線するときには
折れ曲がり点の座標の確認、テザインルールの確認のよ
うに入力、編集に時間を要するが、本実施例では、会話
型自動配線ツール２８がセルの端子によるネット情報に
基づいて配線の障害となるセルや配線の図形情報を探索
し、テクノロジ情報中の設計規則の範囲内で経路を探索
して所望の配線を設計する。

【００３９】レイアウト設計支援ツール２０は、更に、
ＣＡＤシステム等の他のシステムとのデータ変換ツール
２９を有する。

【００４０】図３は、図２の総合データーベース３０の
論理的構造の概略を示しており、図示するように階層化
されている。

【００４１】総合データベース３０は、各セル及び各コ
ンポーネントに関する設計情報を管理するために定義情
報３１を有する。

【００４２】前述の設計情報は、例えば、図形情報３２
（図５参照）、インスタンス情報３３、シンボル情報３
４（図６参照）、定義端子情報３５１　とインスタンス
端子情報３５２　とより成る端子情報３５、ネット情報
３６及び定義情報３１自体の属性情報（プリミティブ情
報）３７を有する。

【００４３】定義情報３１自体の属性情報は、定義の種
類、構成データを囲む最小の最外殻、使用マスク層、バ
ージョンなどである。また、総合データベース３０は、
設計規則、素子抽出規則、素子特性計算規則などの製造
情報を表すテクノロジ情報を有する。なお、図３に示す
矢印は、各情報が他の情報を参照するためのポインタを
示す。　　以下、図４〜図８を参照して上記の定義情報
３１、図形情報３２、インスタンス情報３３、シンボル
情報３４、端子情報３５、ネット情報３６及びプリミテ
ィブ情報３７の各情報の詳細な構成を説明する。

【００４４】定義情報３１は、図４に示すようにコンポ
ーネント定義３１１　とセル定義３１２　の２種類に分
類される。 ここで、コンポーネントとは、素子として意味を有する
レイアウトの最小単位であり、素子としてトランジスタ
、コンタクト、配線などを上げることができる。

【００４５】他方、セルは、コンポーネントを含む回路
としての機能を有するレイアウトパターンの単位であり
、図４に示すように、より小さなセル定義３１３　とコ
ンポーネント定義３１４　，３１５　により構成される
。

【００４６】コンポーネント定義　３１１，　３１４，
３１５　は、特に素子情報をその属性として有すると共
に伸縮についての属性を有し、基本形状を保持しながら
配置座標に応じて大きさや形状が可変である。

【００４７】図５は、図形情報３２の一例としてメタル
−ポリシリコン間のコンタクトコンポーネントの図形情
報３２１　を示す。図形情報３２は、コンポーネントの
レイアウトパターンを与えるための情報である。この図
形情報３２１　は、メタルのマスク図形　３２１ａと、
ポリシリコンのマスク図形　３２１ｂとコンタクト穴の
図形　３２１ｃのようにプリミティブ情報３７の矩形情
報３７４　（後述）より成る。

【００４８】インスタンス情報３３は、セルを構成する
子セルやコンポーネントの配置情報などを有し、セルの
階層やアレイ構造などを表現する。なお、コンポーネン
トのインスタンス情報３３は、属性として接続情報も有
する。

【００４９】図６は、シンボル情報３４の一例としてコ
ンタクトのシンボル情報　３４１を示す。シンボル情報
３４は、シンボリックレイアウトなどのシンボルデータ
である。 シンボル情報　３４１は十字型であり、プリミティブ情
報３７の２つの矩形情報　３４１ａ、　３４１ｂより成
る。

【００５０】図７は、端子情報３５の一例を示す。図７
に示すように端子情報３５は、定義毎の定義端子情報　
３５１とインスタンス毎のインスタンス端子情報　３５
２に分類される。定義端子情報　３５１は、定義外との
間のネット情報を管理し、インスタンス端子情報　３５
２は、インスタンスを構成要素とする定義内のネット情
報を管理し、属性として接続情報を有する。端子情報３
５の定義内には２つのインスタンス情報　３３１ａ，　
３３１ｂが含まれている。端子情報３５は２つの定義端
子情報　３５１ａ，　３５１ｂと４つのインスタンス端
子情報　３５２ａ〜　３５２ｄを有し、従ってこの定義
内の接続情報は、各端子情報　３５１ａ，　３５１ｂ，
　３５２ａ〜　３５２ｄの属性である接続情報により表
現することができ、定義外との接続情報は定義端子情報
　３５１ａ，　３５１ｂにより表現することができる。

【００５１】ネット情報３６は、各定義毎に信号名を管
理して同電位に配線する要求を信号名により表現し、定
義端子情報　３５１とインスタンス端子情報　３５２か
ら参照される。即ち、例えば図７に示す端子情報　３５
１ａ，　３５１ｂ，　３５２ａ〜　３５２ｄが全て同一
のネット情報を参照したときには、各端子は全て同電位
に接続される。

【００５２】プリミティブ情報３７は、図形情報３２や
シンボル情報３４の構成要素であり、文字情報のほかに
、図８に詳しく示すように、扇形情報　３７２、円弧情
報　３７３、矩形情報　３７４、パス情報　３７５、線
分情報　３７６、多角形情報　３７７等より成る。

【００５３】なお、これら扇形情報　３７２、円弧情報
　３７３、矩形情報　３７４、パス情報　３７５、線分
情報　３７６、多角形情報　３７７は、図８のｘ印で示
すような特徴点の座標により表現される。

【００５４】図９は、本実施例のＶＬＳＩレイアウト設
計支援装置により支援されて設計されるＶＬＳＩのレイ
アウトの一例として、１つのインバータセル１００　の
レイアウトパターンを示す。

【００５５】インバータセル１００　は、コンポーネン
ト単位に分類すると、入力端子ＩＮ、出力端子ＯＵＴ、
電子源端子ＶＤＤ、接地端子ＧＮＤ、入力端子ＩＮから
の入力信号をスイッチング（反転）して出力端子ＯＵＴ
に出力するＭＯＳトランジスタ１１０、トランジスタ１
１０　の負荷となるＭＯＳトランジスタ１２０　、トラ
ンジスタ１１０　とトランジスタ１２０　との間を接続
するコンタクト１３０　、コンタクト１３０　とトラン
ジスタ１２０　との間を接続するライン１４０　、コン
タクト１３０　と出力端子ＯＵＴの間等を接続するライ
ン１５０　により構成されている。

【００５６】また、各コンポーネントをプリミティブ情
報３７の単位に分類すると、スイッチング用のトランジ
スタ１１０　は、ポリシリコン層の矩形情報１１１　と
拡散層の矩形情報１１２　とにより構成されている。負
荷用のトランジスタ１２０　は、ポリシリコン層の矩形
情報１２１　、拡散層の矩形情報１２２　及びイオン注
入層（コンタクト穴）の矩形情報１２３　により構成さ
れている。コンタクト１３０　は、ポリシリコン層の矩
形情報１３１　、拡散層の矩形情報１３２　及びコンタ
クト孔層の矩形情報１３３　により構成されており、コ
ンタクト１３０　とトランジスタ１２０　との間のライ
ン１４０　はポリシリコン層の多角形情報１４１　によ
り構成され、コンタクト１３０　と出力端子ＯＵＴとの
間等のライン１５０　は拡散層の多角形情報１５１　に
より構成されている。

【００５７】次に上述したＶＬＳＩレイアウト設計支援
装置の動作を説明する。

【００５８】図２に示すＶＬＳＩレイアウト設計支援装
置は、図１に示す単一の総合データベース３０に基づい
て、セルの設計からマスクデータの作成までのレイアウ
ト設計の各段階を支援する論理設計支援システム１５、
レイアウトエディタ２１、オンラインレイアウト検証ツ
ール２２、レイアウトコンパクタ２３、論理シミュレー
タによる検証ツール２４、スタンダードセル方式自動レ
イアウトツール２５ａ、マクロセル方式自動レイアウト
ツール２５ｂ、フロアプランナツール２６、ＬＤＬレイ
アウトＣ言語表現ツール２７、会話型自動配線ツール２
８、データ変換ツール２９が全て一体化されている。

【００５９】ユーザインタフェースとしては、設計者が
最も馴染みやすいレイアウトエディタ２１が用いられて
いる。従って、設計者は、オンラインレイアウト検証ツ
ール２２、レイアウトコンパクタ２３、論理シミュレー
タによる検証ツール２４、スタンダードセル方式自動レ
イアウトツール２５ａ、マクロセル方式自動レイアウト
ツール２５ｂ、フロアプランナツール２６、ＬＤＬレイ
アウトＣ言語表現ツール２７、会話型自動配線ツール２
８、データ変換ツール２９の各ツ−ルをレイアウトエデ
ィタ２１上のコマンドを介して利用する。

【００６０】実際には全てのツール１５、２１〜２９を
１つのプログラムに組み込むことは、実行モジュールの
サイズの問題により不可能なので、各ツールのサイズ、
処理時間に応じて次の３通りの方法により結合すること
ができる。

【００６１】（１）レイアウトエディタ２１中に直接書
き込む。

【００６２】（２）レイアウトエディタ２１の子プロセ
スとして独立して実行させた後、終了時に親プロセスで
あるレイアウトエディタ２１にインタラプトさせ、その
結果を受け入れるか取り消すかを設計者が選択する。

【００６３】（３）バッチジョブとして、必要に応じた
規模の計算機に実行させる。

【００６４】また、ＶＬＳＩにおけるレイアウト設計は
、（Ａ）プリミティブ情報３７を用いて小規模回路を高
密度にレイアウト設計する、（Ｂ）シンボリック設計手
法を用いて短期間に比較的密度の高いレイアウト設計を
行う、（Ｃ）大規模回路を自動レイアウトツールを駆使
してレイアウト設計を行うという３種類に大別される。 以下、上記の各ＶＬＳＩにおけるレイアウト設計につい
て詳述する。

【００６５】（Ａ）小規模回路のレイアウト設計まず、
小規模回路のレイアウト設計では、デザインルールを守
りつつ最小の領域にレイアウトされるようにパターンが
作成され、かつそのパターンを実際に製造したときに得
られる回路の特性が重視されるが、本実施例ではこの段
階は、レイアウトエディタ２１と、デザインルールや回
路特性に関する検証を行うオンライレイアウト検証ツー
ル２２により会話型で設計される。

【００６６】レイアウトエディタ２１は、円滑なレイア
ウト設計を行うために、マルチウインドウによる複数の
セルの同時修正機能、メニュー、キーボード、ファンク
ションキー、シンボルコマンドなどを用いた多入力機能
、階層設計のサポート機能、レイアウト設計中の論理回
路の参照機能を備えている。

【００６７】また、従来では、レイアウトの検証は設計
完了後にバッチ処理で行われ、設計完了後に誤りが発見
されたときには膨大な修正作業を要し、設計期間が長期
化していたが、本実施例では、オンラインレイアウト検
証ツール２２により、設計途中の一部のデータに対して
のみレイアウトエディタ２１のコマンド形式でデザイン
ルールチェック、電気的ルールチェック（ＥＲＣ）、レ
イアウトパラメータ抽出などの検証を高速で行い、誤り
箇所をグラフィックディスプレイに表示して設計者に修
正を促す。

【００６８】ここで、従来の電気的ルールチェックは、
まず、マスクデータ間の図形演算により、素子認識を行
う。例えば図９に示すように、ポリシリコン層と拡散層
の交差部分を見つけて、その交差部分をＭＯＳトランジ
スタと認識する。次いで、素子間の接続を抽出する。こ
の場合、図形間の接続関係を調べることにより全図形を
等電位図形具（ノード）に分類し、ノード番号を付与す
る。そして得られたノード番号に基づいてショート、オ
ープンなどの電気的ルールを検査する。

【００６９】以上の処理は、マスクデータに修正が発生
する毎に行われるので、膨大な時間を要していたが、本
実施例によるオンラインレイアウト検証ツール２２を用
いると、素子認識を各コンポーネントの素子情報を用い
るので図形演算が不要であり、接続抽出も同様にコンポ
ーネントやセルの端子との間の接続情報で行われ、一度
得られた接続情報はセルやコンポーネントが修正されな
い限り総合データベース３０中に記憶され、更に接続情
報はセルの端子とコンポーネント単位で総合データベー
ス３０中に記憶されるので階層的に利用することができ
、従って従来例に比べて大幅に高速化することができる
。

【００７０】（Ｂ）中規模回路のレイアウト設計この種
のレイアウト設計では、シンボリック設計方法を用いて
短期間で完成することが望まれる。

【００７１】従来のシンボリックレイアウト方法は、第
１に、コンパクタにおいて扱うことができるレイアウト
データがマスク図形レベルのレイアウト設計に比較して
かなり制限され、例えばシンボルは形状が異なれば新た
な定義を必要とし、シンボル間の接続位置も固定されて
いる。第２に、シンボリックレイアウトツールとマスク
レベルが独立しているので、両者間でデータ変換が必要
である。

【００７２】他方、本実施例では、前述したように第４
図に示すコンポーネント定義　３１１，３１４，　３１
５が素子情報をその属性として有すると共に、伸縮につ
いての属性を有し、基本形状を保持しながら配置座標に
応じて大きさや形状が可変であるので、レイアウトコン
パクタ２３は、個々の素子をコンポーネント定義　３１
１，　３１４，　３１５を用いて定義することができる
。この場合、コンパクションは前述したように、素子の
特性を保持するために、配線以外のコンポーネントの大
きさ、形状を変えない。 また、予め指定したコンポーネントの組み合わせに対し
て特定の位置関係の制約を設定することができる。例え
ばトランジスタ素子はゲートコンポーネントと配線コン
ポーネントの組み合わせにより定義することができるが
、この場合には両者の相対的位置関係を変えない。従っ
て、コンポーネントの組み合せにより、素子を構成する
レイアウト設計においても圧縮することができる。なお
、これは、テクノロジファイルの記述に基づいてコンポ
ーネント間の図形演算を行うことにより実現可能である
。更に、シンボリックレイアウトにおけるコンポーネン
ト間のスペーシングや接続関係の判定は、実際のマスク
図形の位置に基づいているので、コンポーネント間の位
置関係を与えるためのルールを作成する必要がない。 また、コンポーネント間の接続は、マスクレベルの図形
の重なりにより自動的に検出可能である。そして、デー
タベース３０中にコンパクション用の特別なデータを加
える必要がなく、コンパクションは子プロセスを作成し
て実行されるのでこの実行中に他のセルの編集が可能で
ある。

【００７３】（Ｃ）大規模回路のレイアウト設計このレ
イアウト設計のために、スタンダードセル方式自動レイ
アウトツール２５ａとマクロセル方式自動レイアウトツ
ール２５ｂにより自動配置、配線が行われ、フロアプラ
ンナツール２６により、階層的レイアウト設計が最適化
され、また、モジュール自動生成機能としてＬＤＬレイ
アウトＣ言語表現ツール２７が用意されている。

【００７４】従来、上記小規模（Ａ）、中規模（Ｂ）、
大規模回路（Ｃ）のレイアウト設計に共通して、配線作
業が問題である。この配線作業は前述したように、単調
で多くの時間を要する作業であり、特に遠距離配線をレ
イアウトするときに折れ曲がり点の座標の確認、デザイ
ンルールへの考慮などの入力、編集時間が長く、誤りが
発生しやすい。

【００７５】本実施例では会話型自動配線ツール２８に
より、配線経路の指針となる中間点の指定、設計者が意
図する配線を選択可能なように複数の往路の出力、配線
不可能な場合に探索済み領域の表示、２点間、点対ネッ
ト、ネット全体などの配線方法の選択、１層、２層配線
の選択及び配線経路の改善などを実行する。

【００７６】特に、配線経路の改善機能は、ネット毎に
配線を順次レイアウトする場合、以前に行った配線が次
の配線時に障害となることがあるので、この障害物を削
減するために、配線済みの経路を設計者が指定する方向
（上下左右方向）に、デザインルールの範囲内で、最大
限移動することができる。

【００７７】また、従来のように人手による自動配線で
は、マスクパターン中に斜めを含む任意形状の多角形を
含むことが多いが、本実施例の会話型自動配線ツール２
８は、基本コンポーネントとセルを対象としているので
、斜め図形が存在しても障害物との最小間隔を探索領域
中の全てのプリミティブ情報３７を矩形情報　３７４に
分解して配線可能に支援する。

【００７８】配線アルゴリズムは、高速性及びメモリの
容量等を考慮して線分探索法を採用し、処理を高速化し
て遠回りな配線経路を防止するために探索領域や探索方
向を段階的に制御する。即ち、第１段階では始点と終点
を囲む最小の矩形領域内でのみ経路を探索し、経路を発
見することができない場合には順次制限を緩める。

【００７９】表１は、マイクロプロセッサのレイアウト
設計を本実施例のＶＬＳＩレイアウト設計支援装置によ
り支援した場合のツールを示す。また、８ビットＣＰＵ
コア、ＲＯＭ、ＲＡＭ、約１万ゲートの信号処理ブロッ
クと入出力ブロックから成るＣＭＯＳカスタムＶＬＳＩ
のレイアウト設計を本実施例のＶＬＳＩレイアウト設計
支援装置により支援したところ、チップサイズは、従来
の人手による設計を行った場合に比べて数％増大したが
、セルライブラリ開発後のレイアウト設計期間は、検証
を含めて従来の人手による設計の約１／２の約１．２ヶ
月で完了した。

【００８０】

【表１】

【００８１】

【発明の効果】本発明のＶＬＳＩレイアウト設計支援装
置は、ＶＬＳＩを形成する素子のレイアウトデータ及び
設計ツ−ル群が記憶されている記憶手段と、記憶手段に
記憶されたレイアウトデータ及び設計ツ−ル群に基づい
てＶＬＳＩを形成する素子のレイアウトを自動的に設計
する自動設計手段と、記憶手段に記憶されたレイアウト
データの変更を会話形式で指示可能な会話型支援手段と
を備えており、記憶手段は、会話型支援手段により変更
されたレイアウトデ−タに基づいて設計ツ−ル群を選択
可能に構成されているので、自動設計されたＶＬＳＩを
形成する素子のレイアウトを会話形式で変更でき、その
結果、ＶＬＳＩの自動設計を総合的に支援することがで
きる。

【図面の簡単な説明】

【図１】本発明のＶＬＳＩレイアウト設計支援装置の主
要部の一実施例を示すブロック図である。

【図２】図１の主要部を有するＶＬＳＩレイアウト設計
支援装置の一構成例を示す機能ブロック図である。

【図３】図２の総合データベースの論理的構造の概略を
示す説明図である。

【図４】図３の定義情報を示す説明図である。

【図５】図３の図形情報の一例を示す説明図である。

【図６】図３のシンボル情報の一例を示す説明図である
。

【図７】図３の端子情報の一例を示す説明図である。

【図８】図３のプリミティブ情報の詳細な構成を示す説
明図である。

【図９】図１の装置により支援されたインバータセルの
レイアウトデータを示す説明図である。

【符号の説明】

１１　　エンジニアリングワークステーション１２　　
スーパミニコンピュータ １３　　汎用大型計算機 ２０　　レイアウト設計支援ツール ２１　　レイアウトエディタ ２８　　会話型自動緯線ツール ３０　　総合データベース ３１２　，　３１３　　セル定義 ３１１　，　３１４，３１５　　　コンポーネント定義
。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＶＬＳＩを形成する素子のレイアウトデー
   タ及び設計ツ−ル群が記憶されている記憶手段と、前記
   記憶手段に記憶された前記レイアウトデータ及び前記設
   計ツ−ル群に基づいて前記ＶＬＳＩを形成する素子のレ
   イアウトを自動的に設計する自動設計手段と、前記記憶
   手段に記憶された前記レイアウトデータの変更を会話形
   式で指示可能な会話型支援手段とを備えており、前記記
   憶手段は、前記会話型支援手段により変更された前記レ
   イアウトデ−タに基づいて前記設計ツ−ル群を選択可能
   に構成されていることを特徴とするＶＬＳＩレイアウト
   設計支援装置。