JPS62120042A - 自動配線方式 - Google Patents
自動配線方式Info
- Publication number
- JPS62120042A JPS62120042A JP60260488A JP26048885A JPS62120042A JP S62120042 A JPS62120042 A JP S62120042A JP 60260488 A JP60260488 A JP 60260488A JP 26048885 A JP26048885 A JP 26048885A JP S62120042 A JPS62120042 A JP S62120042A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wirings
- grid
- pass
- wired
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
従来、直交配線によって行なっていたＬＳＩ自動配線シ
ステムに、斜め配線を可能とするアルゴリズムを導入す
ることにより、径路の最短化、コーナー配線の高密度化
を達成する。
ステムに、斜め配線を可能とするアルゴリズムを導入す
ることにより、径路の最短化、コーナー配線の高密度化
を達成する。
本発明はＬＳＩの自動配線方式に係り、特にＬＳＩ内部
の回路ブロック間の配線方式に関する。
の回路ブロック間の配線方式に関する。
一般にＬＳＩ内の回路ブロック間の配線を、計算機によ
る自動配線で行なう場合、ブロック間配線を２層の導体
（例えばＡｌ）で各層毎に水平（Ｘ）方向／垂直（Ｙ）
方向に割当てる。そして、配線のピッチを１グリッドと
する仮想メツシュ上に、実際に必要な配線パターンを割
当てて結線していく。なお、この配線のピッチはＬＳＩ
のプロセステクノロジーで決るレイアウト・ルールのパ
ターン幅と間隔の和である。
る自動配線で行なう場合、ブロック間配線を２層の導体
（例えばＡｌ）で各層毎に水平（Ｘ）方向／垂直（Ｙ）
方向に割当てる。そして、配線のピッチを１グリッドと
する仮想メツシュ上に、実際に必要な配線パターンを割
当てて結線していく。なお、この配線のピッチはＬＳＩ
のプロセステクノロジーで決るレイアウト・ルールのパ
ターン幅と間隔の和である。
しかし、第２図のような回路ブロック（１）。
（２）間において、３組の配線パス（ａ−ａ’ 、ｂ−
ｂ’ 、ｃ−ｃ’ ）が必要でも、仮想グリッドが２パ
ス分しかないと、−組（ｃ−ｃ’）は未結線として残っ
てしまい、つなぐためには回路ブロックを動かして回路
ブロック間の間隔を拡げるか或いは迂回して空きパスを
みつけなければならなかった。然し乍ら、回路ブロック
の間隔を拡げることは集積密度の向上の妨げとなり、配
線を迂回することは配線の容量負荷の増大につながり動
作速度の低下を招く。
ｂ’ 、ｃ−ｃ’ ）が必要でも、仮想グリッドが２パ
ス分しかないと、−組（ｃ−ｃ’）は未結線として残っ
てしまい、つなぐためには回路ブロックを動かして回路
ブロック間の間隔を拡げるか或いは迂回して空きパスを
みつけなければならなかった。然し乍ら、回路ブロック
の間隔を拡げることは集積密度の向上の妨げとなり、配
線を迂回することは配線の容量負荷の増大につながり動
作速度の低下を招く。
本発明においては、上記問題点を解決するために、回路
ブロックのコーナーの配線に、レイアウト・ルールを満
足する範囲で斜め配線が可能なようにするものである。
ブロックのコーナーの配線に、レイアウト・ルールを満
足する範囲で斜め配線が可能なようにするものである。
例えば、第２図のような配線のビ・ソチを１グリッドと
する仮想メツシュのグリッド単位Ｇでは、適当な斜め配
線ができない。
する仮想メツシュのグリッド単位Ｇでは、適当な斜め配
線ができない。
そこで、本発明では第１図のように、Ｇ＝２ｇのような
より細かいグリッド系を考える。こうすると、斜め部の
配線ピッチは、 （１，５／、η）ＸＧ＝１．０６０＞ Ｉ Ｇとなり、
レイアウト・ルールに違反せず、かつ、本来２本（ａ−
ａ’、ｂ−ｂ”）しか通らないところに３本のパス（ａ
−ａ’、ｂ−ｂ’、ｃ−ｃ’）を通すことが可能になる
。
より細かいグリッド系を考える。こうすると、斜め部の
配線ピッチは、 （１，５／、η）ＸＧ＝１．０６０＞ Ｉ Ｇとなり、
レイアウト・ルールに違反せず、かつ、本来２本（ａ−
ａ’、ｂ−ｂ”）しか通らないところに３本のパス（ａ
−ａ’、ｂ−ｂ’、ｃ−ｃ’）を通すことが可能になる
。
この斜めパスを見つけるには、第３図のアルゴリズムを
用いれば良い。まず、■Ｇダグリッドメツシュ上直交パ
スを見つける。そして、これを仮パスとして記憶してお
く、０ｇグリッドメツシュを用いて斜めの最短パスを見
つける、の２工程になる。Ｇ＝２ｇとすれば、■にて偶
数番目のｇグリッドメツシュ（２ｎ）、■にて、整数の
ｇグリッドメツシュ（ｎ）を用いることになる。そして
、■斜め最短パスを見付けたら前の直交パスを修正して
、ルートを固定する。その後は通常の自動配線と同様に
第５図に示すように、回路ブロック内のブロックセルパ
ターン情報６と上記により得られた配線情報７を計算機
で合成して実際のＬＳＩパターンデータ８を得る。
用いれば良い。まず、■Ｇダグリッドメツシュ上直交パ
スを見つける。そして、これを仮パスとして記憶してお
く、０ｇグリッドメツシュを用いて斜めの最短パスを見
つける、の２工程になる。Ｇ＝２ｇとすれば、■にて偶
数番目のｇグリッドメツシュ（２ｎ）、■にて、整数の
ｇグリッドメツシュ（ｎ）を用いることになる。そして
、■斜め最短パスを見付けたら前の直交パスを修正して
、ルートを固定する。その後は通常の自動配線と同様に
第５図に示すように、回路ブロック内のブロックセルパ
ターン情報６と上記により得られた配線情報７を計算機
で合成して実際のＬＳＩパターンデータ８を得る。
本発明の自動配線方式を用いることにより、一般に配線
のリミットになりやすい回路ブロックのコーナ一部の配
線密度を上げることができ配線パス自身も最短パスとな
って配線容量負荷減少が可能になる。
のリミットになりやすい回路ブロックのコーナ一部の配
線密度を上げることができ配線パス自身も最短パスとな
って配線容量負荷減少が可能になる。
第４図、第５図に本発明方式を実行する装置を系統的に
示す。第４図において、１〜４は記憶装置であり、記憶
装置１には前記第３図のフローに示した処理を行なうた
めのプログラムが格納されている。記憶装置２には回路
ブロック名と端子名により、論理上の接続情報がすべて
定義されたデータが格納されている。記憶装置３にはブ
ロックの形状、大きさと、端子の位置、それに全ブロッ
クの相対位置関係のデータが格納されている。記憶装置
４には、グリッドベースの配線座標データを格納する。
示す。第４図において、１〜４は記憶装置であり、記憶
装置１には前記第３図のフローに示した処理を行なうた
めのプログラムが格納されている。記憶装置２には回路
ブロック名と端子名により、論理上の接続情報がすべて
定義されたデータが格納されている。記憶装置３にはブ
ロックの形状、大きさと、端子の位置、それに全ブロッ
クの相対位置関係のデータが格納されている。記憶装置
４には、グリッドベースの配線座標データを格納する。
５の中央処理装置ＣＰＵはまず記１．ｑ装置１のプログ
ラムを読出し、その手順において、記憶装置２の論理情
報と記憶装置３の図形情報を読出し、該論理情報及び図
形情報を前提条件として用い、記憶装置１から読出した
プログラムで配線処理を行ない、配線ルートを決定する
。そして、配線ルートが決るたびに、ＣＰＵ５はそのル
ートを記憶装置４に記憶する。次の結線ルートを捜すと
きには、既に決定しているルートは禁止パスとなって、
同じルートを通ることは不可能である。この禁止条件は
１本配線する毎に変化するので、「禁止条件を読出して
は結果のルートを書込む」手順を繰返すことになる。通
常のシステムとしては、１〜４の記憶装置は同一の装置
（例えば磁気ディスク）上に領域を分割して作られるこ
とが多い。
ラムを読出し、その手順において、記憶装置２の論理情
報と記憶装置３の図形情報を読出し、該論理情報及び図
形情報を前提条件として用い、記憶装置１から読出した
プログラムで配線処理を行ない、配線ルートを決定する
。そして、配線ルートが決るたびに、ＣＰＵ５はそのル
ートを記憶装置４に記憶する。次の結線ルートを捜すと
きには、既に決定しているルートは禁止パスとなって、
同じルートを通ることは不可能である。この禁止条件は
１本配線する毎に変化するので、「禁止条件を読出して
は結果のルートを書込む」手順を繰返すことになる。通
常のシステムとしては、１〜４の記憶装置は同一の装置
（例えば磁気ディスク）上に領域を分割して作られるこ
とが多い。
第６図に実施例のフローチャートを示している。このフ
ローに従い、第７図の回路ブロックＡ〜Ｄ間に自動配線
する例を以下に説明する。
ローに従い、第７図の回路ブロックＡ〜Ｄ間に自動配線
する例を以下に説明する。
まず、ＣＰＵに論理情報及び図形情報を入力する（６１
）。第７図に示すように、Ｇグリッドは２層でなり、仮
想メソシュを、水平（Ｘ）方向は上層配線で実線で示し
、垂直（Ｙ）方向は下層配線で破線で示している。
）。第７図に示すように、Ｇグリッドは２層でなり、仮
想メソシュを、水平（Ｘ）方向は上層配線で実線で示し
、垂直（Ｙ）方向は下層配線で破線で示している。
処理６２において、第７図のＧグリッド系において全ネ
ットのマンハッタン長を算出する。
ットのマンハッタン長を算出する。
例えばブロック＾、Ｂの端子ａａ （Ｘａ、Ｙａ ）
−ｂｂ （Ｘｂ、Ｙｂ ）のマンハッタン長は、 Ｌｍ （ａａ−ｂｂ ） ＝ ｌ Ｘａ−Ｘｂ ｌ
＋ ｌ Ｙａ−Ｙｂ １である。なお、端子間にマン
ハッタン長を同じくする複数のルートがあるときは、例
えば中間の仮想メツシュで折れ曲るように決めておけば
良い。
−ｂｂ （Ｘｂ、Ｙｂ ）のマンハッタン長は、 Ｌｍ （ａａ−ｂｂ ） ＝ ｌ Ｘａ−Ｘｂ ｌ
＋ ｌ Ｙａ−Ｙｂ １である。なお、端子間にマン
ハッタン長を同じくする複数のルートがあるときは、例
えば中間の仮想メツシュで折れ曲るように決めておけば
良い。
処理６３で、マンハッタン長の短い順に配線する。第７
図において、例えばマンハッタン長が一番短いブロック
Ｂ 、Ｄ間の端子ｂｄ、 ｄｂを配線する（配線決定部
を太い実線又は破線で示す）。Ｘ方向とＹ方向の配線は
スルーホール（丸印）で結ぶ。
図において、例えばマンハッタン長が一番短いブロック
Ｂ 、Ｄ間の端子ｂｄ、 ｄｂを配線する（配線決定部
を太い実線又は破線で示す）。Ｘ方向とＹ方向の配線は
スルーホール（丸印）で結ぶ。
判断６４で、全ての線が引けたら終了しく６５）、引け
なかった線が残っていたら処理６６に進む。
なかった線が残っていたら処理６６に進む。
処理６６で、座標をハーフグリッピ系に切換える。
処理６７で、結線済みの配線の斜めの最短パスを見つけ
る。（例えばブロックＤとブロックへの端子ｄａ−ａｄ
間のブロックＢのコーナ一部分のように斜め配線する） 処理６８で、処理６３の直交パスと置き換える。
る。（例えばブロックＤとブロックへの端子ｄａ−ａｄ
間のブロックＢのコーナ一部分のように斜め配線する） 処理６８で、処理６３の直交パスと置き換える。
処理６９で、残っている結線できなかったパスについて
短い順に斜め配線を許して結線する。
短い順に斜め配線を許して結線する。
判断７０で、全ての線が引けたら終了する（７１）。ま
だ引けなかった線があったらブロックの再記以上の実施
例の斜め配線可能な自動配線方式によれば、例↓ば第８
図（Ａ）のようなブロック間に配線を通す場合従来法で
はａ−ａ’ 、ｂ−ｂ“、ｃ−ｃ”、ｆ−ｆ′、ｇ−ｇ
“の５本しか通せなかったのに対し、第８図（Ｂ）のよ
うにさらに２本ｄ−ｄ”、ｅ−ｅ’ を通すことが可能
になる。
だ引けなかった線があったらブロックの再記以上の実施
例の斜め配線可能な自動配線方式によれば、例↓ば第８
図（Ａ）のようなブロック間に配線を通す場合従来法で
はａ−ａ’ 、ｂ−ｂ“、ｃ−ｃ”、ｆ−ｆ′、ｇ−ｇ
“の５本しか通せなかったのに対し、第８図（Ｂ）のよ
うにさらに２本ｄ−ｄ”、ｅ−ｅ’ を通すことが可能
になる。
以上、実施例において、Ｇグリッドメソシュ上でＸＹの
直交パスを見つけマンハッタン長の短い順に配線するこ
とを示したが、本発明はこれに限ることなく、信号とし
て重要なものから優先して配線するようにし、その後第
６図の処理６４以降のフローによっても良い。或いは、
処理６３の直交板パス決定後、プロ・ツクのコーナーを
曲った部分を図形情報を用いて検出し、該部分について
、処理６６以降と同様にして斜め配線するようにしても
良い。
直交パスを見つけマンハッタン長の短い順に配線するこ
とを示したが、本発明はこれに限ることなく、信号とし
て重要なものから優先して配線するようにし、その後第
６図の処理６４以降のフローによっても良い。或いは、
処理６３の直交板パス決定後、プロ・ツクのコーナーを
曲った部分を図形情報を用いて検出し、該部分について
、処理６６以降と同様にして斜め配線するようにしても
良い。
本発明の自動配線方式を用いることにより、一般に配線
のリミットになりやすい回路ブロックのコーナ一部の配
線密度が上げられ、また、配線パス自身も最短パスとな
って配線容量負荷減少にも効果がある。
のリミットになりやすい回路ブロックのコーナ一部の配
線密度が上げられ、また、配線パス自身も最短パスとな
って配線容量負荷減少にも効果がある。
第１図は本発明の詳細な説明するための回路ブロンク間
配線図、第２図は従来例の回路ブロンク間配線図、第３
図は本発明の概念を示すフローチャート、第４図及び第
５図は本発明を実施するための装置を例示する系統図、
第６図は本発明の実施例のフローチャート、第７図及び
第８図（Ａ）。 （Ｂ）は実施例の配線図である。 主な符号 ａ−ａ’％ ｂ−ｂ’、 ｃ−ｃ’は配線（１）、（２
）は回路ブロック １〜４は記憶装置 ６はブロックセルパターン情報 ７は配線情報 ８はＬＳＩパターンデータ
配線図、第２図は従来例の回路ブロンク間配線図、第３
図は本発明の概念を示すフローチャート、第４図及び第
５図は本発明を実施するための装置を例示する系統図、
第６図は本発明の実施例のフローチャート、第７図及び
第８図（Ａ）。 （Ｂ）は実施例の配線図である。 主な符号 ａ−ａ’％ ｂ−ｂ’、 ｃ−ｃ’は配線（１）、（２
）は回路ブロック １〜４は記憶装置 ６はブロックセルパターン情報 ７は配線情報 ８はＬＳＩパターンデータ
Claims (1)
- 【特許請求の範囲】 レイアウト・ルールによる配線ピッチを１グリッド間隔
Ｇとする仮想メッシュ上で直交パスを見つけこれを仮パ
スとして記憶しておき、 該グリッド間隔Ｇの整数分の一のグリッド間隔ｇのグリ
ッドメッシュを用いて斜めの最短パスを見つけ、 該斜め最短パスを見付けたら前の直交パスを修正して、
ルートを固定することを特徴とする自動配線方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260488A JPS62120042A (ja) | 1985-11-20 | 1985-11-20 | 自動配線方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260488A JPS62120042A (ja) | 1985-11-20 | 1985-11-20 | 自動配線方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120042A true JPS62120042A (ja) | 1987-06-01 |
Family
ID=17348659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260488A Pending JPS62120042A (ja) | 1985-11-20 | 1985-11-20 | 自動配線方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120042A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218865B1 (en) | 1997-07-16 | 2001-04-17 | Nec Corporation | Semiconductor device having function blocks with obliquely arranged signal terminals connected through two-dimensionally extensible signal lines |
| US7393775B2 (en) | 2003-06-25 | 2008-07-01 | Fujitsu Limited | Semiconductor integrated circuit device having diagonal direction wiring and layout method therefor |
-
1985
- 1985-11-20 JP JP60260488A patent/JPS62120042A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218865B1 (en) | 1997-07-16 | 2001-04-17 | Nec Corporation | Semiconductor device having function blocks with obliquely arranged signal terminals connected through two-dimensionally extensible signal lines |
| US7393775B2 (en) | 2003-06-25 | 2008-07-01 | Fujitsu Limited | Semiconductor integrated circuit device having diagonal direction wiring and layout method therefor |
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