JPS61169957A - クロスバスイツチ回路 - Google Patents
クロスバスイツチ回路Info
- Publication number
- JPS61169957A JPS61169957A JP1126385A JP1126385A JPS61169957A JP S61169957 A JPS61169957 A JP S61169957A JP 1126385 A JP1126385 A JP 1126385A JP 1126385 A JP1126385 A JP 1126385A JP S61169957 A JPS61169957 A JP S61169957A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- terminal
- circuits
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
(従来技術)
一般に、情報処理装置は中央処理装置と記憶装置とを有
するが高性能を要求されると共に中央処理装置および記
憶装置を複数台用いられており、このような場合複数台
の中央処理装置と記憶装置との間に両者の接続関係を制
御する記憶制御装置を設けるのが一般化されている。
するが高性能を要求されると共に中央処理装置および記
憶装置を複数台用いられており、このような場合複数台
の中央処理装置と記憶装置との間に両者の接続関係を制
御する記憶制御装置を設けるのが一般化されている。
従来の情報処理装置は第3図に示すように、たとえば各
々2台の中央処理装置と記憶装置を有している。更に、
この情報処理装置はこれら中央処理装R1と記憶装置3
の間に両者の接続関係を制御する記憶制御装置2を有し
ている。この記憶制御装置2はクロスバスイッチ回路2
0.21が設けられていて、このクロスバスィッチ回路
2oFi2台の中央処理装置1からの記憶動作信号CW
QおよびCWlを記憶装置指定信号CAOおよびCAI
K基づき2台の記憶装置3へそれぞれ記憶動作信号MW
OおよびMWIを送出し、クロスバスイッチ回路21は
、2台の記憶装置3からの読出しデータ信号MRQおよ
びILRxを記憶装置指定信号CAOおよびCAIに基
づき2台の中央処理装置1へそれぞれ読出しデータ信号
CROおよびCRIを送出する。記憶制御装置2におけ
る2個の遅延回路22は、前記中央処理装置1からの記
憶装置指定信号CAOおよびCAlを記憶装置3の動作
時間すなわち記憶動作信号MWOおよびMWIを記憶装
置3へ与えた後記憶装置3からの読出しデータ信号MR
QおよびMHIが送られて来るまでの時間遅延した後記
憶装置指定信号DAOおよびDAIを出力する。
々2台の中央処理装置と記憶装置を有している。更に、
この情報処理装置はこれら中央処理装R1と記憶装置3
の間に両者の接続関係を制御する記憶制御装置2を有し
ている。この記憶制御装置2はクロスバスイッチ回路2
0.21が設けられていて、このクロスバスィッチ回路
2oFi2台の中央処理装置1からの記憶動作信号CW
QおよびCWlを記憶装置指定信号CAOおよびCAI
K基づき2台の記憶装置3へそれぞれ記憶動作信号MW
OおよびMWIを送出し、クロスバスイッチ回路21は
、2台の記憶装置3からの読出しデータ信号MRQおよ
びILRxを記憶装置指定信号CAOおよびCAIに基
づき2台の中央処理装置1へそれぞれ読出しデータ信号
CROおよびCRIを送出する。記憶制御装置2におけ
る2個の遅延回路22は、前記中央処理装置1からの記
憶装置指定信号CAOおよびCAlを記憶装置3の動作
時間すなわち記憶動作信号MWOおよびMWIを記憶装
置3へ与えた後記憶装置3からの読出しデータ信号MR
QおよびMHIが送られて来るまでの時間遅延した後記
憶装置指定信号DAOおよびDAIを出力する。
クロスバスイッチ回路20は、解読回路200および2
01.2行×2列に配置されたスイッチ素子202〜2
05、並びに論理和回路206および207から成る。
01.2行×2列に配置されたスイッチ素子202〜2
05、並びに論理和回路206および207から成る。
解読回路200は符号化された2ビツトの2進情報から
2 個の中の1個の出力を選択する回路(但し、第3図
ではn = lの場合を示している)であり、記憶装置
指定信号CAOを入力として、スイッチ素子202およ
び203のうちのいずれか1個を選択する。また解読回
路201は前記解読回路200と同様の動作を行い、記
憶装置指定信号CWIを入力とじてスイッチ素子204
および205のうちのいずれか1個を選択する。論理和
回路206並びに207はスイッチ素子202および2
04、並びにスイッチ素子203および205からの信
号の論理和を行う回路である。
2 個の中の1個の出力を選択する回路(但し、第3図
ではn = lの場合を示している)であり、記憶装置
指定信号CAOを入力として、スイッチ素子202およ
び203のうちのいずれか1個を選択する。また解読回
路201は前記解読回路200と同様の動作を行い、記
憶装置指定信号CWIを入力とじてスイッチ素子204
および205のうちのいずれか1個を選択する。論理和
回路206並びに207はスイッチ素子202および2
04、並びにスイッチ素子203および205からの信
号の論理和を行う回路である。
記憶装置指定信号CAQおよびCA1は、同時に同一の
記憶装置3を指定しないように中央処理装置1で制御さ
れる。
記憶装置3を指定しないように中央処理装置1で制御さ
れる。
このようにクロスバスイッチ回路2oは2台の中央処理
装置1からの記憶動作信号CWoおよびCWlをそれぞ
れ記憶装置指定信号CAOおよびCAIで指定された記
憶装置3へ送出する。今、記憶装置指定信号CAQを論
理9o”、CA1を論理′″1′″とすると、記憶動作
信号CWQは記憶動作信号MWQへ、記憶動作信号CW
Iは記憶動作信号MWIへ送出され、記憶装置指定信号
CAOを論理”1”、CA1を論理”0”とすると、記
憶動作信号CWOは記憶動作信号MWQへ、記憶動作信
号CWIは記憶動作信号MWQへ送出される。
装置1からの記憶動作信号CWoおよびCWlをそれぞ
れ記憶装置指定信号CAOおよびCAIで指定された記
憶装置3へ送出する。今、記憶装置指定信号CAQを論
理9o”、CA1を論理′″1′″とすると、記憶動作
信号CWQは記憶動作信号MWQへ、記憶動作信号CW
Iは記憶動作信号MWIへ送出され、記憶装置指定信号
CAOを論理”1”、CA1を論理”0”とすると、記
憶動作信号CWOは記憶動作信号MWQへ、記憶動作信
号CWIは記憶動作信号MWQへ送出される。
2台の記憶装置3からの読出しデータ信号MRQ並びに
MHIは、クロスバスイッチ回路21におけるスイッチ
素子212および213、並びに214および215に
入力され解読回路20Gおよび201と同様の動作を行
う解読回路210および211で記憶装置指定信号DA
O並びIcDAIK従ってそれぞれスイッチ素子212
および214並びにスイッチ素子213および215の
いずれかが選択され、論理和回路216並びに217を
介した後2台の中央処理装置lへ読出しデータCRO並
びにCRIが送出される。
MHIは、クロスバスイッチ回路21におけるスイッチ
素子212および213、並びに214および215に
入力され解読回路20Gおよび201と同様の動作を行
う解読回路210および211で記憶装置指定信号DA
O並びIcDAIK従ってそれぞれスイッチ素子212
および214並びにスイッチ素子213および215の
いずれかが選択され、論理和回路216並びに217を
介した後2台の中央処理装置lへ読出しデータCRO並
びにCRIが送出される。
記憶装置指定信号CAOおよびCAIは2台の中央処理
装置1がそnぞれ2台の記憶装置3のいずれを指定する
かを示す信号であるので中央処理装fillから記憶装
置3へ信号を転送するのに使われるクロスバスイッチ回
路20では解読回路200および201は行方向に設け
られるが、記憶装置3から中央処理装置1へ信号を転送
するのに使われるクロスバスイッチ回路21では解読回
路210および211は列方向に設ける必要がある。こ
のため、記憶制御装置2に用いられるクロスバスイッチ
回路は2種類必要であり、これらクロスバスイッチ回路
を集積回路化する際等において開発費用が多くなるとい
う欠点があっ九。
装置1がそnぞれ2台の記憶装置3のいずれを指定する
かを示す信号であるので中央処理装fillから記憶装
置3へ信号を転送するのに使われるクロスバスイッチ回
路20では解読回路200および201は行方向に設け
られるが、記憶装置3から中央処理装置1へ信号を転送
するのに使われるクロスバスイッチ回路21では解読回
路210および211は列方向に設ける必要がある。こ
のため、記憶制御装置2に用いられるクロスバスイッチ
回路は2種類必要であり、これらクロスバスイッチ回路
を集積回路化する際等において開発費用が多くなるとい
う欠点があっ九。
(発明の目的)
本発明の目的は従来の情報処理装置における欠点を除去
すると共に行方向に設けられた解読回路と列方向に設け
られた解読回路のいずれか一方を制御端子からの信号で
選択出来る構成をとることにより、1種類のクロスバス
イッチ回路で前記両方のクロスバスイッチ回路を構成出
来、開発費用の大幅なる削減を図り九クロスバスイッチ
回路を提供することにある。
すると共に行方向に設けられた解読回路と列方向に設け
られた解読回路のいずれか一方を制御端子からの信号で
選択出来る構成をとることにより、1種類のクロスバス
イッチ回路で前記両方のクロスバスイッチ回路を構成出
来、開発費用の大幅なる削減を図り九クロスバスイッチ
回路を提供することにある。
(発明の構成)
本発明によれば、複数個の行および列に配置してなる複
数のスイッチ素子と、前記列対応に設けられ選択信号端
子からの信号に基づき前記複数個の行のスイッチ素子の
一つを選択し、かつ制御信号端子が行選択状態の場合に
前記複数個の行の全てを選択する複数個の行解読回路と
、 前記行対応に設けられ前記選択信号端子からの信号に基
づき前記複数個の列の1つを選択し、かつ制御信号端子
が列選択状態の場合に前記複数個の列の全てを選択する
複数個の列解読回路とを含むクロスバスイッチ回路が得
られる。
数のスイッチ素子と、前記列対応に設けられ選択信号端
子からの信号に基づき前記複数個の行のスイッチ素子の
一つを選択し、かつ制御信号端子が行選択状態の場合に
前記複数個の行の全てを選択する複数個の行解読回路と
、 前記行対応に設けられ前記選択信号端子からの信号に基
づき前記複数個の列の1つを選択し、かつ制御信号端子
が列選択状態の場合に前記複数個の列の全てを選択する
複数個の列解読回路とを含むクロスバスイッチ回路が得
られる。
(実施例)
次に本発明の実施例について図面を参照して説明する。
第1図は本発明の一実施例を示す。第1図において、本
発明の一実施例であるクロスバスイッチ回路は、選択信
号端子AOおよびAIをそれぞれ入力とする列解読回路
30および31、行解読回路32および33と、九とえ
ば2行×2列に配置され入力端チェ0および11からの
信号を入力とするスイッチ素子40〜43と、列方向の
スイッチ素子からの出力信号の論理和を形成し出力端子
zOおよびzlへ送出する論理和回路50および51と
、制御端子Cからの制御信号を入力とし、前記行解読回
路32および33と列解読回路30および31に排他的
に信号を与える論理ゲート回路60とから成る。
発明の一実施例であるクロスバスイッチ回路は、選択信
号端子AOおよびAIをそれぞれ入力とする列解読回路
30および31、行解読回路32および33と、九とえ
ば2行×2列に配置され入力端チェ0および11からの
信号を入力とするスイッチ素子40〜43と、列方向の
スイッチ素子からの出力信号の論理和を形成し出力端子
zOおよびzlへ送出する論理和回路50および51と
、制御端子Cからの制御信号を入力とし、前記行解読回
路32および33と列解読回路30および31に排他的
に信号を与える論理ゲート回路60とから成る。
列解読回路30および31は制御端子Cが論理10#の
場合、全ての出力が論理11#となり、また、行解読回
路32および33は制御端子Cが論理″′1”の場合、
全ての出力が論理”1#となる。このため、スイッチ素
子40〜43は制御端子Cが論理″′O”の場合、行解
読回路32および33に基づいて制御され、制御端子C
が論理′″1″′の場合列解読回路30および31に基
づいて制御される。
場合、全ての出力が論理11#となり、また、行解読回
路32および33は制御端子Cが論理″′1”の場合、
全ての出力が論理”1#となる。このため、スイッチ素
子40〜43は制御端子Cが論理″′O”の場合、行解
読回路32および33に基づいて制御され、制御端子C
が論理′″1″′の場合列解読回路30および31に基
づいて制御される。
今、制御端子Cが論理″O”、選択信号端子AOが論理
10“、選択信号端子A1が論理11”とすると、行解
読回路32はスイッチ素子40をON、41をOFFに
し、行解読回路33はスイッチ素子42をOFF、43
をONにする1、このため入力端チェ0からの信号はス
イッチ素子40、論理和回路50を介して出力端子zO
に送出され入力端子11からの信号はスイッチ素子43
、論理和回路51を介して出力端子z1に送出される。
10“、選択信号端子A1が論理11”とすると、行解
読回路32はスイッチ素子40をON、41をOFFに
し、行解読回路33はスイッチ素子42をOFF、43
をONにする1、このため入力端チェ0からの信号はス
イッチ素子40、論理和回路50を介して出力端子zO
に送出され入力端子11からの信号はスイッチ素子43
、論理和回路51を介して出力端子z1に送出される。
制御端子Cが論理″O”、選択信号端子AOが論理″′
1″、選択信号端子A1が論理″′0”の場合には、行
解読回路32はスイッチ素子40をOFF、41をON
にし、行解読回路33はスイッチ素子42をON、43
をOFFにする。このため入力端チェ0からの信号はス
イッチ素子41、論理和回路51を介して出力端子z1
に送出され、また入力端チェ1からの信号はスイッチ素
子42、論理和回路50を介して出力端子zOに送出さ
れる。
1″、選択信号端子A1が論理″′0”の場合には、行
解読回路32はスイッチ素子40をOFF、41をON
にし、行解読回路33はスイッチ素子42をON、43
をOFFにする。このため入力端チェ0からの信号はス
イッチ素子41、論理和回路51を介して出力端子z1
に送出され、また入力端チェ1からの信号はスイッチ素
子42、論理和回路50を介して出力端子zOに送出さ
れる。
さらに制御端子Cが論理′″1”、選択信号端子AOが
論理′″0”、AIが論理′″1″の場合には列解読回
路30によりスイッチ素子40がON、42がOFFと
なり、列解読回路31によりスイッチ素子41がOFF
、43がONとなり、入力端チェ0からの信号は出力端
子zOへ、入力端子11からの信号は出力端子Z1.へ
送出される。
論理′″0”、AIが論理′″1″の場合には列解読回
路30によりスイッチ素子40がON、42がOFFと
なり、列解読回路31によりスイッチ素子41がOFF
、43がONとなり、入力端チェ0からの信号は出力端
子zOへ、入力端子11からの信号は出力端子Z1.へ
送出される。
制御端子Cが論理″′1”、選択信号端子AOが論理“
1”、AIが論理″0#の場合には列解読回路30に!
リスイッチ素子40がOFF、42がONとなり、列解
読回路31によりスイッチ41がOFFとなり、入力端
子IOからの信号は出力端子z1へ、入力端チェ1から
の信号は出力端子zOへ送出される。
1”、AIが論理″0#の場合には列解読回路30に!
リスイッチ素子40がOFF、42がONとなり、列解
読回路31によりスイッチ41がOFFとなり、入力端
子IOからの信号は出力端子z1へ、入力端チェ1から
の信号は出力端子zOへ送出される。
なお、第1図の行解読回路32および33、並びに列解
読回路30および31は、例えば第2図のような回路か
ら成る。第2図において論理ゲート回路300は選択信
号Aを入力として論理回路301および302のいずれ
かに論理11“を与え、論理和回路301および302
は制御信号CTが論理”1”の場合、論理ゲート回路3
00からの出力信号に無関係に出力信号YOおよびYl
を論理″′1”とし、制御信号CTが論理″′0#の場
合、論理ゲート回路300からの出力信号に応じて出力
信号YOおよびYlのいず几か一方を論理″1”とする
。
読回路30および31は、例えば第2図のような回路か
ら成る。第2図において論理ゲート回路300は選択信
号Aを入力として論理回路301および302のいずれ
かに論理11“を与え、論理和回路301および302
は制御信号CTが論理”1”の場合、論理ゲート回路3
00からの出力信号に無関係に出力信号YOおよびYl
を論理″′1”とし、制御信号CTが論理″′0#の場
合、論理ゲート回路300からの出力信号に応じて出力
信号YOおよびYlのいず几か一方を論理″1”とする
。
以上説明したように本発明の一実施例であるクロスバス
イッチ回路では、行解読回路32および33と、列解読
回路30および31との一方を制御端子Cからの制御信
号で有効に出来る構成をとることか出来、中央処理装置
1から記憶装置3への信号転送および記憶装置3から中
央処理装置1への信号転送の両方に使用出来る。このた
めクロスバスイッチ回路を集積回路化する際に1種類で
済むことになり開発費用を大幅に削減出来ることKなる
。
イッチ回路では、行解読回路32および33と、列解読
回路30および31との一方を制御端子Cからの制御信
号で有効に出来る構成をとることか出来、中央処理装置
1から記憶装置3への信号転送および記憶装置3から中
央処理装置1への信号転送の両方に使用出来る。このた
めクロスバスイッチ回路を集積回路化する際に1種類で
済むことになり開発費用を大幅に削減出来ることKなる
。
(発明の効果)
本発明は以上説明したように制御信号端子からの信号に
応じて行解読回路および列解読回路の一方を有効に出来
る構成をとることにより、1種類のクロスバスイッチ回
路で2種類の制御構成をとることが出来、クロスバスイ
ッチ回路を調造する際の開発費用を大幅に削減出来ると
いう効果がちる。
応じて行解読回路および列解読回路の一方を有効に出来
る構成をとることにより、1種類のクロスバスイッチ回
路で2種類の制御構成をとることが出来、クロスバスイ
ッチ回路を調造する際の開発費用を大幅に削減出来ると
いう効果がちる。
第1図は本発明の一実施例を示すブロック図、第2図は
本実施例における行解読回路および列解読回路を示す回
路図、第3囚は従来の記憶制御装置を用いた情報処理装
置を示すブロック図である。 AO,AI・・・・・・選択信号端子、C・・・・・・
制御信号端子、IQ、II・・・・・・入力信号端子、
ZO,Zl・・・・・・出力信号端子、30.31・・
・・・・列解読回路、32.33・・・・・・行解読回
路、40〜43,202〜205,212〜215・・
・・・・スイッチ素子、50〜51,206〜207゜
301〜302・・・・・・論理和回路、60,300
・・・・・・論理ゲート回路、200〜201,21
0〜211・・・・・・解読回路、1・・・・・・中央
処理装置、2・・・・・・記憶制御装置、3・・・・・
・記憶装置、20〜21・・・・・・クロスバスイッチ
回路、22・・・・・・遅延回路、CAO,CAL、D
AO,DAI・・・・・・記憶装置指定信号、cwo
、 CWI 、 M%VO、MWI・・・・・・記憶動
作信号、MRO,MRI、CRO,CRI・・・・・・
読出しデータ信号、A・・・・・・選択信号、CT・・
・・・・制御信号、YQ、Yl・・・・・・解読回路の
出力信号。 vJl 図 第 2 面 稟 3 図
本実施例における行解読回路および列解読回路を示す回
路図、第3囚は従来の記憶制御装置を用いた情報処理装
置を示すブロック図である。 AO,AI・・・・・・選択信号端子、C・・・・・・
制御信号端子、IQ、II・・・・・・入力信号端子、
ZO,Zl・・・・・・出力信号端子、30.31・・
・・・・列解読回路、32.33・・・・・・行解読回
路、40〜43,202〜205,212〜215・・
・・・・スイッチ素子、50〜51,206〜207゜
301〜302・・・・・・論理和回路、60,300
・・・・・・論理ゲート回路、200〜201,21
0〜211・・・・・・解読回路、1・・・・・・中央
処理装置、2・・・・・・記憶制御装置、3・・・・・
・記憶装置、20〜21・・・・・・クロスバスイッチ
回路、22・・・・・・遅延回路、CAO,CAL、D
AO,DAI・・・・・・記憶装置指定信号、cwo
、 CWI 、 M%VO、MWI・・・・・・記憶動
作信号、MRO,MRI、CRO,CRI・・・・・・
読出しデータ信号、A・・・・・・選択信号、CT・・
・・・・制御信号、YQ、Yl・・・・・・解読回路の
出力信号。 vJl 図 第 2 面 稟 3 図
Claims (1)
- 複数個の行および列に配置してなる複数のスイッチ素子
と、前記列対応に設けられ、選択信号端子からの信号に
基づき前記複数個の行の1つを選択し、かつ制御信号端
子が行選択状態の場合に前記複数個の行の全てを選択す
る複数個の行解読回路と、前記行対応に設けられ前記選
択信号端子からの基づき前記複数個の列の1つを選択し
、かつ制御信号端子が列選択状態の場合に前記複数個の
列の全てを選択する複数個の列解読回路とを含むクロス
バスイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1126385A JPS61169957A (ja) | 1985-01-24 | 1985-01-24 | クロスバスイツチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1126385A JPS61169957A (ja) | 1985-01-24 | 1985-01-24 | クロスバスイツチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61169957A true JPS61169957A (ja) | 1986-07-31 |
Family
ID=11773063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1126385A Pending JPS61169957A (ja) | 1985-01-24 | 1985-01-24 | クロスバスイツチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61169957A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0295001A2 (en) * | 1987-06-08 | 1988-12-14 | AT&T Corp. | CMOS integrated circuit fan-in logic tree layout arrangement |
-
1985
- 1985-01-24 JP JP1126385A patent/JPS61169957A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0295001A2 (en) * | 1987-06-08 | 1988-12-14 | AT&T Corp. | CMOS integrated circuit fan-in logic tree layout arrangement |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4722084A (en) | Array reconfiguration apparatus and methods particularly adapted for use with very large scale integrated circuits | |
US4556958A (en) | Device for single line bidirectional data transmission between an intelligent card's microprocessor and a second processor | |
US4794601A (en) | High-reliability computer system | |
US3470542A (en) | Modular system design | |
US4201337A (en) | Data processing system having error detection and correction circuits | |
FR2386865B1 (ja) | ||
US3286240A (en) | Channel status checking and switching system | |
JPS5991568A (ja) | マルチプロセサ計算機装置及びそこで使用される計算機モジユ−ル | |
US4471456A (en) | Multifunction network | |
GB1105582A (en) | Information processing systems | |
EP0358773B1 (en) | Microcomputer | |
JPS61169957A (ja) | クロスバスイツチ回路 | |
US5170483A (en) | System having constant number of total input and output shift registers stages for each processor to access different memory modules | |
US4041465A (en) | Scanner-distributor apparatus for matrix system | |
JPS6361697B2 (ja) | ||
US3193666A (en) | Computer control systems | |
US11443789B1 (en) | Memory device | |
SU962954A1 (ru) | Устройство дл контрол двоичного кода на четность | |
SU402867A1 (ru) | Дешифратор кодов в системе остаточных классов | |
EP0070458A2 (en) | Single chip microcomputer | |
EP0724219B1 (en) | Memory system for storing information data and state-of-radio-transmission data | |
Maholick et al. | A universal cyclic division circuit | |
SU1599860A2 (ru) | Устройство дл контрол функционировани логических блоков | |
SU1451780A1 (ru) | Трехканальное мажоритарное резервированное запоминающее устройство | |
JPH01106247A (ja) | メモリカード |