JPS61169957A - クロスバスイツチ回路 - Google Patents
クロスバスイツチ回路Info
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- JPS61169957A JPS61169957A JP1126385A JP1126385A JPS61169957A JP S61169957 A JPS61169957 A JP S61169957A JP 1126385 A JP1126385 A JP 1126385A JP 1126385 A JP1126385 A JP 1126385A JP S61169957 A JPS61169957 A JP S61169957A
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- Japan
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- circuits
- circuit
- signal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
（従来技術）
一般に、情報処理装置は中央処理装置と記憶装置とを有
するが高性能を要求されると共に中央処理装置および記
憶装置を複数台用いられており、このような場合複数台
の中央処理装置と記憶装置との間に両者の接続関係を制
御する記憶制御装置を設けるのが一般化されている。
するが高性能を要求されると共に中央処理装置および記
憶装置を複数台用いられており、このような場合複数台
の中央処理装置と記憶装置との間に両者の接続関係を制
御する記憶制御装置を設けるのが一般化されている。
従来の情報処理装置は第３図に示すように、たとえば各
々２台の中央処理装置と記憶装置を有している。更に、
この情報処理装置はこれら中央処理装Ｒ１と記憶装置３
の間に両者の接続関係を制御する記憶制御装置２を有し
ている。この記憶制御装置２はクロスバスイッチ回路２
０．２１が設けられていて、このクロスバスィッチ回路
２ｏＦｉ２台の中央処理装置１からの記憶動作信号ＣＷ
ＱおよびＣＷｌを記憶装置指定信号ＣＡＯおよびＣＡＩ
Ｋ基づき２台の記憶装置３へそれぞれ記憶動作信号ＭＷ
ＯおよびＭＷＩを送出し、クロスバスイッチ回路２１は
、２台の記憶装置３からの読出しデータ信号ＭＲＱおよ
びＩＬＲｘを記憶装置指定信号ＣＡＯおよびＣＡＩに基
づき２台の中央処理装置１へそれぞれ読出しデータ信号
ＣＲＯおよびＣＲＩを送出する。記憶制御装置２におけ
る２個の遅延回路２２は、前記中央処理装置１からの記
憶装置指定信号ＣＡＯおよびＣＡｌを記憶装置３の動作
時間すなわち記憶動作信号ＭＷＯおよびＭＷＩを記憶装
置３へ与えた後記憶装置３からの読出しデータ信号ＭＲ
ＱおよびＭＨＩが送られて来るまでの時間遅延した後記
憶装置指定信号ＤＡＯおよびＤＡＩを出力する。
々２台の中央処理装置と記憶装置を有している。更に、
この情報処理装置はこれら中央処理装Ｒ１と記憶装置３
の間に両者の接続関係を制御する記憶制御装置２を有し
ている。この記憶制御装置２はクロスバスイッチ回路２
０．２１が設けられていて、このクロスバスィッチ回路
２ｏＦｉ２台の中央処理装置１からの記憶動作信号ＣＷ
ＱおよびＣＷｌを記憶装置指定信号ＣＡＯおよびＣＡＩ
Ｋ基づき２台の記憶装置３へそれぞれ記憶動作信号ＭＷ
ＯおよびＭＷＩを送出し、クロスバスイッチ回路２１は
、２台の記憶装置３からの読出しデータ信号ＭＲＱおよ
びＩＬＲｘを記憶装置指定信号ＣＡＯおよびＣＡＩに基
づき２台の中央処理装置１へそれぞれ読出しデータ信号
ＣＲＯおよびＣＲＩを送出する。記憶制御装置２におけ
る２個の遅延回路２２は、前記中央処理装置１からの記
憶装置指定信号ＣＡＯおよびＣＡｌを記憶装置３の動作
時間すなわち記憶動作信号ＭＷＯおよびＭＷＩを記憶装
置３へ与えた後記憶装置３からの読出しデータ信号ＭＲ
ＱおよびＭＨＩが送られて来るまでの時間遅延した後記
憶装置指定信号ＤＡＯおよびＤＡＩを出力する。
クロスバスイッチ回路２０は、解読回路２００および２
０１．２行×２列に配置されたスイッチ素子２０２〜２
０５、並びに論理和回路２０６および２０７から成る。
０１．２行×２列に配置されたスイッチ素子２０２〜２
０５、並びに論理和回路２０６および２０７から成る。
解読回路２００は符号化された２ビツトの２進情報から
２ 個の中の１個の出力を選択する回路（但し、第３図
ではｎ ＝ ｌの場合を示している）であり、記憶装置
指定信号ＣＡＯを入力として、スイッチ素子２０２およ
び２０３のうちのいずれか１個を選択する。また解読回
路２０１は前記解読回路２００と同様の動作を行い、記
憶装置指定信号ＣＷＩを入力とじてスイッチ素子２０４
および２０５のうちのいずれか１個を選択する。論理和
回路２０６並びに２０７はスイッチ素子２０２および２
０４、並びにスイッチ素子２０３および２０５からの信
号の論理和を行う回路である。
２ 個の中の１個の出力を選択する回路（但し、第３図
ではｎ ＝ ｌの場合を示している）であり、記憶装置
指定信号ＣＡＯを入力として、スイッチ素子２０２およ
び２０３のうちのいずれか１個を選択する。また解読回
路２０１は前記解読回路２００と同様の動作を行い、記
憶装置指定信号ＣＷＩを入力とじてスイッチ素子２０４
および２０５のうちのいずれか１個を選択する。論理和
回路２０６並びに２０７はスイッチ素子２０２および２
０４、並びにスイッチ素子２０３および２０５からの信
号の論理和を行う回路である。
記憶装置指定信号ＣＡＱおよびＣＡ１は、同時に同一の
記憶装置３を指定しないように中央処理装置１で制御さ
れる。
記憶装置３を指定しないように中央処理装置１で制御さ
れる。
このようにクロスバスイッチ回路２ｏは２台の中央処理
装置１からの記憶動作信号ＣＷｏおよびＣＷｌをそれぞ
れ記憶装置指定信号ＣＡＯおよびＣＡＩで指定された記
憶装置３へ送出する。今、記憶装置指定信号ＣＡＱを論
理９ｏ”、ＣＡ１を論理′″１′″とすると、記憶動作
信号ＣＷＱは記憶動作信号ＭＷＱへ、記憶動作信号ＣＷ
Ｉは記憶動作信号ＭＷＩへ送出され、記憶装置指定信号
ＣＡＯを論理”１”、ＣＡ１を論理”０”とすると、記
憶動作信号ＣＷＯは記憶動作信号ＭＷＱへ、記憶動作信
号ＣＷＩは記憶動作信号ＭＷＱへ送出される。
装置１からの記憶動作信号ＣＷｏおよびＣＷｌをそれぞ
れ記憶装置指定信号ＣＡＯおよびＣＡＩで指定された記
憶装置３へ送出する。今、記憶装置指定信号ＣＡＱを論
理９ｏ”、ＣＡ１を論理′″１′″とすると、記憶動作
信号ＣＷＱは記憶動作信号ＭＷＱへ、記憶動作信号ＣＷ
Ｉは記憶動作信号ＭＷＩへ送出され、記憶装置指定信号
ＣＡＯを論理”１”、ＣＡ１を論理”０”とすると、記
憶動作信号ＣＷＯは記憶動作信号ＭＷＱへ、記憶動作信
号ＣＷＩは記憶動作信号ＭＷＱへ送出される。
２台の記憶装置３からの読出しデータ信号ＭＲＱ並びに
ＭＨＩは、クロスバスイッチ回路２１におけるスイッチ
素子２１２および２１３、並びに２１４および２１５に
入力され解読回路２０Ｇおよび２０１と同様の動作を行
う解読回路２１０および２１１で記憶装置指定信号ＤＡ
Ｏ並びＩｃＤＡＩＫ従ってそれぞれスイッチ素子２１２
および２１４並びにスイッチ素子２１３および２１５の
いずれかが選択され、論理和回路２１６並びに２１７を
介した後２台の中央処理装置ｌへ読出しデータＣＲＯ並
びにＣＲＩが送出される。
ＭＨＩは、クロスバスイッチ回路２１におけるスイッチ
素子２１２および２１３、並びに２１４および２１５に
入力され解読回路２０Ｇおよび２０１と同様の動作を行
う解読回路２１０および２１１で記憶装置指定信号ＤＡ
Ｏ並びＩｃＤＡＩＫ従ってそれぞれスイッチ素子２１２
および２１４並びにスイッチ素子２１３および２１５の
いずれかが選択され、論理和回路２１６並びに２１７を
介した後２台の中央処理装置ｌへ読出しデータＣＲＯ並
びにＣＲＩが送出される。
記憶装置指定信号ＣＡＯおよびＣＡＩは２台の中央処理
装置１がそｎぞれ２台の記憶装置３のいずれを指定する
かを示す信号であるので中央処理装ｆｉｌｌから記憶装
置３へ信号を転送するのに使われるクロスバスイッチ回
路２０では解読回路２００および２０１は行方向に設け
られるが、記憶装置３から中央処理装置１へ信号を転送
するのに使われるクロスバスイッチ回路２１では解読回
路２１０および２１１は列方向に設ける必要がある。こ
のため、記憶制御装置２に用いられるクロスバスイッチ
回路は２種類必要であり、これらクロスバスイッチ回路
を集積回路化する際等において開発費用が多くなるとい
う欠点があっ九。
装置１がそｎぞれ２台の記憶装置３のいずれを指定する
かを示す信号であるので中央処理装ｆｉｌｌから記憶装
置３へ信号を転送するのに使われるクロスバスイッチ回
路２０では解読回路２００および２０１は行方向に設け
られるが、記憶装置３から中央処理装置１へ信号を転送
するのに使われるクロスバスイッチ回路２１では解読回
路２１０および２１１は列方向に設ける必要がある。こ
のため、記憶制御装置２に用いられるクロスバスイッチ
回路は２種類必要であり、これらクロスバスイッチ回路
を集積回路化する際等において開発費用が多くなるとい
う欠点があっ九。
（発明の目的）
本発明の目的は従来の情報処理装置における欠点を除去
すると共に行方向に設けられた解読回路と列方向に設け
られた解読回路のいずれか一方を制御端子からの信号で
選択出来る構成をとることにより、１種類のクロスバス
イッチ回路で前記両方のクロスバスイッチ回路を構成出
来、開発費用の大幅なる削減を図り九クロスバスイッチ
回路を提供することにある。
すると共に行方向に設けられた解読回路と列方向に設け
られた解読回路のいずれか一方を制御端子からの信号で
選択出来る構成をとることにより、１種類のクロスバス
イッチ回路で前記両方のクロスバスイッチ回路を構成出
来、開発費用の大幅なる削減を図り九クロスバスイッチ
回路を提供することにある。
（発明の構成）
本発明によれば、複数個の行および列に配置してなる複
数のスイッチ素子と、前記列対応に設けられ選択信号端
子からの信号に基づき前記複数個の行のスイッチ素子の
一つを選択し、かつ制御信号端子が行選択状態の場合に
前記複数個の行の全てを選択する複数個の行解読回路と
、 前記行対応に設けられ前記選択信号端子からの信号に基
づき前記複数個の列の１つを選択し、かつ制御信号端子
が列選択状態の場合に前記複数個の列の全てを選択する
複数個の列解読回路とを含むクロスバスイッチ回路が得
られる。
数のスイッチ素子と、前記列対応に設けられ選択信号端
子からの信号に基づき前記複数個の行のスイッチ素子の
一つを選択し、かつ制御信号端子が行選択状態の場合に
前記複数個の行の全てを選択する複数個の行解読回路と
、 前記行対応に設けられ前記選択信号端子からの信号に基
づき前記複数個の列の１つを選択し、かつ制御信号端子
が列選択状態の場合に前記複数個の列の全てを選択する
複数個の列解読回路とを含むクロスバスイッチ回路が得
られる。
（実施例）
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、本
発明の一実施例であるクロスバスイッチ回路は、選択信
号端子ＡＯおよびＡＩをそれぞれ入力とする列解読回路
３０および３１、行解読回路３２および３３と、九とえ
ば２行×２列に配置され入力端チェ０および１１からの
信号を入力とするスイッチ素子４０〜４３と、列方向の
スイッチ素子からの出力信号の論理和を形成し出力端子
ｚＯおよびｚｌへ送出する論理和回路５０および５１と
、制御端子Ｃからの制御信号を入力とし、前記行解読回
路３２および３３と列解読回路３０および３１に排他的
に信号を与える論理ゲート回路６０とから成る。
発明の一実施例であるクロスバスイッチ回路は、選択信
号端子ＡＯおよびＡＩをそれぞれ入力とする列解読回路
３０および３１、行解読回路３２および３３と、九とえ
ば２行×２列に配置され入力端チェ０および１１からの
信号を入力とするスイッチ素子４０〜４３と、列方向の
スイッチ素子からの出力信号の論理和を形成し出力端子
ｚＯおよびｚｌへ送出する論理和回路５０および５１と
、制御端子Ｃからの制御信号を入力とし、前記行解読回
路３２および３３と列解読回路３０および３１に排他的
に信号を与える論理ゲート回路６０とから成る。
列解読回路３０および３１は制御端子Ｃが論理１０＃の
場合、全ての出力が論理１１＃となり、また、行解読回
路３２および３３は制御端子Ｃが論理″′１”の場合、
全ての出力が論理”１＃となる。このため、スイッチ素
子４０〜４３は制御端子Ｃが論理″′Ｏ”の場合、行解
読回路３２および３３に基づいて制御され、制御端子Ｃ
が論理′″１″′の場合列解読回路３０および３１に基
づいて制御される。
場合、全ての出力が論理１１＃となり、また、行解読回
路３２および３３は制御端子Ｃが論理″′１”の場合、
全ての出力が論理”１＃となる。このため、スイッチ素
子４０〜４３は制御端子Ｃが論理″′Ｏ”の場合、行解
読回路３２および３３に基づいて制御され、制御端子Ｃ
が論理′″１″′の場合列解読回路３０および３１に基
づいて制御される。
今、制御端子Ｃが論理″Ｏ”、選択信号端子ＡＯが論理
１０“、選択信号端子Ａ１が論理１１”とすると、行解
読回路３２はスイッチ素子４０をＯＮ、４１をＯＦＦに
し、行解読回路３３はスイッチ素子４２をＯＦＦ、４３
をＯＮにする１、このため入力端チェ０からの信号はス
イッチ素子４０、論理和回路５０を介して出力端子ｚＯ
に送出され入力端子１１からの信号はスイッチ素子４３
、論理和回路５１を介して出力端子ｚ１に送出される。
１０“、選択信号端子Ａ１が論理１１”とすると、行解
読回路３２はスイッチ素子４０をＯＮ、４１をＯＦＦに
し、行解読回路３３はスイッチ素子４２をＯＦＦ、４３
をＯＮにする１、このため入力端チェ０からの信号はス
イッチ素子４０、論理和回路５０を介して出力端子ｚＯ
に送出され入力端子１１からの信号はスイッチ素子４３
、論理和回路５１を介して出力端子ｚ１に送出される。
制御端子Ｃが論理″Ｏ”、選択信号端子ＡＯが論理″′
１″、選択信号端子Ａ１が論理″′０”の場合には、行
解読回路３２はスイッチ素子４０をＯＦＦ、４１をＯＮ
にし、行解読回路３３はスイッチ素子４２をＯＮ、４３
をＯＦＦにする。このため入力端チェ０からの信号はス
イッチ素子４１、論理和回路５１を介して出力端子ｚ１
に送出され、また入力端チェ１からの信号はスイッチ素
子４２、論理和回路５０を介して出力端子ｚＯに送出さ
れる。
１″、選択信号端子Ａ１が論理″′０”の場合には、行
解読回路３２はスイッチ素子４０をＯＦＦ、４１をＯＮ
にし、行解読回路３３はスイッチ素子４２をＯＮ、４３
をＯＦＦにする。このため入力端チェ０からの信号はス
イッチ素子４１、論理和回路５１を介して出力端子ｚ１
に送出され、また入力端チェ１からの信号はスイッチ素
子４２、論理和回路５０を介して出力端子ｚＯに送出さ
れる。
さらに制御端子Ｃが論理′″１”、選択信号端子ＡＯが
論理′″０”、ＡＩが論理′″１″の場合には列解読回
路３０によりスイッチ素子４０がＯＮ、４２がＯＦＦと
なり、列解読回路３１によりスイッチ素子４１がＯＦＦ
、４３がＯＮとなり、入力端チェ０からの信号は出力端
子ｚＯへ、入力端子１１からの信号は出力端子Ｚ１．へ
送出される。
論理′″０”、ＡＩが論理′″１″の場合には列解読回
路３０によりスイッチ素子４０がＯＮ、４２がＯＦＦと
なり、列解読回路３１によりスイッチ素子４１がＯＦＦ
、４３がＯＮとなり、入力端チェ０からの信号は出力端
子ｚＯへ、入力端子１１からの信号は出力端子Ｚ１．へ
送出される。
制御端子Ｃが論理″′１”、選択信号端子ＡＯが論理“
１”、ＡＩが論理″０＃の場合には列解読回路３０に！
リスイッチ素子４０がＯＦＦ、４２がＯＮとなり、列解
読回路３１によりスイッチ４１がＯＦＦとなり、入力端
子ＩＯからの信号は出力端子ｚ１へ、入力端チェ１から
の信号は出力端子ｚＯへ送出される。
１”、ＡＩが論理″０＃の場合には列解読回路３０に！
リスイッチ素子４０がＯＦＦ、４２がＯＮとなり、列解
読回路３１によりスイッチ４１がＯＦＦとなり、入力端
子ＩＯからの信号は出力端子ｚ１へ、入力端チェ１から
の信号は出力端子ｚＯへ送出される。
なお、第１図の行解読回路３２および３３、並びに列解
読回路３０および３１は、例えば第２図のような回路か
ら成る。第２図において論理ゲート回路３００は選択信
号Ａを入力として論理回路３０１および３０２のいずれ
かに論理１１“を与え、論理和回路３０１および３０２
は制御信号ＣＴが論理”１”の場合、論理ゲート回路３
００からの出力信号に無関係に出力信号ＹＯおよびＹｌ
を論理″′１”とし、制御信号ＣＴが論理″′０＃の場
合、論理ゲート回路３００からの出力信号に応じて出力
信号ＹＯおよびＹｌのいず几か一方を論理″１”とする
。
読回路３０および３１は、例えば第２図のような回路か
ら成る。第２図において論理ゲート回路３００は選択信
号Ａを入力として論理回路３０１および３０２のいずれ
かに論理１１“を与え、論理和回路３０１および３０２
は制御信号ＣＴが論理”１”の場合、論理ゲート回路３
００からの出力信号に無関係に出力信号ＹＯおよびＹｌ
を論理″′１”とし、制御信号ＣＴが論理″′０＃の場
合、論理ゲート回路３００からの出力信号に応じて出力
信号ＹＯおよびＹｌのいず几か一方を論理″１”とする
。
以上説明したように本発明の一実施例であるクロスバス
イッチ回路では、行解読回路３２および３３と、列解読
回路３０および３１との一方を制御端子Ｃからの制御信
号で有効に出来る構成をとることか出来、中央処理装置
１から記憶装置３への信号転送および記憶装置３から中
央処理装置１への信号転送の両方に使用出来る。このた
めクロスバスイッチ回路を集積回路化する際に１種類で
済むことになり開発費用を大幅に削減出来ることＫなる
。
イッチ回路では、行解読回路３２および３３と、列解読
回路３０および３１との一方を制御端子Ｃからの制御信
号で有効に出来る構成をとることか出来、中央処理装置
１から記憶装置３への信号転送および記憶装置３から中
央処理装置１への信号転送の両方に使用出来る。このた
めクロスバスイッチ回路を集積回路化する際に１種類で
済むことになり開発費用を大幅に削減出来ることＫなる
。
（発明の効果）
本発明は以上説明したように制御信号端子からの信号に
応じて行解読回路および列解読回路の一方を有効に出来
る構成をとることにより、１種類のクロスバスイッチ回
路で２種類の制御構成をとることが出来、クロスバスイ
ッチ回路を調造する際の開発費用を大幅に削減出来ると
いう効果がちる。
応じて行解読回路および列解読回路の一方を有効に出来
る構成をとることにより、１種類のクロスバスイッチ回
路で２種類の制御構成をとることが出来、クロスバスイ
ッチ回路を調造する際の開発費用を大幅に削減出来ると
いう効果がちる。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例における行解読回路および列解読回路を示す回
路図、第３囚は従来の記憶制御装置を用いた情報処理装
置を示すブロック図である。 ＡＯ，ＡＩ・・・・・・選択信号端子、Ｃ・・・・・・
制御信号端子、ＩＱ、ＩＩ・・・・・・入力信号端子、
ＺＯ，Ｚｌ・・・・・・出力信号端子、３０．３１・・
・・・・列解読回路、３２．３３・・・・・・行解読回
路、４０〜４３，２０２〜２０５，２１２〜２１５・・
・・・・スイッチ素子、５０〜５１，２０６〜２０７゜
３０１〜３０２・・・・・・論理和回路、６０，３００
・・・・・・論理ゲート回路、２００〜２０１，２１
０〜２１１・・・・・・解読回路、１・・・・・・中央
処理装置、２・・・・・・記憶制御装置、３・・・・・
・記憶装置、２０〜２１・・・・・・クロスバスイッチ
回路、２２・・・・・・遅延回路、ＣＡＯ，ＣＡＬ、Ｄ
ＡＯ，ＤＡＩ・・・・・・記憶装置指定信号、ｃｗｏ
、 ＣＷＩ 、 Ｍ％ＶＯ、ＭＷＩ・・・・・・記憶動
作信号、ＭＲＯ，ＭＲＩ、ＣＲＯ，ＣＲＩ・・・・・・
読出しデータ信号、Ａ・・・・・・選択信号、ＣＴ・・
・・・・制御信号、ＹＱ、Ｙｌ・・・・・・解読回路の
出力信号。 ｖＪｌ 図 第 ２ 面 稟 ３ 図
本実施例における行解読回路および列解読回路を示す回
路図、第３囚は従来の記憶制御装置を用いた情報処理装
置を示すブロック図である。 ＡＯ，ＡＩ・・・・・・選択信号端子、Ｃ・・・・・・
制御信号端子、ＩＱ、ＩＩ・・・・・・入力信号端子、
ＺＯ，Ｚｌ・・・・・・出力信号端子、３０．３１・・
・・・・列解読回路、３２．３３・・・・・・行解読回
路、４０〜４３，２０２〜２０５，２１２〜２１５・・
・・・・スイッチ素子、５０〜５１，２０６〜２０７゜
３０１〜３０２・・・・・・論理和回路、６０，３００
・・・・・・論理ゲート回路、２００〜２０１，２１
０〜２１１・・・・・・解読回路、１・・・・・・中央
処理装置、２・・・・・・記憶制御装置、３・・・・・
・記憶装置、２０〜２１・・・・・・クロスバスイッチ
回路、２２・・・・・・遅延回路、ＣＡＯ，ＣＡＬ、Ｄ
ＡＯ，ＤＡＩ・・・・・・記憶装置指定信号、ｃｗｏ
、 ＣＷＩ 、 Ｍ％ＶＯ、ＭＷＩ・・・・・・記憶動
作信号、ＭＲＯ，ＭＲＩ、ＣＲＯ，ＣＲＩ・・・・・・
読出しデータ信号、Ａ・・・・・・選択信号、ＣＴ・・
・・・・制御信号、ＹＱ、Ｙｌ・・・・・・解読回路の
出力信号。 ｖＪｌ 図 第 ２ 面 稟 ３ 図
Claims (1)
- 複数個の行および列に配置してなる複数のスイッチ素子
と、前記列対応に設けられ、選択信号端子からの信号に
基づき前記複数個の行の１つを選択し、かつ制御信号端
子が行選択状態の場合に前記複数個の行の全てを選択す
る複数個の行解読回路と、前記行対応に設けられ前記選
択信号端子からの基づき前記複数個の列の１つを選択し
、かつ制御信号端子が列選択状態の場合に前記複数個の
列の全てを選択する複数個の列解読回路とを含むクロス
バスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126385A JPS61169957A (ja) | 1985-01-24 | 1985-01-24 | クロスバスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126385A JPS61169957A (ja) | 1985-01-24 | 1985-01-24 | クロスバスイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61169957A true JPS61169957A (ja) | 1986-07-31 |
Family
ID=11773063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1126385A Pending JPS61169957A (ja) | 1985-01-24 | 1985-01-24 | クロスバスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61169957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0295001A2 (en) * | 1987-06-08 | 1988-12-14 | AT&T Corp. | CMOS integrated circuit fan-in logic tree layout arrangement |
-
1985
- 1985-01-24 JP JP1126385A patent/JPS61169957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0295001A2 (en) * | 1987-06-08 | 1988-12-14 | AT&T Corp. | CMOS integrated circuit fan-in logic tree layout arrangement |
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