JPS59224926A

JPS59224926A - 多数決回路

Info

Publication number: JPS59224926A
Application number: JP58099020A
Authority: JP
Inventors: Satoru Maeda; 悟前田; Yasushi Noguchi; 泰野口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-06-03
Filing date: 1983-06-03
Publication date: 1984-12-17
Also published as: EP0146632A1; US4660199A; NL8420147A; EP0146632B1; DE3490274C2; EP0146632A4; DE3490274T; GB2152716B; GB8500171D0; WO1984004984A1; GB2152716A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野この発明は、誤り訂正回路における闇値検出に関する。

背景技術とその問題点ビデオテックスやテレテキストなどの文字画像情報シス
テムにおいて、ハイブリッド方式の文字多重を行うとき
、（２７２，１９０）の多数決素子符号を用いて誤り訂
正を行うことが考えられている。

しかし、この（２７２，１９０）の多数決素子符号を用
いる場合には、その復号時、初台パリティ検査は検査ビ
ットがＡ１〜Ａ１ｖの１７ヒソトで行うことになり、多
数決回路は、１７ビツトの検査ビットＡ　ｔ〜Ａｌ？の
うち、′１″のビットが１（ｌｌｌｌｒ１ｌｌ高ｒかど
うかをチェックしなければならない。このため、その多
数決回路は、ＩＴ　Ｃｓｏの組み合わせのすべてについ
て論理回路を構成しなければならず、きわめて多くのア
ンド回路やオア回路を必要としてしまう。

しかも、市販されているＴＣは、２人力ないし４人力の
アンド回路及びオア回ｌ？３％＜　一般的であり、１７
人力のものはないので、実際にはより多くのアンド回路
やオア回路を必要としてしまい、コストや大きさ、ある
いは消費電力などの点で不利である。

また、そのように使用するアンド回１洛及びオア回路の
数が多くなると、全体として処理速度が遅くなると共に
、信頼性の点でも好ましくない。

発明の目的この発明は、これらの問題点を一掃しようとするもので
ある。

発明の概要このため、この発明においては、ＲＯＭとゲートとによ
り多数決回路を構成するものである。

実施例第１図において、＋１１．　（２＋は８ビツト２５６バ
イトのＲＯＭを示す。このＲＯＭ＋１１．＋２１は書き
込まれているデータが互いに等しく、その各アドレスに
書き込まれているデータは第２図に示すとうりである。

すなわち、ＲＯＭ（１１，（２１のアドレスビットを＾
ｎ７〜＾Ｄｏ　、データビットをＤ７〜Ｄｏとすると、
アドレスビットＡロア〜＾ｒｌｏのうち、１″になって
いるビットの数をＮとすれば、データビット］１７〜Ｄ
ｏは下位のＮ個のビットが１″とされ、つまり、ＤＡＴＡ＝　２蝕−１で不されるデータロ＾Ｔ＾がそのアドレスに書き込まれ
ている。例えば、１３番地は、アドレスビット＾Ｄ３　
＋＾ｎ２．八Ｉｌｏの３つ（Ｎ＝３）のビットが“１″
であるからデータビットＤ７〜Ｄｏのうちの下位の３つ
のビットＤ２．Ｄ１．ＤＯが“１″とされているもので
あり、２’−１＝７が書き込まれている。

また、複合パリティ検査ビットＡ１〜Ａｚｖは、ＲＯＭ
（１１，＋２１に対応して８ビツト、８ビツト及び１ビ
ツトに分割され、例えば検査ビットＡ１〜Ａｌｌ。

Ａ９〜Ａ１１ｌ及びＡ１？に分割され、検査ビットＡ１
〜Ａ［ＩはＲＯＭＴｌ＋のアドレスビ・ントへ１１ｏ〜
八Ｉ′１７にイｊ（給され、検査ビットＡ９〜ＡＩＧは
ＲＯＭ　＋２１のアドレスピッ；−＾ｒｌｏ〜＾０１に
＜Ｊｌ、給される。

さらに、ＲＯＭ（１）のビットＤ７〜Ｄｏの１つと、Ｒ
ＯＭ　＋２１のビットＤ７〜Ｄｏの１つと、検査ビット
ＡＩＴとがナンド回路（３０１）〜（３１，５）に対し
て次のように接続される。すなわち、ＲＯＭ　＋１１のビットＤ７〜Ｄｏのサフィックスをｉ
ＲＯＭ　（２１のビットＤ７〜Ｄｏのサフィックスをｊ
ビットＡ１７を接続しないときに＝ＱビットＡ１７を接続するときに＝１とすると、（ｉ＋１）＋　（ｊ＋１）　十に＝ＩＯ、°、　　ｉ＋
ｊ＋に＝８となるすべてのナンド出力が得られるように接続される
０例えば、ナンド回路（３０２）には、ＲＯＭ（１）の
ビットＤ１と、ＲＯＭ　（２１のビットＤεと、ビット
Ａｌｙが接続され（１＝ｌ、ｊ＝６．に＝１）、ナンド
回路（３０９）　ｒ、＝ハ、ＲＯＭ＋１１（７）　ヒツ
トＤ　ｔと、ＲＯＭ（２）のビットＤ１とが接続され、
ビットＡｌｌは接続されない（１＝１．ｊ＝７．に＝０
）。

そして、これらナンド回路（３０１）〜（３１５）の出
力が負論理入力のオア回路（４）に供給され、そのオア
出力が端子（６）に取り出される。

このような構成によれば、検査ビットＡ１〜Ａ８のうち
ｍ個のビットが１′になり、検査ビットＡ　ｓ　ＮＡ　
ｔｏのうちのｎ個のビットがａ１′″になると共に、Ａ
１？＝”０″の場合には、ｉ＋ｊ＋ｋ　−（ｍ−１）　＋　（ｎ−１）　＋０＝　
ｒｎ　＋　ｎ　−２となるので、ｍ　＋　ｎ≧１０のとき、ナンド回路（３
０！１）〜（３１５）のうちの対応するナンド回路の出
力が０″になってオア回路（４）の出力が１″になる。

また、Ａｓｖ＝”１″の場合には、ｉ＋ｊ＋に−（ｍ−１）＋　（ｎ−１）＋１＝ｍ＋ｎ−
１となるので、ｍ　＋　ｎ≧９のとき、ナンド回路（３０
１）〜（３０Ｂ）のうちの対応するナンド回路の出力が
“０″になってオア回路（４）の出力が“１”になる。

従って、この発明によれば、複合パリティ検査ビットＡ
１〜Ａ１ｖのうち、１０個以上のビットが１′になると
、端子（５）の出力が“１”になり、エラーのあったこ
とを検出できる。

そして、この場合、特にこの発明によれば、２個の小容
量のＲＯＭ＋１）、　＋２１及び数個のゲートＩＣで構
成できる。すなわち、検査ビットＡ１〜Ａｔｖを分割し
ているので、ＲＯＭ（１１，＋２１は小容量のものでよ
い。さらに、市販のゲートＩＣは、２人力ないし３人力
のナンド回路の４つないし３つが１個にＩＣ化され、ま
た、オア回路（４）は８人力のオア回路を２つと、１つ
のオア回路で実現できると共に、その８人力のオア回路
のＩＣも市販されている。従って、この発明によれば、
２個の小容甲。

のＲＯＭ＋１１．＋２１及び数個のゲートＩＣで構成で
きる。

従って、ＲＯＭ（１１，（２１及び回路（３０１）〜（
３１５）　、　１４）として市販品を使用できるので、
ローコストである。また、２１１ＭのＲＯＭ（１１，（
２１及び数個のゲートＩｃで構成できるので、スペース
ファクタも良好であると共に、消費電力も少なくできる
。

さらに、回路の段数が少ないので、処理速度の遅れも少
なく、信頼性にも優れている。

また、第２図に示すアドレス及びデータの関係と、回路
（３０１）〜（３１５）及び（４）の接続関係とをテー
ブル化し、ソフトウェアにより処理することもできるが
、その場合よりも高速の処理ができる。

なお、上述において、ＲＯＭ（１１，＜２１をＲＡＭと
し、これを使用時に第２図にボずようにイニシャライズ
してもよい。また、ＲＯＭ＋１１．　（２１として４ビ
ツトのもの、あるいは５１２バイトなどのものでもよい
。

発明の効果２１固のＲＯＭと、数（因のゲートＩＣでよく、ローコ
ストであり、スペースファクタ、消費電力。

処理速度、信頼性などの点において優れている。

【図面の簡単な説明】

第１図はこの発明の一例の接続図、第２図はその説明の
ための図である。（１１，＋２１はＲＯＭである。

Claims

【特許請求の範囲】

所定のデータが書き込まれている複数個のメモリと、複
数個のゲートとを有し、複合パリティ検査ビットを上記
メモリのアドレスのビット数に対応して複数組に分割し
、その分割された複合パリティ検査ビットのうち、」１
記メモリのアドレスに対応しているものがそのアドレス
に供給され、上記メモリの出力が上記ゲートに供給され
て一ヒ記複合パリティ検査ビットのデコードが行われ、
上記ゲートの出力から闇値の判断が行われるようにした
多数決回路。