JPS605981B2 - 誤り訂正符号作成用シンドロ−ム発生回路 - Google Patents

誤り訂正符号作成用シンドロ−ム発生回路

Info

Publication number
JPS605981B2
JPS605981B2 JP53087859A JP8785978A JPS605981B2 JP S605981 B2 JPS605981 B2 JP S605981B2 JP 53087859 A JP53087859 A JP 53087859A JP 8785978 A JP8785978 A JP 8785978A JP S605981 B2 JPS605981 B2 JP S605981B2
Authority
JP
Japan
Prior art keywords
code
error correction
syndrome
parity
generating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP53087859A
Other languages
English (en)
Other versions
JPS5515544A (en
Inventor
秀彦 小林
博司 伊原
幸男 高橋
昇 萩原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp, Nippon Electric Co Ltd filed Critical Nippon Telegraph and Telephone Corp
Priority to JP53087859A priority Critical patent/JPS605981B2/ja
Publication of JPS5515544A publication Critical patent/JPS5515544A/ja
Publication of JPS605981B2 publication Critical patent/JPS605981B2/ja
Expired legal-status Critical Current

Links

Landscapes

  • Detection And Correction Of Errors (AREA)

Description

【発明の詳細な説明】 本発明は2値論理で動作する情報処理装置の誤り訂正符
号作成用シンドローム発生回路に関する。
情報処理装置はますます大型化、高性能化の頚向にある
が、これらの装置の高信頼性の要求に応えるための手法
として、誤り訂正符号を用いることが有効であることは
従来からよく知られている。従釆の装置においては、情
報符号に基づいて誤り訂正符号を発生する場合およびこ
れらの誤り訂正符号と情報符号とに基づいてシンドロ−
ム符号を発生する場合には、多数の論理用集積回路が相
互接続された構成により行なわれている。一方、近年集
積回路技術の急速な発達に伴ない、誤り訂正符号の発生
およびシンドローム符号発生に用いられる論理回路が1
個または数個の大規模集積回路を相互接続することによ
り構成できるようになったが、従来の論理構成は通常ハ
ードウェア量を少なくすることを主目的として構成され
ているため汎用性がなく、また入出力端子数が増加する
という欠点がある。本発明の目的は、シンドローム符号
発生回路を単一の論理ブロックだけでなく複数個の相等
しい論理ブロックにより構成できるようにした誤り訂正
符号作成用シンドローム発生回路を提供することにある
本発明の回路は、入力データを複数のセクションに区分
けしかつこれら区分けされたセクションに対する検査符
号としてパリティ符号および誤り訂正符号のどちらか一
方を与える誤り訂正符号作成用シンドローム発生回路に
おいて、前記入力データの少なくとも1つのセクション
および前記誤り訂正符号に基づいて誤り訂正符号作成用
シンドローム生成符号を発生しこのシンドローム生成符
号および外部から与えられるシンドローム生成符号に基
づいて誤り訂正符号作成用シンドロームを発生するシン
ドローム発生手段と、前記入力データの少なくとも1つ
のセクションとこのセクションに対応するパリティ符号
とに基づいてパリティ検査をするパリティ検査手段と、
前記検査符号として誤り訂正符号が与えられたときには
その誤り訂正符号を前記シンドローム発生手段に送出し
前記パリティ符号が与えられたときには前記パリティ検
査手段に前記パリティ符号を送出するように切替動作を
行なう切替手段とを同一基板上に設けた論理ブロックを
複数個有し、前記入力データの少なくとも1つのセクシ
ョンおよび前記誤り訂正符号に基づいて第1の論理ブロ
ックから発生された第1のシンドローム生成符号と前記
入力データの残りのセクションおよび前記誤り訂正符号
に基づいて第2の論理ブロックで発生された第2のシン
ドローム生成符号とに基づいて前記第1の論理ブロック
および前記第2の論理ブロックのそれぞれのシンドロー
ム発生手段からシンドロームを発生させるようにしたこ
とを特徴とする。
次に本発明について図面を参照しながら詳細に説明する
第1表 まず、第1表に本発明の実施例で用いられる情報のパリ
ティ発生マトリックスを示す。
この実施例は−単位(例えば、1バイト)のデータを複
数のセクションに分割してそれぞれの基板に与える場合
を示している。まず、この実施例に用いられる情報符号
は8ビットの情報符号Do〜D7(以下第1のデータと
称す)に対し第1の誤り訂正符号Co,C,,C2およ
びC3が付加され、同様に情報符号Do′〜D7′(以
下第2のデータと称す)に対し第2の誤り訂正符号Co
′,C,′,C2′およびC3′が付加され、これらの
データと誤り訂正符号とからなるそれぞれの組の情報に
対しシンドロームSo,S,,S2およびS3が形成さ
れる。
なお、第1表のパリティ発生マトリックスでは第1のデ
ータの−剖Do〜D3と誤り訂正符号Co,C,との組
と第1のデータの残部D4〜D7と誤り訂正符号C2,
C3との組との間に互いに完全巡回符号の関係がある。
図は本発明の一実施例を示す図である。この実施例では
8ビットのデータは4ビットの誤り訂正符号が6ビット
ずつ2組として与えられる場合を示す。
まず、切替指定信号27が第1の状態を示すときには第
1のデータのうち情報符号Do,D.,D2、およびD
3が入力データ2 1に与えられ、これとともに誤り訂
正符号CoおよびC,が検査符号22として与えられる
。この結果誤り訂正符号兼シンドローム発生回路2から
はシンドロームを形成する中間過程の2ビット(前記入
力データ21として与えられる4ビットの第1のデータ
の一部と前記検査符号22として与えられる2ビットの
第1の誤り訂正符号の一部との排他的論理和結果)28
が出力される。また第1のデータのうち残りの情報符号
D4,D5,D6およびD7が入力データ31として与
えられ、これとともに残りの誤り訂正符号C2およびC
3が検査符号32として与えられ、排他的論理和演算が
誤り訂正符号兼シンドローム発生回路12でなされ、こ
の演算結果と前記2ビットの結果28とがさらに排他的
論理和演算されシンドローム35として出力される。
上述の例では、第1のブロック4から第2のブロック1
4への中間結果を与えた場合の説明をしたが第2のブロ
ック14から同様にして第1のブロック4へも与えられ
る。
その場合のシンドロームは第1のブロックからシンドロ
ーム25として出力される。検査符号22としてパリテ
ィ符号が与えられれば入力データ21としては第1のデ
ータの8ビット全てが必要となる場合と、そのうちの一
部だけでよい場合が考えられる。
例えば4ビットずつのデー外こ対してパリティが付加さ
れている場合はこの例である。これらのデータビットに
対するそれぞれ1ビットのパリティ符号が検査符号22
として切替回路21に与えられた場合線24を介してパ
リティ符号検査回路3に与えられデータ21とともにパ
リティ検査が前記回路3でなされパリティ検査結果26
が与えられる。
次に誤り訂正符号兼シンドローム発生回路2及び12が
どのような状態において誤り訂正符号発生回路として用
いられ、シンドローム発生回路として用いられるかにつ
いて説明する。
先ず、功替指定信号27が第1の状態である場合、入力
データ21および31として第1のデータが与えられる
とともに、検査符号22および32としてパリティ符号
が与えられると、切替え回路1よび11の出力である誤
り訂正符号23および33は全て“0”状態で、線24
および34はそれぞれパリティ符号となり、誤り訂正符
号兼シンドローム発生回路2および12の出力である中
間結果符号28および38がそれぞれ異なる論理ブロッ
クの誤り訂正符号またはシンドローム発生回路12およ
び2の入力として与えられるので、データ25および3
5がそれぞれ誤り訂正符号Co,C,およびC2,C3
となって得られるとともに、パリティ検査回路3および
13の出力として、それぞれ、入力データの一部21D
o〜D3と検査符号22であるパリティ符号Poおよび
入力データの残部31D4〜D7と検査符号32である
パリティ符号P,のパリティがとられて第1のパリティ
検査符号26および第2のパリティ検査符号36が得ら
れる。
次に切替指定信号27が第2の状態である場合には、入
力データ21および31としてそれぞれ第2のデータの
一部Do′〜○3′と残部D4′〜D7′とが与えられ
るとともに、検査符号22および32としてそれぞれこ
れらの誤り訂正符号Co′,C,′およびC2′,C3
′が与えられると、切替回路1および11の出力である
誤り訂正符号23及び33はそれぞれ誤り訂正符号Co
′,C,′およびC2′,C3′となり誤り訂正符号兼
シンドローム符号発生回路2および12からそれぞれ中
間結果(シンドローム作成)符号28および38が出力
され、それぞれ異なる誤り訂正符号兼シンドロー・ム符
号発生回路へ与えられることにより、その出力25およ
び35にそれぞれシンドローム符号So,S,およびS
2,S3とが得られる。
以上本発明の実施例で説明したように、本発明には誤り
訂正符号およびシンドローム符号発生回路を同一の回路
で構成できるとともに、シンド。
−ム符号発生のために使用される誤り訂正符号入力端子
を誤り訂正符号の発生時には情報符号のパリティを入力
する端子として使用することにより入力端子数を増すこ
となくパリティ検査を同時に行なうことができるという
効果がある。さらに本発明の実施例で説明したように、
本発明には上記の条件を備えた論理構成を複数個の相算
しい論理ブロックにより構成できるという効果がある。
従って、本発明は、論理回路数に比べて入出力ビン数の
制限される近年発達の著しい大規模集積回路に適用する
と非常に有効である。
【図面の簡単な説明】
図は本発明の一実施例を示す図である。 図において、1,11・・・・・・切替回路、2,12
・・・・・・誤り訂正符号兼シンドローム発生回路、3
,13・・・・・・パリティ検査回路、4,14・・・
・・・論理ブロック、21,31・・・・・・入力デー
タ、22,32・・・・・・検査符号、23,33・・
・・・・誤り訂正符号、24,34.・・・・・パリテ
ィ符号、25,35…・・・・.・シンドロームまたは
誤り訂正符号、26,36・…・・パリティ検査結果、
27……切替指定信号、28,38・・・・・・中間結
果符号。

Claims (1)

    【特許請求の範囲】
  1. 1 入力データを複数のセクシヨンに区分けしかつこれ
    ら区分けされたセクシヨンに対する検査符号としてパリ
    テイ符号および誤り訂正符号のどちらか一方を与える誤
    り訂正符号作成用シンドローム発生回路において、 前
    記入力データの少なくとも1つのセクシヨンおよび前記
    誤り訂正符号に基づいて誤り訂正符号作成用シンドロー
    ム生成符号を発生しこのシンドローム生成符号および外
    部から与えられるシンドローム生成符号に基づいて誤り
    訂正符号作成用シンドロームを発生するシンドローム発
    生手段と、前記入力データの少なくとも1つのセクシヨ
    ンとこのセクシヨンに対応するパリテイ符号とに基づい
    てパリテイ検査をするパリテイ検査手段と、前記検査符
    号として誤り訂正符号が与えられたときにはその誤り訂
    正符号を前記シンドローム発生手段に送出し前記パリテ
    イ符号が与えられたときには前記パリテイ検査手段に前
    記パリテイ符号を送出するように切替動作を行なう切替
    手段とを同一基板上に設けた論理ブロツクを複数個有し
    、前記入力データの少なくとも1つのセクシヨンおよび
    前記誤り訂正符号に基づいて第1の論理ブロツクから発
    生された第1のシンドローム生成符号と前記入力データ
    の残りのセクシヨンおよび前記誤り訂正符号に基づいて
    第2の論理ブロツクで発生された第2のシンドローム生
    成符号とに基づいて前記第1の論理ブロツクおよび前記
    第2の論理ブロツクのそれぞれのシンドローム発生手段
    からシンドロームを発生させるようにしたことを特徴と
    するシンドローム発生回路。
JP53087859A 1978-07-18 1978-07-18 誤り訂正符号作成用シンドロ−ム発生回路 Expired JPS605981B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP53087859A JPS605981B2 (ja) 1978-07-18 1978-07-18 誤り訂正符号作成用シンドロ−ム発生回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP53087859A JPS605981B2 (ja) 1978-07-18 1978-07-18 誤り訂正符号作成用シンドロ−ム発生回路

Publications (2)

Publication Number Publication Date
JPS5515544A JPS5515544A (en) 1980-02-02
JPS605981B2 true JPS605981B2 (ja) 1985-02-15

Family

ID=13926601

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53087859A Expired JPS605981B2 (ja) 1978-07-18 1978-07-18 誤り訂正符号作成用シンドロ−ム発生回路

Country Status (1)

Country Link
JP (1) JPS605981B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0357188U (ja) * 1989-10-09 1991-05-31

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL82764A0 (en) * 1986-06-06 1987-12-20 Advanced Plating Technology Ap Selective plating process for the electrolytic coating of circuit boards

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0357188U (ja) * 1989-10-09 1991-05-31

Also Published As

Publication number Publication date
JPS5515544A (en) 1980-02-02

Similar Documents

Publication Publication Date Title
US4961193A (en) Extended errors correcting device having single package error correcting and double package error detecting codes
US3728678A (en) Error-correcting systems utilizing rate {178 {11 diffuse codes
US3925647A (en) Parity predicting and checking logic for carry look-ahead binary adder
JPS632370B2 (ja)
US3571795A (en) Random and burst error-correcting systems utilizing self-orthogonal convolution codes
US3622984A (en) Error correcting system and method
JPS605981B2 (ja) 誤り訂正符号作成用シンドロ−ム発生回路
US5671238A (en) Method and circuitry for generating r-bit parallel CRC code for an l-bit data source
JPS6221293B2 (ja)
US4519079A (en) Error correction method and apparatus
JPH0345020A (ja) 巡回符号処理回路
JPS6046741B2 (ja) 誤り訂正符号兼シンドロ−ム発生回路
JPH01220528A (ja) パリテイ発生器
US4698814A (en) Arrangement for checking the parity of parity-bits containing bit groups
JPS62231333A (ja) モジユロ2加算器
JPS6029414B2 (ja) 誤り訂正回路
EP0152974B1 (en) Arrangement for checking the parity bit-containing bit groups
EP0146632B1 (en) Majority circuit
JPH0964754A (ja) 誤り検出符号生成回路
JPS5966240A (ja) Crcc生成チエツク回路
JPH02189665A (ja) バス方式
JPH06168149A (ja) 2ビット誤りを訂正する誤り特性符号の生成方法。
JPH0728228B2 (ja) たたみ込み符号器
JPH0637737A (ja) Crc演算回路
JPS6132700B2 (ja)