JPS6221293B2 - - Google Patents
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- JPS6221293B2 JPS6221293B2 JP53135694A JP13569478A JPS6221293B2 JP S6221293 B2 JPS6221293 B2 JP S6221293B2 JP 53135694 A JP53135694 A JP 53135694A JP 13569478 A JP13569478 A JP 13569478A JP S6221293 B2 JPS6221293 B2 JP S6221293B2
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- 230000014616 translation Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
- G06F7/727—Modulo N arithmetic, with N being either (2**n)-1,2**n or (2**n)+1, e.g. mod 3, mod 4 or mod 5
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- Mathematical Physics (AREA)
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Description
【発明の詳細な説明】
発明の背景
モジユロ３の発生は、演算エラー・コード利用
の分野において応用を見い出しており、より特定
的には、剰余コード発生の領域において応用を見
い出している。演算エラー・コードは、一定のエ
ラーが算術演算において検出されまたは訂正され
得るという特性を有する数の冗長表示である。剰
余コードは、単独の演算コードであり、この演算
コードにおいて、チエツクする際に用いられるべ
き情報、いわゆるチエツク・コードがその数の表
示に付加され、すなわち、その数およびそのチエ
ツク・コードが別々に処理される。チエツク・コ
ードは、その数、たとえばＮに付加され、その数
の剰余モジユロｍすなわちＮ÷ｍの除算の剰余で
ある。
の分野において応用を見い出しており、より特定
的には、剰余コード発生の領域において応用を見
い出している。演算エラー・コードは、一定のエ
ラーが算術演算において検出されまたは訂正され
得るという特性を有する数の冗長表示である。剰
余コードは、単独の演算コードであり、この演算
コードにおいて、チエツクする際に用いられるべ
き情報、いわゆるチエツク・コードがその数の表
示に付加され、すなわち、その数およびそのチエ
ツク・コードが別々に処理される。チエツク・コ
ードは、その数、たとえばＮに付加され、その数
の剰余モジユロｍすなわちＮ÷ｍの除算の剰余で
ある。
数学的に説明すると、すべての数Ｎは、コード
ワードと呼ばれる２つの数からなる組 ＜Ｎ，rm（Ｎ）＞ として表わすことができ、ここでＮは任意の整数
であり、かつrm（Ｎ）はＮ／ｍの剰余である。
N1およびN2の加算および乗算は次のように規定
される。
ワードと呼ばれる２つの数からなる組 ＜Ｎ，rm（Ｎ）＞ として表わすことができ、ここでＮは任意の整数
であり、かつrm（Ｎ）はＮ／ｍの剰余である。
N1およびN2の加算および乗算は次のように規定
される。
＜N1，rm（N1）＞＋＜N2，rm（N2）＞
＝＜N1＋N2，rm（N1）□＋rm（N2）＞ …(1)
＜N1，rm（N1）＞・＜N2，rm（N2）＞
＝＜N1・N2，rm（N1）□・rm（N2）＞ …(2)
ここで、□＋および□・は、加算および乗算モジユ
ロｍである。
ロｍである。
さらに、方程式
rm（N1＋N2）＝rm（N1）□＋rm（N2）
…(3)
および
rm（N1・N2）＝rm（N1）□・rm（N2）
…(4)
が満足されれば、任意の２個のコードワードの和
または積がもう１つのコードワードを与える。こ
の特性はそれぞれ、加算および乗算の下でコード
閉成と呼ばれる。エラー・チエツク回路は単に、
和または積が他のコードワードであるかどうかを
チエツクするのみである。
または積がもう１つのコードワードを与える。こ
の特性はそれぞれ、加算および乗算の下でコード
閉成と呼ばれる。エラー・チエツク回路は単に、
和または積が他のコードワードであるかどうかを
チエツクするのみである。
ｋ―ビツト２進数Ｎを考慮する。ここで、
方程式(3)および(4)を用いて、Ｎのモジユラスを
見い出すことができる。すなわち、 であり、ここで、□Σはモジユロ和符号である。す
べてのｎi∈｛０，１｝に対して、ｍ＞１でかつ
ｎi□・ｋ＝ｎi・ｋであれば、rm（ｎi）＝ｎiである
ということに注目すべきである。それゆえに、 さらに、すべての整数ｉ，ｉ≧０に対して(4)を
用いて このように、数のモジユロ３は、モジユロ３態
様で１および２の数を加えることによつて行なわ
れ得る。それゆえに、モジユロ３は演算エラー・
コードの応用に用いるのに適している。
見い出すことができる。すなわち、 であり、ここで、□Σはモジユロ和符号である。す
べてのｎi∈｛０，１｝に対して、ｍ＞１でかつ
ｎi□・ｋ＝ｎi・ｋであれば、rm（ｎi）＝ｎiである
ということに注目すべきである。それゆえに、 さらに、すべての整数ｉ，ｉ≧０に対して(4)を
用いて このように、数のモジユロ３は、モジユロ３態
様で１および２の数を加えることによつて行なわ
れ得る。それゆえに、モジユロ３は演算エラー・
コードの応用に用いるのに適している。
高速データ処理システムにおいて、全体の算術
演算に遅延を生じないように剰余チエツク・オペ
レーシヨンが迅速に行なわれることが重要であ
る。モジユロ発生の１つの高速の方法は、リー
ド・オンリ・メモリ（ROM）の使用を含み、そ
の場合、ROMは数によつて「アドレス指定」さ
れかつその数の所望のモジユロがそこから読出さ
れる。たとえば、「２進―モジユロＭ翻訳
（BINARY TO MODULO Ｍ
TRANSLATION）」に対して1976年９月14日に
発行されたアメリカ合衆国特許番号第3980874号
を参照されたい。しかしながら、モジユロ翻訳の
ためのROM構成の価格は、特に非常に大きな数
のモジユロ翻訳に対してはかなり過度のものにな
り得る。他の代替例は、各特定の応用に対して特
定のモジユロ発生器を設計することである。しか
しながら、このアプローチは融通性がないため、
多くの応用例についしては望ましくない。高価で
なく、信頼性があり、融通性があるモジユロ発生
器、特に剰余コード発生用モジユロ３発生器に対
する必要性がある。
演算に遅延を生じないように剰余チエツク・オペ
レーシヨンが迅速に行なわれることが重要であ
る。モジユロ発生の１つの高速の方法は、リー
ド・オンリ・メモリ（ROM）の使用を含み、そ
の場合、ROMは数によつて「アドレス指定」さ
れかつその数の所望のモジユロがそこから読出さ
れる。たとえば、「２進―モジユロＭ翻訳
（BINARY TO MODULO Ｍ
TRANSLATION）」に対して1976年９月14日に
発行されたアメリカ合衆国特許番号第3980874号
を参照されたい。しかしながら、モジユロ翻訳の
ためのROM構成の価格は、特に非常に大きな数
のモジユロ翻訳に対してはかなり過度のものにな
り得る。他の代替例は、各特定の応用に対して特
定のモジユロ発生器を設計することである。しか
しながら、このアプローチは融通性がないため、
多くの応用例についしては望ましくない。高価で
なく、信頼性があり、融通性があるモジユロ発生
器、特に剰余コード発生用モジユロ３発生器に対
する必要性がある。
発明の目的および概要
それゆえに、この発明の目的は、モジユラ的に
信頼性のあるモジユロ３・モジユールを提供する
ことである。
信頼性のあるモジユロ３・モジユールを提供する
ことである。
この発明の他の目的は、多様なモジユロ３発生
の応用のために他の同様なモジユールと組合わせ
られるモジユラ・モジユロ３・モジユールを提供
することである。
の応用のために他の同様なモジユールと組合わせ
られるモジユラ・モジユロ３・モジユールを提供
することである。
この発明のなおも他の目的は、高速電流モード
論理集積技術に適したモジユラ・モジユロ３・モ
ジユールを提供することである。
論理集積技術に適したモジユラ・モジユロ３・モ
ジユールを提供することである。
この発明の上述の目的および他の目的は、並列
に２バイトの２進化数値入力データを受入れるた
めの入力と、入力データの各バイトのモジユロ３
発生を独立して与えかつ入力バイトの和のモジユ
ロ３発生を与えるための複数個の出力とを有する
モジユラ・モジユロ３・モジユールを通じて実現
される。複数個の第１の形式のモジユールは、入
力の対を論理的に組合わせ、さらに第２の形式の
モジユールからなるアレイに給送し、これら第２
の形式のモジユールは論理的に組合わさつてモジ
ユロ３出力を発生する。
に２バイトの２進化数値入力データを受入れるた
めの入力と、入力データの各バイトのモジユロ３
発生を独立して与えかつ入力バイトの和のモジユ
ロ３発生を与えるための複数個の出力とを有する
モジユラ・モジユロ３・モジユールを通じて実現
される。複数個の第１の形式のモジユールは、入
力の対を論理的に組合わせ、さらに第２の形式の
モジユールからなるアレイに給送し、これら第２
の形式のモジユールは論理的に組合わさつてモジ
ユロ３出力を発生する。
上述のシステム構成および動作の詳細は簡略化
された態様で提示されている。この発明の他の特
徴は、図面および以下詳細な説明においてより一
層明らかとなろう。
された態様で提示されている。この発明の他の特
徴は、図面および以下詳細な説明においてより一
層明らかとなろう。
好ましい実施例の詳細な説明
この発明のモジユロ３発生器モジユール１０
は、好ましい実施例において、単一の集積回路パ
ツケージで製造されている（第１図参照）。２個
の８ビツトバイトＡおよびA′が入力として与え
られ、バイトＡは入力A0ないしA7からなりかつ
バイトA′は入力A8ないしA15からなる。６個の出
力は３個の２ビツト対で与えられており、Ｄは
D0およびD1を含み、D′はD2およびD3を含み、か
つＥはE0およびE1を含む。これらの入力と出力
とは次に示す関係を有している。
は、好ましい実施例において、単一の集積回路パ
ツケージで製造されている（第１図参照）。２個
の８ビツトバイトＡおよびA′が入力として与え
られ、バイトＡは入力A0ないしA7からなりかつ
バイトA′は入力A8ないしA15からなる。６個の出
力は３個の２ビツト対で与えられており、Ｄは
D0およびD1を含み、D′はD2およびD3を含み、か
つＥはE0およびE1を含む。これらの入力と出力
とは次に示す関係を有している。
Ｄ＝Amod3
D′＝A′mod3
Ｅ＝（Ａ＋A′）mod3
このように、出力Ｄ，D′およびＥに現われる
論理レベルは、入力ＡおよびA′へ与えられた論
理レベルのモジユロ３関数として規定される。第
２Ａ図および第２Ｂ図は、第１図のモジユロ３発
生器１０の入力と出力との関係を示す真理値表で
ある。
論理レベルは、入力ＡおよびA′へ与えられた論
理レベルのモジユロ３関数として規定される。第
２Ａ図および第２Ｂ図は、第１図のモジユロ３発
生器１０の入力と出力との関係を示す真理値表で
ある。
次に、第３図は、第１図のモジユロ３発生器１
０の構成をより詳細に説明するためのブロツク図
である。
０の構成をより詳細に説明するためのブロツク図
である。
第３図を参照して、この発明のモジユロ３発生
器１０は、複数の第１モジユール１１，１２，１
３，１４，１５，１６，１７および１８と、これ
に続く複数の第２モジユール２１，２２，２３，
２４，２５，２６および２７からなるアレイとか
ら構成されている。第１のモジユール１１ないし
１８は、入力データA0〜A15をそれぞれ２ビツト
ずつ受けるように並列に配置されている。
器１０は、複数の第１モジユール１１，１２，１
３，１４，１５，１６，１７および１８と、これ
に続く複数の第２モジユール２１，２２，２３，
２４，２５，２６および２７からなるアレイとか
ら構成されている。第１のモジユール１１ないし
１８は、入力データA0〜A15をそれぞれ２ビツト
ずつ受けるように並列に配置されている。
さらに、第４図は、第３図の第１モジユール１
１の構成を示すロジツク図であり、残りの第１モ
ジユール１２ないし１８も同じ構成を有している
ものとする。第１モジユール１１は、入力ビツト
対A0，A1を受ける２つの入力端子と、４個の論
理ゲート３１，３２，３３および３４と、出力デ
ータB0，０，B1および１を出力する４つの
出力端子とを含んでいる。
１の構成を示すロジツク図であり、残りの第１モ
ジユール１２ないし１８も同じ構成を有している
ものとする。第１モジユール１１は、入力ビツト
対A0，A1を受ける２つの入力端子と、４個の論
理ゲート３１，３２，３３および３４と、出力デ
ータB0，０，B1および１を出力する４つの
出力端子とを含んでいる。
ここで、第４図のロジツク構成から明らかなよ
うに、入力と出力との関係は次の式で表わされ
る。
うに、入力と出力との関係は次の式で表わされ
る。
B1＝A1 ０
B0＝1A0
さらに、この関係をすべての第１モジユール１
１ないし１８に適用するように一般式で表現する
と以下のように表わされる。すなわち、２つの入
力をＡ2KおよびＡ2K+1、４つの出力をＢ2K，2
Ｋ，Ｂ2K+1および2K+1（ここでＫ＝０，１，
２，３，４，５，６または７）とすると、 Ｂ2K+1＝Ａ2K+1 2K Ｂ2K＝2K+1Ａ2K 第３図において、上述の一般式に従つて第１モ
ジユール１１および１２から出力されたデータは
第２モジユール２１の入力に与えられ、第１モジ
ユール１３および１４から出力されたデータは第
２モジユール２２の入力に与えられ、第１モジユ
ール１５および１６から出力されたデータは第２
モジユール２３に与えられ、さらに第１モジユー
ル１７および１８から出力されたデータは第２モ
ジユール２４に与えられる。
１ないし１８に適用するように一般式で表現する
と以下のように表わされる。すなわち、２つの入
力をＡ2KおよびＡ2K+1、４つの出力をＢ2K，2
Ｋ，Ｂ2K+1および2K+1（ここでＫ＝０，１，
２，３，４，５，６または７）とすると、 Ｂ2K+1＝Ａ2K+1 2K Ｂ2K＝2K+1Ａ2K 第３図において、上述の一般式に従つて第１モ
ジユール１１および１２から出力されたデータは
第２モジユール２１の入力に与えられ、第１モジ
ユール１３および１４から出力されたデータは第
２モジユール２２の入力に与えられ、第１モジユ
ール１５および１６から出力されたデータは第２
モジユール２３に与えられ、さらに第１モジユー
ル１７および１８から出力されたデータは第２モ
ジユール２４に与えられる。
ここで第５図は、第３図の第２モジユール２１
の構成を示すロジツク図であり、他の第２モジユ
ール２２ないし２４も同じ構成を有しているもの
とする。第２モジユール２１は、入力データ
B0，０，B1，１，B2，２，B3および３
を受ける８個の入力端子と、６個のANDゲート
４１，４２，４３，４４，４５および４６と、２
個のORゲート４７および４８と、出力データ
C0，０，C1および１を出力する４つの出力
端子とを含んでいる。
の構成を示すロジツク図であり、他の第２モジユ
ール２２ないし２４も同じ構成を有しているもの
とする。第２モジユール２１は、入力データ
B0，０，B1，１，B2，２，B3および３
を受ける８個の入力端子と、６個のANDゲート
４１，４２，４３，４４，４５および４６と、２
個のORゲート４７および４８と、出力データ
C0，０，C1および１を出力する４つの出力
端子とを含んでいる。
ここで、第５図のロジツク構成から明らかなよ
うに入力と出力との関係は次の式で表わされる。
うに入力と出力との関係は次の式で表わされる。
C1＝B2B0＋３ 2B1＋B3 １ ０
C0＝３ 2B0＋B2 １ ０＋B3B1
さらに、第２モジユール２１ないし２４に適用
するように一般式で表現すると以下のように表わ
される。すなわち、８つの入力を、Ｂ2L，2L，
Ｂ2L+1，2L+1，Ｂ2L+2，2L+2，Ｂ2L+3および
2L+3、４つの出力をＣL，L，ＣL+1およびL+1
（ここでＬ＝０，２，４または６）とすると、 ＣL+1＝Ｂ2L+2Ｂ2L＋2L+3 2L+2Ｂ2L+1 ＋Ｂ2L+3 2L+1 2L ＣL＝2L+3 2L+2Ｂ2L＋Ｂ2L+2 2L+1 2L ＋Ｂ2L+3Ｂ2L+1 第３図において、上述の関係式に従つて第２モ
ジユール２１および２２から出力されたデータは
第２モジユール２５の入力に与えられ、第２モジ
ユール２３および２４から出力されたデータは第
２モジユール２６に与えられる。
するように一般式で表現すると以下のように表わ
される。すなわち、８つの入力を、Ｂ2L，2L，
Ｂ2L+1，2L+1，Ｂ2L+2，2L+2，Ｂ2L+3および
2L+3、４つの出力をＣL，L，ＣL+1およびL+1
（ここでＬ＝０，２，４または６）とすると、 ＣL+1＝Ｂ2L+2Ｂ2L＋2L+3 2L+2Ｂ2L+1 ＋Ｂ2L+3 2L+1 2L ＣL＝2L+3 2L+2Ｂ2L＋Ｂ2L+2 2L+1 2L ＋Ｂ2L+3Ｂ2L+1 第３図において、上述の関係式に従つて第２モ
ジユール２１および２２から出力されたデータは
第２モジユール２５の入力に与えられ、第２モジ
ユール２３および２４から出力されたデータは第
２モジユール２６に与えられる。
ここで、第２モジユール２５および２６は、第
２モジユール２１ないし２４と同様に第５図に示
したロジツク構成を有しているものとする。した
がつて、たとえば第２モジユール２５の入力と出
力との関係は、出力データをD0，０，D1およ
び１とすると、 D1＝C2C0＋３ 2C1＋C3 １ ０ D0＝３ 2C0＋C2 １ ０＋C3C1 これを一般的に表現すると、次のように表わさ
れる。すなわち、８つの入力を、Ｃ2M，2M，Ｃ
2M+1，2M+1，Ｃ2M+2，2M+2，Ｃ2M+3および2M
＋３（Ｍ＝０または２）とし、４つの出力をＤM，
M，ＤM+1およびM+1とすると ＤM+1＝Ｃ2M+2Ｃ2M＋2M+3 2M+2Ｃ2M+1 ＋Ｃ2M+3 2M+1 2M ＤM＝2M+3 2M+2Ｃ2M＋Ｃ2M+2 2M+1 2M ＋Ｃ2M+3Ｃ2M+1 ここで、第２モジユール２５の出力のうちD0お
よびD1は入力データＡ（A0〜A7）のモジユロ３剰
余としてモジユロ３発生器１０から出力され、第
２モジユール２６の出力のうちD2およびD3は入
力データA′（A8〜A15）のモジユロ３剰余として
モジユロ３発生器１０から出力される。
２モジユール２１ないし２４と同様に第５図に示
したロジツク構成を有しているものとする。した
がつて、たとえば第２モジユール２５の入力と出
力との関係は、出力データをD0，０，D1およ
び１とすると、 D1＝C2C0＋３ 2C1＋C3 １ ０ D0＝３ 2C0＋C2 １ ０＋C3C1 これを一般的に表現すると、次のように表わさ
れる。すなわち、８つの入力を、Ｃ2M，2M，Ｃ
2M+1，2M+1，Ｃ2M+2，2M+2，Ｃ2M+3および2M
＋３（Ｍ＝０または２）とし、４つの出力をＤM，
M，ＤM+1およびM+1とすると ＤM+1＝Ｃ2M+2Ｃ2M＋2M+3 2M+2Ｃ2M+1 ＋Ｃ2M+3 2M+1 2M ＤM＝2M+3 2M+2Ｃ2M＋Ｃ2M+2 2M+1 2M ＋Ｃ2M+3Ｃ2M+1 ここで、第２モジユール２５の出力のうちD0お
よびD1は入力データＡ（A0〜A7）のモジユロ３剰
余としてモジユロ３発生器１０から出力され、第
２モジユール２６の出力のうちD2およびD3は入
力データA′（A8〜A15）のモジユロ３剰余として
モジユロ３発生器１０から出力される。
第３図において上述の関係式に従つて第２モジ
ユール２５および２６から出力されたデータは第
２モジユール２７の入力に与えられる。ここで、
第２モジユール２７は第２モジユール２１ないし
２６と同様に第５図に示したロジツク構成を有し
ているものとする。したがつて、第２モジユール
２７の入力と出力との関係は出力データをE0，
E1とすると、 E1＝D2D0＋３ 2D1＋D3 １ ０ E0＝３ 2D0＋D2 １ ０＋D3D1 となり、これらのデータE0，E1がデータＡ＋
A′のモジユロ３剰余としてモジユロ３発生器１
０から出力されることになる。
ユール２５および２６から出力されたデータは第
２モジユール２７の入力に与えられる。ここで、
第２モジユール２７は第２モジユール２１ないし
２６と同様に第５図に示したロジツク構成を有し
ているものとする。したがつて、第２モジユール
２７の入力と出力との関係は出力データをE0，
E1とすると、 E1＝D2D0＋３ 2D1＋D3 １ ０ E0＝３ 2D0＋D2 １ ０＋D3D1 となり、これらのデータE0，E1がデータＡ＋
A′のモジユロ３剰余としてモジユロ３発生器１
０から出力されることになる。
第３図、第４図および第５図の構成において、
各第１モジユールは２レベルゲートを有し、各第
２モジユールも２レベルゲートを有しているの
で、第３図のモジユロ発生器１０の入力と出力と
の間にわずか６レベルまたは８レベルのゲートし
か介在しないという簡単な構成が達成されるとい
うことが理解されよう。
各第１モジユールは２レベルゲートを有し、各第
２モジユールも２レベルゲートを有しているの
で、第３図のモジユロ発生器１０の入力と出力と
の間にわずか６レベルまたは８レベルのゲートし
か介在しないという簡単な構成が達成されるとい
うことが理解されよう。
図示しかつ説明したモジユロ３発生器１０は、
それが他の同様なモジユールと組合わさつて用い
られて実質上任意の大きさの２進（または２進化
10進）のモジユロ３発生を与えるという形式のモ
ジユラであるということが理解されよう。
それが他の同様なモジユールと組合わさつて用い
られて実質上任意の大きさの２進（または２進化
10進）のモジユロ３発生を与えるという形式のモ
ジユラであるということが理解されよう。
第１図は、この発明のモジユラ・モジユロ３・
モジユールのブロツク図である。第２Ａ図および
第２Ｂ図は、第１図のモジユールのための部分的
な真理値表を示す図である。第２図は、第２Ａ図
および第２Ｂ図の関係を示す図である。第３図
は、第１図のモジユラ・モジユロ３・モジユール
を実現するための第１形式および第２形式のモジ
ユールの使用を描く詳細なブロツク図である。第
４図は、第３図に示される第１形式のモジユール
のロジツク図である。第５図は、第３図に示され
る第２形式のモジユールのロジツク図である。 図において、１０はモジユロ３発生器、１１，
１２，１３，１４，１５，１６，１７，１８は第
１モジユール、２１，２２，２３，２４，２５，
２６，２７は第２モジユール、３１，３２，３
３，３４は論理ゲート、４１，４２，４３，４
４，４５，４６はANDゲート、４７，４８はOR
ゲートを示す。
モジユールのブロツク図である。第２Ａ図および
第２Ｂ図は、第１図のモジユールのための部分的
な真理値表を示す図である。第２図は、第２Ａ図
および第２Ｂ図の関係を示す図である。第３図
は、第１図のモジユラ・モジユロ３・モジユール
を実現するための第１形式および第２形式のモジ
ユールの使用を描く詳細なブロツク図である。第
４図は、第３図に示される第１形式のモジユール
のロジツク図である。第５図は、第３図に示され
る第２形式のモジユールのロジツク図である。 図において、１０はモジユロ３発生器、１１，
１２，１３，１４，１５，１６，１７，１８は第
１モジユール、２１，２２，２３，２４，２５，
２６，２７は第２モジユール、３１，３２，３
３，３４は論理ゲート、４１，４２，４３，４
４，４５，４６はANDゲート、４７，４８はOR
ゲートを示す。
Claims (1)
- 【特許請求の範囲】 １ A0，A1，A2，A3，A4，A5，A6およびA7と
して指定された８ビツトからなる第１の２進化数
値データと、A8，A9，A10，A11，A12，A13，A14
およびA15として指定された８ビツトからなる第
２の２進化数値データとを並列に受けるための16
個の入力端子と、 前記入力端子を介してA0およびA1を受信する
第１のモジユラ第１手段１１と、 前記入力端子を介してA2およびA3を受信する
第２のモジユラ第１手段１２と、 前記入力端子を介してA4およびA5を受信する
第３のモジユラ第１手段１３と、 前記入力端子を介してA6およびA7を受信する
第４のモジユラ第１手段１４と、 前記入力端子を介してA8およびA9を受信する
第５のモジユラ第１手段１５と、 前記入力端子を介してA10およびA11を受信す
る第６のモジユラ第１手段１６と、 前記入力端子を介してA12およびA13を受信す
る第７のモジユラ第１手段１７と、 前記入力端子を介してA14およびA15を受信す
る第８のモジユラ第１手段１８とを備え、 前記第１、第２、第３、第４、第５、第６、第
７および第８のモジユラ第１手段はそれぞれ、Ａ
2KおよびＡ2K+1（Ｋ＝０，１，２，３，４，５，
６または７）を受けてＢ2K，2K，Ｂ2K+1および
2K+1として指定された４ビツト２進化数値デー
タを出力し、ここでＢ2K+1＝Ａ2K+1 2KおよびＢ2
Ｋ＝2K+1Ａ2Kであり、 前記第１および第２のモジユラ第１手段出力を
受信する第１のモジユラ第２手段２１と、 前記第３および第４のモジユラ第１手段出力を
受信する第２のモジユラ第２手段２２と、 前記第５および第６のモジユラ第１手段出力を
受信する第３のモジユラ第２手段２３と、 前記第７および第８のモジユラ第１手段出力を
受信する第４のモジユラ第２手段２４とをさらに
備え、 前記第１、第２、第３および第４のモジユラ第
２手段はそれぞれ、Ｂ2L，2L，Ｂ2L+1，2L+
１，Ｂ2L+2，2L+2，Ｂ2L+3および2L+3（Ｌ＝
０，２，４または６）を受けてＣL，L，ＣL+1
およびL+1として指定された４ビツト２進化数
値データを出力し、ここでＣL+1＝Ｂ2L+2Ｂ2L＋
2L+3 2L+2Ｂ2L+1＋Ｂ2L+3 2L+1 2LおよびＣL＝
2L+3 2L+2Ｂ2L＋Ｂ2L+2 2L+1 2L＋Ｂ2L+3Ｂ2L+
１であり、 前記第１および第２のモジユラ第２手段出力を
受信する第５のモジユラ第２手段２５と、 前記第３および第４のモジユラ第２手段出力を
受信する第６のモジユラ第２手段２６とをさらに
備え、 前記第１および第２のモジユラ第２手段はそれ
ぞれ、Ｃ2M，2M，Ｃ2M+1，2M+1，Ｃ2M+2，2M
＋２，Ｃ2M+3および2M+3（Ｍ＝０または２）を受
けてＤM，M，ＤM+1およびM+1として指定され
た４ビツト２進化数値データを出力し、ここでＤ
M+1＝Ｃ2M+2Ｃ2M＋2M+3 2M+2Ｃ2M+1＋Ｃ2M+3 2M
＋１ 2MおよびＤM＝2M+3 2M+2Ｃ2M＋Ｃ2M+2 2M+
１ 2M＋Ｃ2M+3Ｃ2M+1であり、 前記第５および第６のモジユラ第２手段出力を
受信する第７のモジユラ第２手段２７をさらに備
え、 前記第７のモジユラ第２手段は、D0，０，
D1，１，D2，２，D3および３を受けてE0
およびE1を出力し、ここでE1＝D2D0＋３ 2D1
＋D3 １ ０およびE0＝３ 2D0＋D2 １ ０
＋D3D1であり、 前記第５のモジユラ第２手段から出力される
D0およびD1を前記第１の２進化数値データのモ
ジユロ３剰余として出力するための２つの出力端
子と、 前記第６のモジユラ第２手段から出力される
D2およびD3を前記第２の２進化数値データのモ
ジユロ３剰余として出力するための２つの出力端
子と、 前記第７のモジユラ第２手段から出力される
E0およびE1を前記第１および第２の２進化数値
データの和のモジユラ３剰余として出力するため
の２つの出力端子とをさらに備えた、モジユラ・
モジユロ３・モジユール。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/852,445 US4190893A (en) | 1977-11-17 | 1977-11-17 | Modular modulo 3 module |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5475958A JPS5475958A (en) | 1979-06-18 |
| JPS6221293B2 true JPS6221293B2 (ja) | 1987-05-12 |
Family
ID=25313352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13569478A Granted JPS5475958A (en) | 1977-11-17 | 1978-11-01 | Modular modulo 3 module |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4190893A (ja) |
| JP (1) | JPS5475958A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4555769A (en) * | 1983-05-25 | 1985-11-26 | International Business Machines Corporation | Circuit apparatus for generating modulus-N residues |
| JPS6270936A (ja) * | 1985-09-24 | 1987-04-01 | Nec Corp | モジユロ３剰余発生器 |
| US5214599A (en) * | 1986-12-19 | 1993-05-25 | Magerman David M | Advanced dimensional processing with division |
| US6728743B2 (en) * | 2001-01-04 | 2004-04-27 | Mellanox Technologies Ltd. | Modulo remainder generator |
| US7739323B2 (en) * | 2006-06-20 | 2010-06-15 | International Business Machines Corporation | Systems, methods and computer program products for providing a combined moduli-9 and 3 residue generator |
| GB2456406B (en) * | 2008-01-16 | 2012-02-29 | Ibm | Apparatus comprising a counter reduction tree for calculation of a residue of an operand |
| US8566383B2 (en) * | 2008-10-17 | 2013-10-22 | International Business Machines Corporation | Distributed residue-checking of a floating point unit |
| KR101179932B1 (ko) * | 2008-12-10 | 2012-09-07 | 한국전자통신연구원 | 모듈러 3 연산 장치 및 방법 |
| US8930431B2 (en) | 2010-12-15 | 2015-01-06 | International Business Machines Corporation | Parallel computation of a remainder by division of a sequence of bytes |
| US8984039B2 (en) * | 2012-02-06 | 2015-03-17 | International Business Machines Corporation | Residue-based error detection for a processor execution unit that supports vector operations |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3609324A (en) * | 1968-02-10 | 1971-09-28 | Zeiss Stiftung | Method and apparatus for measuring the purity ratio of intermediate products in sugar manufacture |
| US3980874A (en) * | 1975-05-09 | 1976-09-14 | Burroughs Corporation | Binary to modulo M translation |
-
1977
- 1977-11-17 US US05/852,445 patent/US4190893A/en not_active Expired - Lifetime
-
1978
- 1978-11-01 JP JP13569478A patent/JPS5475958A/ja active Granted
Non-Patent Citations (3)
| Title |
|---|
| ERROR DETECTING LOGIC FOR DIGITAL COMPUTERS=1968 * |
| IBM JOURNAL OF RESEARCH AND DEVELOPMENT=1970M9 * |
| IBMJOURNAL OF RESEARCH AND DEVELOPMENT=1970M9 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5475958A (en) | 1979-06-18 |
| US4190893A (en) | 1980-02-26 |
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