JP3142745B2 - エラー訂正コード変換システム及び方法 - Google Patents
エラー訂正コード変換システム及び方法Info
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- JP3142745B2 JP3142745B2 JP07145906A JP14590695A JP3142745B2 JP 3142745 B2 JP3142745 B2 JP 3142745B2 JP 07145906 A JP07145906 A JP 07145906A JP 14590695 A JP14590695 A JP 14590695A JP 3142745 B2 JP3142745 B2 JP 3142745B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- Probability & Statistics with Applications (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般にデジタル・デー
タ・ストリングにおけるエラーを訂正するためのシステ
ムと方法に関する。特に本発明は、デジタル・データを
あるエラー訂正コード（ＥＣＣ）・フォーマットから他
のＥＣＣフォーマットに変換する場合のＥＣＣコード技
術を実行する効率的なシステム・アーキテクチャ及びそ
の方法に関する。
タ・ストリングにおけるエラーを訂正するためのシステ
ムと方法に関する。特に本発明は、デジタル・データを
あるエラー訂正コード（ＥＣＣ）・フォーマットから他
のＥＣＣフォーマットに変換する場合のＥＣＣコード技
術を実行する効率的なシステム・アーキテクチャ及びそ
の方法に関する。
【０００２】
【従来の技術】デジタル・データの記憶、伝送、或いは
処理などの動作中に誘発されるデジタル・データ・ビッ
ト・ストリングにおけるソフト・エラーまたはハード・
エラーを検出及び訂正する技術はコンピュータ産業にお
いてよく知られている。現在、デジタル・データの全て
のビット・ストリングが正しく情報を表すかの確認、或
いは少なくとも情報がエラーを有するかの検出のため
に、例えばハミング・コードによって特徴づけられるよ
うに、データ・ビットを処理するのが一般的である。
処理などの動作中に誘発されるデジタル・データ・ビッ
ト・ストリングにおけるソフト・エラーまたはハード・
エラーを検出及び訂正する技術はコンピュータ産業にお
いてよく知られている。現在、デジタル・データの全て
のビット・ストリングが正しく情報を表すかの確認、或
いは少なくとも情報がエラーを有するかの検出のため
に、例えばハミング・コードによって特徴づけられるよ
うに、データ・ビットを処理するのが一般的である。
【０００３】エラーの検出及び訂正には、実際のデータ
を表すストリングに特別のビットであるチェックビット
を含めさせるのが一般的であり、この組合わせのビット
・ストリングを使用してシンドローム及びエラー・ポイ
ンタによりエラーの検出及び訂正を行う。これらの最終
目標は、データ・ビット・ストリングにおけるエラーの
存在の検出並びに対策のためにエラー位置を識別するこ
とである。
を表すストリングに特別のビットであるチェックビット
を含めさせるのが一般的であり、この組合わせのビット
・ストリングを使用してシンドローム及びエラー・ポイ
ンタによりエラーの検出及び訂正を行う。これらの最終
目標は、データ・ビット・ストリングにおけるエラーの
存在の検出並びに対策のためにエラー位置を識別するこ
とである。
【０００４】エラー訂正は、外部の物理的現象によりデ
ータ・ビットのスプリアス、すなわちソフト・エラーが
生じ易いデジタル・データ転送システム及びデジタル・
データ記憶システムで特に行われる。エラー訂正は、装
置の永久的故障などによって生じるハード・エラーの処
理と同じ重要さがある。本発明の実施例が目指す具体例
では、装置の小型化のためにエラーの混在を招くおそれ
がある集積回路ダイナミック・メモリ装置（ＤＲＡＭ）
でのデータの記憶が含まれる。
ータ・ビットのスプリアス、すなわちソフト・エラーが
生じ易いデジタル・データ転送システム及びデジタル・
データ記憶システムで特に行われる。エラー訂正は、装
置の永久的故障などによって生じるハード・エラーの処
理と同じ重要さがある。本発明の実施例が目指す具体例
では、装置の小型化のためにエラーの混在を招くおそれ
がある集積回路ダイナミック・メモリ装置（ＤＲＡＭ）
でのデータの記憶が含まれる。
【０００５】現在、様々な異なるＥＣＣ技術が知られて
おり、使用されている。代表例では、単一ビット・エラ
ー訂正と２重ビット・エラー検出能力を有する１つの長
データ・ワード、単一ビット・エラー訂正と２重ビット
・エラー検出能力を有する２つ（以上）の短データ・ワ
ード、及び多重ビット・エラー訂正能力を有する１つの
長データ・ワードを有するアプリケーションが含まれ
る。ある形式から他の形式への移行は、関連チェックビ
ットの変換が必要である。
おり、使用されている。代表例では、単一ビット・エラ
ー訂正と２重ビット・エラー検出能力を有する１つの長
データ・ワード、単一ビット・エラー訂正と２重ビット
・エラー検出能力を有する２つ（以上）の短データ・ワ
ード、及び多重ビット・エラー訂正能力を有する１つの
長データ・ワードを有するアプリケーションが含まれ
る。ある形式から他の形式への移行は、関連チェックビ
ットの変換が必要である。
【０００６】ＥＣＣを使用する場合、ＥＣＣ符号化ビッ
ト・ストリングの形で記憶、または伝送されるデータの
効率的変換が重要である。例えば広いバスまたは無線周
波媒体を介して記憶または伝送させるために、２つまた
は４つの３２ビット長ワードを結合して６４ビットまた
は１２８ビットのストリングをそれぞれ構成し、後でこ
の結合ビット・ストリングを３２ビット長ワードへ分割
する方法は一般に行われている。このような形式のデー
タ処理が行われる理由は、データ・ビット数とチェック
・ビット数の比という点で、データ・ストリングの長さ
が増すほど、エラーの検出及び訂正がより効率よく行わ
れるという事実に起因する。
ト・ストリングの形で記憶、または伝送されるデータの
効率的変換が重要である。例えば広いバスまたは無線周
波媒体を介して記憶または伝送させるために、２つまた
は４つの３２ビット長ワードを結合して６４ビットまた
は１２８ビットのストリングをそれぞれ構成し、後でこ
の結合ビット・ストリングを３２ビット長ワードへ分割
する方法は一般に行われている。このような形式のデー
タ処理が行われる理由は、データ・ビット数とチェック
・ビット数の比という点で、データ・ストリングの長さ
が増すほど、エラーの検出及び訂正がより効率よく行わ
れるという事実に起因する。
【０００７】例えば、単一ビット訂正と２重ビット検出
を６４ビットのストリングに対して行うのであれば、合
計で７２ビット（６４＋８）を要する。一方、同じこと
を２つの３２ビット・ストリングに対して行う場合は、
合計で７８ビット（３２＋７と３２＋７）を要する。
を６４ビットのストリングに対して行うのであれば、合
計で７２ビット（６４＋８）を要する。一方、同じこと
を２つの３２ビット・ストリングに対して行う場合は、
合計で７８ビット（３２＋７と３２＋７）を要する。
【０００８】集積回路記憶装置にはソフト・エラーが生
じ易いという認識から、一般にデータは２つまたは４つ
の３２ビット・ワードをそれぞれ６４ビット、または１
２８ビットのグループに組合わせて関連チェックビット
と共にＤＲＡＭに記憶される。例えば２つの３２ビット
・ワードを１４のチェックビットを持つ１つの７８ビッ
ト・ストリングへ組合わせると、４ビットまでのエラー
を訂正できる。対照的に３２ビット・ワードの各々が７
つのチェックビットでそれぞれ処理される場合、３２ビ
ット・ワードにつき最大で１ビットのエラー訂正と２ビ
ットのエラー検出が可能である。エラー訂正は、単なる
エラー検出より相当価値がある能力である。従って、エ
ラーの生じる可能性があるデータ記憶においては、ワー
ドを組合わせて記憶させることが効率的である。広いバ
スを介して長いビット・ストリングを伝送する場合にも
同じことがいえる。一方、集積回路チップでデータを入
出力する場合は、チップのピンによる制限上、短いビッ
ト・ストリングのデータを使用することが好ましい。
じ易いという認識から、一般にデータは２つまたは４つ
の３２ビット・ワードをそれぞれ６４ビット、または１
２８ビットのグループに組合わせて関連チェックビット
と共にＤＲＡＭに記憶される。例えば２つの３２ビット
・ワードを１４のチェックビットを持つ１つの７８ビッ
ト・ストリングへ組合わせると、４ビットまでのエラー
を訂正できる。対照的に３２ビット・ワードの各々が７
つのチェックビットでそれぞれ処理される場合、３２ビ
ット・ワードにつき最大で１ビットのエラー訂正と２ビ
ットのエラー検出が可能である。エラー訂正は、単なる
エラー検出より相当価値がある能力である。従って、エ
ラーの生じる可能性があるデータ記憶においては、ワー
ドを組合わせて記憶させることが効率的である。広いバ
スを介して長いビット・ストリングを伝送する場合にも
同じことがいえる。一方、集積回路チップでデータを入
出力する場合は、チップのピンによる制限上、短いビッ
ト・ストリングのデータを使用することが好ましい。
【０００９】図１は、ＥＣＣを変換するのに従来使用さ
れているオペレーション並びに関連論理レベルを機能ブ
ロック図によって概略的に示した図である。ここでは、
システム・メモリ１に記憶された６４ビット・ワード
が、バス２及び３への出力として与えられる１対の３２
ビット・ワードに変換される。システム・メモリ１から
与えられラッチ４に保持される情報は、６４データ・ビ
ットと８チェックビットとで構成する。バス２及び３の
対応する出力は、各々３２データ・ビットと７チェック
ビットとで構成する。長い７２ビットのストリングがＤ
ＲＡＭ内で使用され、メモリ・アレイのコストを下げ
る。これはストリングが長くなるほど、必要なチェック
ビットの割合が小さくなるからである。バス２及び３
は、次の論理レベルで複数のチップと共用可能な３２ビ
ット・データを使用する。各３２ビット・データには７
つのチェックビットが付加されるが、これは１ビットの
エラー訂正と２ビットのエラー検出の能力がある。
れているオペレーション並びに関連論理レベルを機能ブ
ロック図によって概略的に示した図である。ここでは、
システム・メモリ１に記憶された６４ビット・ワード
が、バス２及び３への出力として与えられる１対の３２
ビット・ワードに変換される。システム・メモリ１から
与えられラッチ４に保持される情報は、６４データ・ビ
ットと８チェックビットとで構成する。バス２及び３の
対応する出力は、各々３２データ・ビットと７チェック
ビットとで構成する。長い７２ビットのストリングがＤ
ＲＡＭ内で使用され、メモリ・アレイのコストを下げ
る。これはストリングが長くなるほど、必要なチェック
ビットの割合が小さくなるからである。バス２及び３
は、次の論理レベルで複数のチップと共用可能な３２ビ
ット・データを使用する。各３２ビット・データには７
つのチェックビットが付加されるが、これは１ビットの
エラー訂正と２ビットのエラー検出の能力がある。
【００１０】ラッチ４に保持された入力データ及びチェ
ックビットの組合わせの７２ビットは、シンドローム・
ジェネレータ６に与えられ、それとともに未訂正の６４
ビットのデータがメモリ・データ訂正ブロック７に送ら
れる。従来の方法で、シンドローム・ジェネレータ６
は、８ビットのシンドロームを生成する。この８ビット
のシンドロームは、データ・エラー・ポインタ・ジェネ
レータ８で論理的に組合わされ６４ビットのエラー・ポ
インタを生成する。エラー・ポインタは、ラッチ４から
得た６４ビットの未訂正データの訂正位置を識別する。
次にメモリ・データ訂正ブロック７からの６４ビットの
訂正済みデータは、２つの３２ビット・データ・ワード
に分割される。図１に示されるように、これらの３２ビ
ット・ワードはそれぞれチェックビット・ジェネレータ
９及び１１に供給され、そこでエラー訂正のための７つ
のチェックビットを生成するのに使用される。
ックビットの組合わせの７２ビットは、シンドローム・
ジェネレータ６に与えられ、それとともに未訂正の６４
ビットのデータがメモリ・データ訂正ブロック７に送ら
れる。従来の方法で、シンドローム・ジェネレータ６
は、８ビットのシンドロームを生成する。この８ビット
のシンドロームは、データ・エラー・ポインタ・ジェネ
レータ８で論理的に組合わされ６４ビットのエラー・ポ
インタを生成する。エラー・ポインタは、ラッチ４から
得た６４ビットの未訂正データの訂正位置を識別する。
次にメモリ・データ訂正ブロック７からの６４ビットの
訂正済みデータは、２つの３２ビット・データ・ワード
に分割される。図１に示されるように、これらの３２ビ
ット・ワードはそれぞれチェックビット・ジェネレータ
９及び１１に供給され、そこでエラー訂正のための７つ
のチェックビットを生成するのに使用される。
【００１１】図１のブロックの右側に、従来の典型的な
設計で機能を実行するのに必要な論理レベルの数が示さ
れている。図示のように、変換は１３レベルの論理を必
要とする。各レベルが少なくとも１つの論理ゲートを表
すので、システム・クロック周波数が増加する場合に、
変換における遅延が問題になる。
設計で機能を実行するのに必要な論理レベルの数が示さ
れている。図示のように、変換は１３レベルの論理を必
要とする。各レベルが少なくとも１つの論理ゲートを表
すので、システム・クロック周波数が増加する場合に、
変換における遅延が問題になる。
【００１２】
【発明が解決しようとする課題】長いビット・ストリン
グと短いビット・ストリングの間でデータ変換を行う従
来のシステムは、最初のデータ・ビット・ストリングの
エラーを訂正し、次に訂正済みデータ・ビット・ストリ
ングを使用して変換形式のデータのチェックビットを生
成するアーキテクチャを使用する。残念なことにこのプ
ロセスは、訂正及びチェックビット生成を実行するのに
１３程度の集積回路の論理レベルを介する処理を一般に
要する。効率的なビット処理、エラー訂正及びデータ転
送が重要であるとすれば、可能な限り少ない論理レベル
での変換達成が必要である。
グと短いビット・ストリングの間でデータ変換を行う従
来のシステムは、最初のデータ・ビット・ストリングの
エラーを訂正し、次に訂正済みデータ・ビット・ストリ
ングを使用して変換形式のデータのチェックビットを生
成するアーキテクチャを使用する。残念なことにこのプ
ロセスは、訂正及びチェックビット生成を実行するのに
１３程度の集積回路の論理レベルを介する処理を一般に
要する。効率的なビット処理、エラー訂正及びデータ転
送が重要であるとすれば、可能な限り少ない論理レベル
での変換達成が必要である。
【００１３】
【課題を解決するための手段】本発明に従うＥＣＣ変換
システムは、データ・ビットの第１のビット・ストリン
グ及びチェック・ビットの第２のストリングを含む未訂
正の入力ビットを受信する手段と、入力からエラー・ポ
インタを生成する手段と、第１のデータ・ビット・スト
リングを使用してチェックビットを生成する手段と、エ
ラー・ポインタを使用して第１のデータ・ビット・スト
リング及び生成チェックビットの両方を訂正する手段と
を有する。本発明は、このようなシステムによる変換方
法も提供する。
システムは、データ・ビットの第１のビット・ストリン
グ及びチェック・ビットの第２のストリングを含む未訂
正の入力ビットを受信する手段と、入力からエラー・ポ
インタを生成する手段と、第１のデータ・ビット・スト
リングを使用してチェックビットを生成する手段と、エ
ラー・ポインタを使用して第１のデータ・ビット・スト
リング及び生成チェックビットの両方を訂正する手段と
を有する。本発明は、このようなシステムによる変換方
法も提供する。
【００１４】本発明の好ましい実施例では、複数のデー
タ・ワード及びチェックビットを含む入力ビット・スト
リングは、通常、ＤＲＡＭである記憶媒体から受け取
る。未訂正入力データは、分割などによる再フォーマッ
トに際し、再フォーマットされたデータのためのチェッ
クビットを生成するのに使用される。それと同時に、シ
ンドロームが元の入力データから生成される。入力デー
タ・エラー訂正ポインタはシンドロームから導き出され
る。これらの入力データ・エラー・ポインタは、再フォ
ーマットされた入力データと新たなチェックビットの両
方を訂正するのに使用される。新たなチェックビット及
びシンドロームの同時生成は、論理レベルの数を従来技
術の代表的な１３から１０に減少させ、それに応じて変
換速度をかなり高める。
タ・ワード及びチェックビットを含む入力ビット・スト
リングは、通常、ＤＲＡＭである記憶媒体から受け取
る。未訂正入力データは、分割などによる再フォーマッ
トに際し、再フォーマットされたデータのためのチェッ
クビットを生成するのに使用される。それと同時に、シ
ンドロームが元の入力データから生成される。入力デー
タ・エラー訂正ポインタはシンドロームから導き出され
る。これらの入力データ・エラー・ポインタは、再フォ
ーマットされた入力データと新たなチェックビットの両
方を訂正するのに使用される。新たなチェックビット及
びシンドロームの同時生成は、論理レベルの数を従来技
術の代表的な１３から１０に減少させ、それに応じて変
換速度をかなり高める。
【００１５】
【実施例】図２は、図１と同様の変換を行う本発明の実
施例を示す。すなわち、７２（６４＋８）ビットのフォ
ーマットで記憶されたデータを２つの３９（３２＋７）
ビットのフォーマットで使用されるデータに変換する。
図２に示される破線より上方の機能を実行するのに必要
な論理レベルは、図１で同様に破線で区分けされた従来
技術の数と同じであるが、図１の破線より下方で生じる
変換オペレーションの実行に必要な６つの論理レベルと
比較して、本発明は同じ機能を僅か３つの論理レベルで
実行することができる。
施例を示す。すなわち、７２（６４＋８）ビットのフォ
ーマットで記憶されたデータを２つの３９（３２＋７）
ビットのフォーマットで使用されるデータに変換する。
図２に示される破線より上方の機能を実行するのに必要
な論理レベルは、図１で同様に破線で区分けされた従来
技術の数と同じであるが、図１の破線より下方で生じる
変換オペレーションの実行に必要な６つの論理レベルと
比較して、本発明は同じ機能を僅か３つの論理レベルで
実行することができる。
【００１６】上述の改良が可能になったのは、チェック
ビットの生成に使用されるデータがチェックビット生成
の段階で疑わしい正確度であっても、シンドローム生成
と同時に比較的複雑なチェックビット生成機能を実行し
ているからである。
ビットの生成に使用されるデータがチェックビット生成
の段階で疑わしい正確度であっても、シンドローム生成
と同時に比較的複雑なチェックビット生成機能を実行し
ているからである。
【００１７】図２に示されるように、ラッチ４からの６
４ビットの未訂正データは、２つの３２ビット・ワード
・セグメントに分割され、それぞれチェックビット・ジ
ェネレータ１２及び１３に与えられる。チェックビット
・ジェネレータ１２及び１３は、それぞれの３２ビット
・データ・ストリングに対して７ビット長のチェックビ
ットを生成する。しかしながら、この段階でのデータの
正確度は疑わしいので、該データから生成されたチェッ
クビットも疑わしい。しかし、破線の下方で実行される
オペレーションが、チェックビット・エラー・ポインタ
の生成と早期に生成されたチェックビットの訂正とを含
んでいるとしても、チェックビットの訂正はチェックビ
ットの生成よりかなり速く達成される。
４ビットの未訂正データは、２つの３２ビット・ワード
・セグメントに分割され、それぞれチェックビット・ジ
ェネレータ１２及び１３に与えられる。チェックビット
・ジェネレータ１２及び１３は、それぞれの３２ビット
・データ・ストリングに対して７ビット長のチェックビ
ットを生成する。しかしながら、この段階でのデータの
正確度は疑わしいので、該データから生成されたチェッ
クビットも疑わしい。しかし、破線の下方で実行される
オペレーションが、チェックビット・エラー・ポインタ
の生成と早期に生成されたチェックビットの訂正とを含
んでいるとしても、チェックビットの訂正はチェックビ
ットの生成よりかなり速く達成される。
【００１８】再び図２を参照すると、データ・エラー・
ポインタ・ジェネレータ８からの６４ビットは、システ
ム・メモリ１から読み出された６４ビット・データのど
のビットが訂正されるのかを識別するためにメモリ・デ
ータ訂正ブロック７に与えられる。
ポインタ・ジェネレータ８からの６４ビットは、システ
ム・メモリ１から読み出された６４ビット・データのど
のビットが訂正されるのかを識別するためにメモリ・デ
ータ訂正ブロック７に与えられる。
【００１９】また、本発明の実施例は変換出力の各ビッ
ト・ストリングのためのチェックビット・エラー・ポイ
ンタ１４及び１６を有する。各チェックビット・エラー
・ポインタは、データ・エラー・ポインタ・ジェネレー
タ８から３２ビットの出力を受ける。次に各チェックビ
ット・エラー・ポインタ１４及び１６は、誤っている可
能性があるメモリ・データから生成された７ビットのチ
ェックビットを訂正するために、それぞれ７ビットのエ
ラー・ポインタを生成する。チェックビットの訂正は、
チェックビット・エラー・ポインタ１４及び１６にそれ
ぞれ対応するチェックビット訂正ブロック１７及び１８
で実行される。
ト・ストリングのためのチェックビット・エラー・ポイ
ンタ１４及び１６を有する。各チェックビット・エラー
・ポインタは、データ・エラー・ポインタ・ジェネレー
タ８から３２ビットの出力を受ける。次に各チェックビ
ット・エラー・ポインタ１４及び１６は、誤っている可
能性があるメモリ・データから生成された７ビットのチ
ェックビットを訂正するために、それぞれ７ビットのエ
ラー・ポインタを生成する。チェックビットの訂正は、
チェックビット・エラー・ポインタ１４及び１６にそれ
ぞれ対応するチェックビット訂正ブロック１７及び１８
で実行される。
【００２０】チェックビット訂正ブロック１７及び１８
の出力は、各３２ビット・ストリングのデータに対応す
る７ビットの訂正済みチェックビットである。それらを
データと組合せることにより、２つの３９ビット長のス
トリングが構成され、これは引き続く処理オペレーショ
ンにおいて１つのエラーの訂正及び２つのエラーの検出
が可能である。通常、これらの３９ビットは対応するラ
ッチ、例えばラッチ１９及び２１に入力される。
の出力は、各３２ビット・ストリングのデータに対応す
る７ビットの訂正済みチェックビットである。それらを
データと組合せることにより、２つの３９ビット長のス
トリングが構成され、これは引き続く処理オペレーショ
ンにおいて１つのエラーの訂正及び２つのエラーの検出
が可能である。通常、これらの３９ビットは対応するラ
ッチ、例えばラッチ１９及び２１に入力される。
【００２１】図２の右側に示された論理レベル数を再び
注目すると、本発明による変換は、図１に示される従来
技術の１３レベルに対して１０レベルで実行できる。こ
れは、論理ゲート遅延のおよそ２５％の減少である。
注目すると、本発明による変換は、図１に示される従来
技術の１３レベルに対して１０レベルで実行できる。こ
れは、論理ゲート遅延のおよそ２５％の減少である。
【００２２】様々なブロックへの入出力信号は、図２で
英数字によって示され、これらは図３乃至図７の論理図
において同様な英数字で識別される。図３及び図４は、
シンドローム・ジェネレータ６及びデータ・エラー・ポ
インタ・ジェネレータ８における論理を示す。図８に示
されるシンドローム・テーブルは、図４のデータ・エラ
ー・ポインタ・ジェネレータ８のＡＮＤゲートへの入力
を指定するのに使用される２進論理を定義する。８つの
シンドローム信号（ＳＡ０乃至ＳＡ７）は、ＡＮＤゲー
トへの入力であり、一方、出力は訂正信号（Ｆ０乃至Ｆ
６３）である。６４ビットの訂正信号はメモリ・データ
訂正ブロック７で６４ビットのデータ（Ｄ０乃至Ｄ６
３）を訂正するのに使用され、出力として訂正済みデー
タ（ＣＤ０乃至ＣＤ６３）を与える。
英数字によって示され、これらは図３乃至図７の論理図
において同様な英数字で識別される。図３及び図４は、
シンドローム・ジェネレータ６及びデータ・エラー・ポ
インタ・ジェネレータ８における論理を示す。図８に示
されるシンドローム・テーブルは、図４のデータ・エラ
ー・ポインタ・ジェネレータ８のＡＮＤゲートへの入力
を指定するのに使用される２進論理を定義する。８つの
シンドローム信号（ＳＡ０乃至ＳＡ７）は、ＡＮＤゲー
トへの入力であり、一方、出力は訂正信号（Ｆ０乃至Ｆ
６３）である。６４ビットの訂正信号はメモリ・データ
訂正ブロック７で６４ビットのデータ（Ｄ０乃至Ｄ６
３）を訂正するのに使用され、出力として訂正済みデー
タ（ＣＤ０乃至ＣＤ６３）を与える。
【００２３】チェックビット・エラー・ポインタ・ブロ
ック１４及び１６の論理が図５で示され、基本的にＯＲ
ゲートで構成されている。実施例では訂正シンドローム
・ビット（ＦＳ０乃至ＦＳ６）は、図９のテーブルによ
って定義される訂正ビット（Ｆ０乃至Ｆ６３）から導き
出される。
ック１４及び１６の論理が図５で示され、基本的にＯＲ
ゲートで構成されている。実施例では訂正シンドローム
・ビット（ＦＳ０乃至ＦＳ６）は、図９のテーブルによ
って定義される訂正ビット（Ｆ０乃至Ｆ６３）から導き
出される。
【００２４】メモリ・データ訂正ブロック７は図６に示
されるようにデータ・ビット位置対応のＸＯＲ論理で構
成される。ビット位置毎の訂正済みデータ出力（ＣＤ０
乃至ＣＤ６３）は、訂正ビット（Ｆ０乃至Ｆ６３）及び
対応するデータ・ビット（Ｄ０乃至Ｄ６３）の排他的論
理和（ＸＯＲ）の結果である。同様にチェックビット訂
正ブロック１７及び１８も、図７に示されるように、ビ
ット位置対応のＸＯＲゲートで構成される。訂正済みチ
ェックビット（ＣＣ０乃至ＣＣ６）は、未訂正チェック
ビット（ＣＢ０乃至ＣＢ６）及び訂正シンドローム入力
（ＦＳ０乃至ＦＳ６）の対応するビットの排他的論理和
によってそれぞれ定義される。本実施例ではＡＮＤ、Ｏ
Ｒ及びＸＯＲゲートが使用されているが、ＮＡＮＤ、Ｎ
ＯＲ及びＸＮＯＲゲートを使用して、機能的に等価な論
理を構成することもできる。
されるようにデータ・ビット位置対応のＸＯＲ論理で構
成される。ビット位置毎の訂正済みデータ出力（ＣＤ０
乃至ＣＤ６３）は、訂正ビット（Ｆ０乃至Ｆ６３）及び
対応するデータ・ビット（Ｄ０乃至Ｄ６３）の排他的論
理和（ＸＯＲ）の結果である。同様にチェックビット訂
正ブロック１７及び１８も、図７に示されるように、ビ
ット位置対応のＸＯＲゲートで構成される。訂正済みチ
ェックビット（ＣＣ０乃至ＣＣ６）は、未訂正チェック
ビット（ＣＢ０乃至ＣＢ６）及び訂正シンドローム入力
（ＦＳ０乃至ＦＳ６）の対応するビットの排他的論理和
によってそれぞれ定義される。本実施例ではＡＮＤ、Ｏ
Ｒ及びＸＯＲゲートが使用されているが、ＮＡＮＤ、Ｎ
ＯＲ及びＸＮＯＲゲートを使用して、機能的に等価な論
理を構成することもできる。
【００２５】本発明は、任意のＥＣＣ変換に適用でき
る。例えば、メモリは揮発性及び不揮発性のいずれであ
ってもよい。また、データ・ビットの数を変更する他の
デジタルＥＣＣ符号化情報操作にも適用できる。重要な
利点は、論理レベル数及び対応するゲート遅延を減じる
ことである。
る。例えば、メモリは揮発性及び不揮発性のいずれであ
ってもよい。また、データ・ビットの数を変更する他の
デジタルＥＣＣ符号化情報操作にも適用できる。重要な
利点は、論理レベル数及び対応するゲート遅延を減じる
ことである。
【００２６】図１０は、本発明の概要を示す。すなわ
ち、本発明はエラー訂正ポインタ情報がシンドローム・
ジェネレータ２３で生成されている間に、新チェックビ
ット生成ブロック２２において未訂正入力データからチ
ェックビットを生成する。続いて、データ訂正ブロック
２４及び新チェックビット訂正ブロック２６で入力デー
タ及びチェックビットのエラーが同時に訂正される。
ち、本発明はエラー訂正ポインタ情報がシンドローム・
ジェネレータ２３で生成されている間に、新チェックビ
ット生成ブロック２２において未訂正入力データからチ
ェックビットを生成する。続いて、データ訂正ブロック
２４及び新チェックビット訂正ブロック２６で入力デー
タ及びチェックビットのエラーが同時に訂正される。
【００２７】
【００２８】
【００２９】
【発明の効果】本発明によれば、ＥＣＣ変換に必要な論
理レベルの数を従来よりも少なくすることができる。
理レベルの数を従来よりも少なくすることができる。
【図１】従来技術のエラー訂正データ変換システムのブ
ロック図である。
ロック図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】シンドローム・ジェネレータ論理を示す図であ
る。
る。
【図４】データ・エラー・ポインタ・ジェネレータ論理
を示す図である。
を示す図である。
【図５】チェックビット・エラー・ポインタ論理を示す
図である。
図である。
【図６】メモリ・データ訂正論理を示す図である。
【図７】チェックビット訂正論理を示す図である。
【図８】好ましいＥＣＣのＨマトリックスを示す図であ
る。
る。
【図９】ＥＣＣ生成の好ましいシンドローム・テーブル
を示す図である。
を示す図である。
【図１０】本発明の概要を示すブロック図である。
１ システム・メモリ ２、３ バス ４、１９、２１ ラッチ ６、２３ シンドローム・ジェネレータ ７ メモリ・データ訂正ブロック ８ データ・エラー・ポインタ・ジェネレータ ９、１１、１２、１３ チェックビット・ジェネレータ １４、１６ チェックビット・エラー・ポインタ １７、１８ チェックビット訂正ブロック ２２ 新チェックビット生成ブロック ２４ データ訂正ブロック ２６ 新チェックビット訂正ブロック
フロントページの続き (72)発明者 アムジャド・ズルフィガー・クレシ アメリカ合衆国78759、テキサス州オー スティン、ジョリィビル・ロード ナン バー916 10300 (56)参考文献 特開 昭57−34256（ＪＰ，Ａ) 特開 昭53−25330（ＪＰ，Ａ) 特開 昭52−2355（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 11/10 H03M 13/00
Claims (9)
- 【請求項１】未訂正の入力データ・ビット・ストリング
から、その複数の分割セグメントに対する複数のエラー
訂正コード・チェックビット・ストリングを直接に生成
する手段と、 前記入力データ・ビット・ストリング及びそれに関連す
る入力チェックビット・ストリングに基づいて、前記生
成された複数のエラー訂正コード・チェックビット・ス
トリングに必要な訂正位置を識別する手段と、 前記識別する手段に応答して、前記生成された複数のエ
ラー訂正コード・チェックビット・ストリングを訂正す
る手段と、 を有する、エラー訂正コード変換システム。 - 【請求項２】前記識別する手段は訂正位置を識別するた
めのポインタを生成する、請求項１記載のエラー訂正コ
ード変換システム。 - 【請求項３】前記ポインタは前記入力データ・ビット・
ストリングの訂正に使用されるポインタから導き出され
ることを特徴とする、請求項２記載のエラー訂正コード
変換システム。 - 【請求項４】第１のデータ・ビット・ストリング及び第
２のチェックビット・ストリングを有する未訂正ビット
の入力を受け取る手段と、 前記入力からエラー・ポインタを生成する手段と、 前記第１のデータ・ビット・ストリングから、その複数
の分割セグメントに対する複数のチェックビット・スト
リングを直接に生成する手段と、 前記エラー・ポインタを使用して、前記第１のデータ・
ビット・ストリング及び前記生成された複数のチェック
ビット・ストリングを訂正する手段と、 を有する、エラー訂正コード変換システム。 - 【請求項５】前記エラー・ポインタは、前記第１のデー
タ・ビット・ストリングのために使用される第１のエラ
ー・ポインタと、前記生成された複数のチェックビット
・ストリングのために使用される第２のエラー・ポイン
タとを含む、請求項４記載のエラー訂正コード変換シス
テム。 - 【請求項６】前記エラー・ポインタを生成する手段は、
前記入力を受信するシンドローム・ジェネレータを有す
る、請求項５記載のエラー訂正コード変換システム。 - 【請求項７】第１のデータ・ビット・ストリング及び第
２のチェックビット・ストリングを有する未訂正ビット
の入力を受信するステップと、 前記入力からエラー・ポインタを生成するステップと、 前記第１のデータ・ビット・ストリングから、その複数
の分割セグメントに対する複数のチェックビット・スト
リングを直接に生成するステップと、 前記エラー・ポインタを使用して、前記第１のデータ・
ビット・ストリング及び前記生成された複数のチェック
ビット・ストリングを訂正するステップと、 を有する、エラー訂正コード変換方法。 - 【請求項８】前記エラー・ポインタを生成するステップ
は、前記第１のデータ・ビット・ストリングのために使
用する第１のエラー・ポインタを生成するステップと、
前記生成された複数のチェックビット・ストリングのた
めに使用する第２のエラー・ポインタを生成するステッ
プとを有する、請求項７記載の方法。 - 【請求項９】前記エラー・ポインタを生成するステップ
は、前記入力のシンドロームを生成するステップを有す
る、請求項８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US282334 | 1981-07-10 | ||
| US08/282,334 US5588010A (en) | 1994-07-29 | 1994-07-29 | Parallel architecture error correction and conversion system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855066A JPH0855066A (ja) | 1996-02-27 |
| JP3142745B2 true JP3142745B2 (ja) | 2001-03-07 |
Family
ID=23081035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07145906A Expired - Fee Related JP3142745B2 (ja) | 1994-07-29 | 1995-06-13 | エラー訂正コード変換システム及び方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5588010A (ja) |
| JP (1) | JP3142745B2 (ja) |
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| US6041430A (en) * | 1997-11-03 | 2000-03-21 | Sun Microsystems, Inc. | Error detection and correction code for data and check code fields |
| US6460157B1 (en) * | 1999-11-30 | 2002-10-01 | International Business Machines Corporation | Method system and program products for error correction code conversion |
| JP2007219851A (ja) * | 2006-02-16 | 2007-08-30 | Fujitsu Ltd | 半導体メモリ |
| US7506226B2 (en) | 2006-05-23 | 2009-03-17 | Micron Technology, Inc. | System and method for more efficiently using error correction codes to facilitate memory device testing |
| WO2015047228A1 (en) * | 2013-09-24 | 2015-04-02 | Intel Corporation | Use of error correction pointers to handle errors in memory |
| US9653165B2 (en) * | 2015-03-31 | 2017-05-16 | Xilinx, Inc. | Multiplexer-based ternary content addressable memory |
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|---|---|---|---|---|
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| US4345328A (en) * | 1980-06-30 | 1982-08-17 | Sperry Corporation | ECC Check bit generation using through checking parity bits |
| US4397022A (en) * | 1981-01-30 | 1983-08-02 | Weng Ming I | Weighted erasure codec for the (24, 12) extended Golay code |
| JPS60183669A (ja) * | 1984-03-02 | 1985-09-19 | Nec Corp | メモリ制御装置 |
| US4736376A (en) * | 1985-10-25 | 1988-04-05 | Sequoia Systems, Inc. | Self-checking error correcting encoder/decoder |
| US5068855A (en) * | 1988-07-18 | 1991-11-26 | Canon Kabushiki Kaisha | Error correcting method and apparatus |
| JP2810397B2 (ja) * | 1989-02-16 | 1998-10-15 | キヤノン株式会社 | 誤り訂正装置 |
| US5384788A (en) * | 1992-10-26 | 1995-01-24 | Dell Usa, L.P. | Apparatus and method for optimal error correcting code to parity conversion |
| JP2821324B2 (ja) * | 1992-11-04 | 1998-11-05 | 三菱電機株式会社 | 誤り訂正回路 |
-
1994
- 1994-07-29 US US08/282,334 patent/US5588010A/en not_active Expired - Fee Related
-
1995
- 1995-06-13 JP JP07145906A patent/JP3142745B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0855066A (ja) | 1996-02-27 |
| US5588010A (en) | 1996-12-24 |
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