KR19990060758A - 반도체 메모리 장치 및 그 장치의 에러 정정 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 멀티 비트 셀의 ECC를 위한 반도체 메모리 장치에 관한 것으로서, N 비트(여기서, N 비트는 적어도 2비트 이상)의 데이터를 저장하기 위한 멀티 비트 셀들을 구비하는 메모리 셀 어레이와; 상기 셀의 N 비트 데이터를 감지한 다음, 이를 각 비트마다 분리하여 저장하되, 외부로부터 인가된 제어 신호에 응답하여 상기 데이터들을 순차적으로 출력하는 감지 증폭부와; 상기 메모리 셀 어레이에 저장된 데이터들의 상태 수에 따라 결정되는 N 비트의 패리티 비트 셀을 구비하는 패리티 비트 어레이와; 상기 패리티 비트 셀의 데이터를 감지하여 이를 각각 나누어 저장하되, 외부로부터 인가되는 제어 신호에 응답하여 멀티 비트 셀의 N 비트를 1비트씩 순차적으로 출력하는 패리티 감지 증폭부와; 상기 감지 증폭부로부터 선택된 셀의 데이터와 패리티 비트를 조합하여 에러 검출하고 정정하는 에러 검출 및 정정부를 포함하되, 상기 데이터 에러 검출 및 정정부는 상기 래치부로부터 X번째(여기서, X는 양의 정수) 출력되는 데이터들을 전달받고, 패리티 비트셀의 데이터를 데이터를 전달받아 상기 셀의 데이터 에러 여부를 판독하는 ECC 매트릭스 디코더와; 외부로터 인가되는 제어 신호에 응답하여 상기 에러 판독 결과에 따라 판독된 데이터를 정정 및 유지하는 에러 정정부를 포함한다. 멀티 비트 셀을 구비하는 반도체 메모리 장치에서 2개 이상의 데이터가 에러일 때 이들 모두를 정정할 수 있음과 동시에 반도체 메모리 장치의 칩 사이즈 면적을 줄일 수 있다.

Description

반도체 메모리 장치 및 그 장치의 에러 정정 방법(semiconductor memory device and error correction method thereof)
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 멀티 비트셀의 ECC를 위한 반도체 메모리 장치에 관한 것이다.
일반적으로 에러 체크 및 정정 회로(이하 ECC라 칭함, Error Correction Circuit)는 읽어 들인 결점의 데이터를 체크 및 정정할 수 있는 이래로 메모리 디바이스 신뢰성을 향상시켰다. 1 바이트(byte)(로우 어드레스로 불러들일 수 있는 메모리의 8비트)를 위한 헤밍 코드 정정(hamming code correction)과 에러 정정에 기반을 두는 ECC를 포함하는 메모리 디바이스에서 메모리 어레이는 어레이에 저장된 데이터의 각 1 바이트 필드를 위한 4 패리티 비트 셀(parity bit cell)들을 포함하고 있다.
따라서, ECC 회로 패리티 셀 어레이는 ECC가 없는 동일한 메모리 어레이보다 약 50% 더 큰 영역을 필요로 한다. 그러므로 ECC는 메모리 디바이스, 칩사이즈에 포함된다. 헤밍 코드들, 에러 정정으로 인해 많은 다른 비트 필드 사이즈에서 또한 실행되며, 메모리 어레이내에 패리티 비트를 추가적으로 사용해야 한다. 주어진 데이터 비트 수에서 에러를 정정하기 위해서는 패리티 비트 수를 결정해야 하며, 이는 다음과 같은 부등식을 만족해야만 한다.
2K＞ M+1
여기서, M은 주어진 데이터 비트 수임과 동시에, M비트 중 하나의 페일만을 정정하고자 하는 것을 뜻하며, K는 한 비트의 에러 정정을 위해 필요한 패리티 비트 수(number of parity bits)이다. 배수 바이트 메모리(multiple byte memory)의 장점을 취하다 보면 어드레싱(addressing)/액세싱(accessing)되며{예로 들면, M=16비트 (2 바이트 필드), M=32비트 (4 바이트 필드), M=64 (8 바이트 필드)}, 특히, 배수 바이트의 수가 증가함과 동시에 필요로 하는 추가 패리티 비트의 수는 줄어들게 된다. 상기 수학식을 예로 들면, 2 바이트 필드를 위해서는 5 패리티 비트셀들을 필요하며, 또, 8바이트 필드를 위해서는 7 패리티 비트들이 필요하다. 또, 4 바이트 필드에서 적절한 하나의 에러를 정정을 수행하기 위해서 패리티 셀의 6비트들이 필요하다. 그러므로 남은 패리티 비트들은 메모리 영역(4 바이트 데이터 필드에 대응되는 32비트, 6비트/32비트)의 18.8%를 차지하게 될 것이다.
배수 바이트 필드가 점점 커질수록 필요로 하는 패리티 비트 셀들은 점점 작아지게 되고(예를 들면, 8 바이트 필드는 7 패리티 비트들이 필요하고 4바이트 필드는 6 패리티 비트들을 필요하다.), 배수 바이트가 커지면 커질수록 패리티 비트들이 작아지는 문제점이 발생하게 된다.
필드당 패리티 비트의 수 때문에 전체 초기 데이터 비트 수의 퍼센티지(percentage)가 증가하고, 필드 사이즈(field size)가 증가함에 따라 전체 에러 정정율(correction efficiency)은 감소된다. 이와 같은 이유로 ECC가 수행되는 동안 메모리 배열(8 데이터 비트 + 4 패리티 비트) 필드당 1 바이트에서 12 비트 중 하나를 정정할 수 있으며, 단일 에러 정정이 함께하는 메모리 배열과 4 바이트 필드는 6비트 패리티 비트가 필요하다. 그러므로 38비트(32 데이터 비트 + 6 패리티 비트)중 하나를 정정할 수 있다.
앞서 설명한 바와 같이 ECC는 단일 비트에 한해서만 에러 정정이 가능하고, 하나 이상의 데이터들이 에러가 발생할 때는 에러 정정 결과를 보증할 수 없게 된다. 그러므로 2비트 이상의 데이터를 저장하기 위한 멀티 비트 셀을 구비하는 반도체 메모리 장치에서 하드 결점(hard defect)으로 인해 00상태의 데이터가 11상태가 되었다고 하면, 2 비트 이상의 에러에 대한 정정 결과를 보증할 수 없게 되는 문제점이 발생하게 된다. 그리고 멀티 비트셀을 구비하는 반도체 메모리 장치에서 필요로 하는 패리티 비트 수가 홀수 일 경우에는 패리티 비트 셀을 감지하기 위한 패리티 감지 증폭부의 면적이 증가하게 되는 문제점이 발생하게 된다.
따라서, 본 발명의 목적은 멀티 비트 셀을 구비하는 불 휘발성 반도체 메모리 장치의 ECC에서, 선택된 셀로부터 출력되는 2 비트 이상의 데이터를 1비트마다 나누어 출력함으로서 단일 비트에 대한 에러를 정정할 수 있는 반도체 메모리 장치를 제공하기 위함이다.
도 1은 본 발명의 실시예에 따른 ECC를 위한 반도체 메모리 장치의 구성을 보여주는 블록도:
도 2는 메인 감지 증폭부의 구성을 상세하게 보여주는 블록도:
도 3은 패리티 비트 감지 증폭부의 구성을 상세하게 보여주는 블록도:
도 4a는 도 1의 ECC 매트릭스부의 패리티 비트에 대응되는 신호들을 발생하는 회로도:
도 4b는 도 1의 ECC 매트릭스부의 데이터 판독 신호 발생 회로의 구성을 보여주는 회로도:
도 5는 에러 정정부의 구성을 보여주는 회로도:
*도면의 주요부분에 대한 부호 설명
100 : 메모리 셀 어레이 120 : 로우 디코더
140 : 칼럼 패스 게이트 160 : 패리티 비트 셀 어레이
180 : 메인 감지 증폭 회로 190 : 컨트롤 로직
200 : 패리티 감지 증폭 회로 220 : ECC 매트릭스 회로
240 : 에러 정정 회로 260 : 데이터 출력 버퍼
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 멀트 비트 셀의 ECC를 위한 반도체 메모리 장치는 N 비트(여기서, N 비트는 적어도 2비트 이상)의 데이터를 저장하기 위한 멀티 비트 셀들을 구비하는 메모리 셀 어레이와; 상기 셀의 N 비트 데이터를 감지한 다음, 이를 각 비트마다 분리하여 저장하되, 외부로부터 인가된 제어 신호에 응답하여 상기 데이터들을 순차적으로 출력하는 감지 증폭부와; 상기 메모리 셀 어레이에 저장된 데이터들의 상태수에 따라 결정되는 N 비트의 패리티 비트 셀을 구비하는 패리티 비트 어레이와; 상기 패리티 비트 셀의 데이터를 감지하여 이를 각각 나누어 저장하되, 외부로부터 인가된 제어 신호에 응답하여 상기 데이터들을 순차적으로 출력하는 패리티 감지 증폭부와; 상기 감지 증폭 부로부터 선택된 셀의 데이터와 패리티 비트를 조합하여 에러 검출 및 정정하는 회로를 포함하되, 상기 데이터 에러 검출 및 정정부는 상기 래치부로부터 i번째(여기서, i는 양의 정수) 출력되는 데이터들을 전달받고, 패리티 비트셀의 데이터를 데이터를 전달받아 상기 셀의 데이터 에러 여부를 판독하는 ECC 매트릭스부와; 상기 에러 판독 결과에 따라 판독된 데이터를 정정 및 유지하는 에러 정정부를 포함한다.
바람직한 실시예에 있어서, 상기 메모리 셀 어레이와 패리티 비트 셀 어레이의 각 셀은 적어도 2비트 이상의 데이터가 저장되는 멀티 비트 셀들을 포함한다.
바람직한 실시예에 있어서, 상기 제어 신호들은 감지된 셀의 데이터들의 출력을 제어하기 위한 컨트롤 로직으로부터 발생되는 신호들이다.
바람직한 실시예에 있어서, 상기 메인 셀의 N비트의 데이터들은 N비트의 패리티 비트에 각각 대응되어 에러 검출 및 정정부를 통해 출력된다.
바람직한 실시예에 있어서 상기 감지 증폭부는 선택된 메인 셀의 데이터를 감지하는 감지 증폭부와; 상기 감지된 데이터를 한 비트씩 분리 저장하는 래치부와; 외부로부터 인가된 제어 신호들에 응답하여 각 래치부에 저장된 데이터들 중 하나만 선택적으로 출력하는 스위치부를 포함한다
바람직한 실시예에 있어서 상기 패리티 비트 감지 증폭부는 선택된 패리티 비트 데이터들을 감지하는 감지 증폭부와; 상기 감지된 데이터들을 각각 분리하여 저장하는 래치부를 포함하되, 외부로부터 인가된 제어 신호들에 응답하여 상기 각 래치부에 저장된 데이터들 중 하나만 선택적으로 출력되도록 제어하기 위한 스위치부를 포함한다.
바람직한 실시예에 있어서, 상기 선택된 메인 셀로 출력되는 N 비트의 데이터는 N비트의 패리티 비트들에 각각 대응된다.
바람직한 실시예에 있어서, 상기 선택된 메인 셀의 상위 비트 데이터가 패리티 비트 셀의 상위 비트에 대응되고, 상기 메인 셀의 하위 비트 데이터가 상기 패리티 비트 셀의 하위 비트에 대응된다.
바람직한 실시예에 있어서, 상기 선택된 메인 셀의 상위 비트가 패리티 비트 셀의 하위 비트에 대응되고, 상기 메인 셀의 하위 비트 데이터가 패리티 비트 셀의 상위 비트에 대응된다.
본 발명의 또 다른 특징에 의하면, 적어도 2비트 이상의 데이터를 저장하기 위한 멀티 비트 셀들을 구비하는 메모리 셀 어레이, 상기 셀의 데이터를 감지하여 분리 저장하는 메인 감지 증폭부, 상기 셀과 동일한 비트의 데이터를 저장하기 위한 패리티 비트 셀들을 구비하는 패리티 비트 셀 어레이, 외부로부터 인가되는 출력 제어 신호에 응답하여 패리티 비트 셀의 데이터를 감지하여 분리 저장하는 패리티 비트 감지 증폭부와, 그리고 감지된 데이터들의 에러를 검출 및 정정하는 ECC 회로를 포함하되, 상기 ECC 회로는 에러 발생 여부를 판독하는 ECC 매트릭스부, 상기 에러 여부에 따라 이를 수정 및 그대로 유지하는 에러 정정부를 포함하는 불 휘발성 반도체 메모리 장치에 있어서, 상기 메인 감지 증폭부를 통해서, 선택된 멀티 비트 셀의 데이터를 감지하여 이를 순차적으로 출력하고, 상기 패리티 비트 감지 증폭부를 통해서, 선택된 상기 패리티 비트 셀의 데이터를 감지하여 이를 순차적으로 출력하는 단계와; 상기 순차적으로 출력되는 데이터와 패리티 데이터를 ECC 매트릭스부와 에러 정정부에 인가하여 2비트 이상의 데이터를 한 비트씩 에러 검출 및 정정하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 1 내지 도 5에 의거하여 설명하면 다음과 같다.
도 1을 참조하면, 메인 감지 증폭부로부터 선택된 멀트 비트 셀의 데이터가 순차적으로 1비트씩 출력되므로 우선 출력된 데이터들에 대해 ECC를 수행하고, 그 다음으로 출력되는 데이터들에 대해서 ECC를 수행한다. 그러므로 두 개 이상의 에러가 발생되더라도 한 비트씩 에러를 정정해 나가므로 ECC 수행 결과를 신뢰할 수 있다.
도 1은 ECC를 위한 불 휘발성 반도체 메모리 장치의 구성을 보여주는 블록도이다.
이 실시예에서는 2비트의 멀티 비트셀을 갖는 반도체 장치에서 편의상 64비트 중에 하나 이상의 에러를 정정하는 경우에 대해 상세히 설명되지만, 본 발명에 따른 ECC를 위한 불 휘발성 반도체 메모리 장치는 2비트 이상의 데이터를 저장하는 멀티 비트 셀을 갖는 모든 불 휘발성 반도체 메모리 장치에서 구현될 수 있음을 유의해야 한다.
도 1을 참조하면, ECC를 위한 불 휘발성 반도체 메모리 장치는 적어도 2비트 이상의 데이터를 저장하기 위한 멀티 비트 셀을 포함하는 메모리 셀 어레이(100), 워드 라인을 선택하기 위한 로우 디코더(120), 비트 라인을 선택하기 위한 칼럼 게이트(140), 패리티 비트들을 저장하는 셀을 구비하는 패리티 비트 셀 어레이(160), 선택된 셀의 데이터를 감지하는 메인 감지 증폭부(180), 상기 패리티 비트 셀의 데이터를 감지하는 패리티 비트 감지 증폭부(200), 상기 메인 셀의 데이터들 중 에러가 발생 할 때, 이를 검출하고 정정하기 위한 ECC 구현 회로 그리고 정정된 데이터와 에러가 발생되지 않은 데이터를 외부로 출력하는 데이터 출력 버퍼(260)를 포함한다. 또, 감지된 데이터들의 출력을 제어하는 신호들(PAi, PBi)을 발생하는 컨트롤 로직(190)도 구비하고 있다.
상기 ECC 구현 회로는 메모리 셀 어레이(100)의 데이터들의 상태에 따른 패리티 비트와 선택된 셀의 데이터를 전달받아 상기 데이터의 에러 여부를 판단하는 ECC 매트릭스부(220)와, 에러 여부가 판독된 데이터들에 대해 에러를 정정하여 출력하는 에러 정정부(240)를 구비한다.
다시 도 1로 돌아가서, 메모리 셀 어레이(100)는 2 비트의 데이터를 저장하는 멀티 비트 셀들을 구비하고 있고, 패리티 비트 셀 어레이(160)도 상기 메인 셀과 동일한 2비트의 패리티 비트 데이터를 저장한다. 즉, 메모리 셀 어레이(100)와 패리티 비트 셀 어레이(160)의 각 셀은 2비트의 데이터를 저장하는 멀티 비트 셀인 것을 특징으로 한다. 먼저, 로우 디코더(120)는 어드레스 신호에 응답하여 워드 라인을 선택하고, 도시되진 않았지만 칼럼 패스 게이트(140)는 프리 디코더로부터 발생되는 선택 신호(Pi, Qi)에 응답하여 비트 라인을 선택하게 된다. 그로 인해 상기 워드 라인과 비트 라인에 대응되는 셀의 데이터가 메인 감지 증폭부(180)를 통해 감지되어 출력된다.
이하 상기 메인 감지 증폭부(240)에 대한 동작을 도 2에 의거하여 상세히 설명한다.
도 2는 메인 감지 증폭부의 구성을 보여주는 블록도이다.
도 2를 참조하면, 메인 감지 증폭부(180)는 비트 라인수 만큼 대응되며, 선택된 멀티 비트 셀의 데이터를 감지하는 감지 증폭부(181)와 감지된 멀티 비트 셀의 2비트 데이터를 각각 나누어 저장하는 제 1 래치부(182) 및 제 2 래치부(183), 컨트롤 로직 블럭(190)으로부터 인가된 출력 제어 신호들(PB0, PB1)에 응답하여 각 래치부(182, 183)에 저장된 1비트의 데이터를 순차적으로 출력하는 스위치부(184, 185)로 구성되어 있다. 여기서, 상기 제 1 래치부(182)는 멀티 비트 셀의 2비트 데이터 중 상위 비트가 저장되고, 제 2 래치부(183)는 하위 비트가 저장된다고 가정하자. 64비트 중에 에러를 정정하고자 할 때, 종래에는 메인 데이터 라인(MDL)으로부터 2비트의 데이터를 저장하는 멀티 비트 셀의 32비트 데이터를 전달받으면 래치부로부터 셀에 저장된 2비트의 데이터들이 동시에 출력되어 한 번에 64비트의 데이터들을 감지되었다. 그러므로 원래 00의 데이터가 출력되어야 하는 상태에서 11의 데이터가 출력되면 두 개의 에러가 발생되어 정확한 ECC 결과를 얻을 수가 없었다.
그러나, 도 2에서는 64개의 멀티 비트 셀들이 선택되면 각 셀의 상위 비트에 해당되는 1비트만이 제 1 래치부(182)로부터 일시에 64비트 출력되도록 컨트롤 로직으로부터 제어 신호(PB1)를 인가받아 전체 64 비트로 단일 비트 에러 정정을 위한 ECC를 구현할 수 있다. 그런 후, 각 셀의 하위 비트에 해당되는 데이터만이 제 2 래치부(185)로부터 출력되도록 제어 신호(PB0)를 인가하므로서 스위치부의 각 삼상 버퍼(는 상기 하위 비트를 전달하므로서 나머지 64비트에 대한 ECC를 구현 할 수 있다. 그 결과 전체 128비트에 대한 데이터 에러를 검출하고 정정할 수 있다. 그러므로 00에서 11로 상태가 바뀌어 에러가 발생하여도 상위 비트만을 먼저 출력한 뒤, 이를 ECC 매트릭스부(220)와 에러 정정부(240)를 거치게 되면 단일 비트에 대한 에러 정정이 가능하다. 그런 다음 하위 비트 64비트를 출력하여 상기 상위 비트 ECC와 동일한 과정을 거치게 되면 단일 비트 에러 정정을 할 수 있다. 이때 상기 메인 감지 증폭부는 선택된 셀의 하위 비트만을 출력하고, 그 다음으로 상위 비트를 출력하여도 결과는 동일하다. 이때 삼상 버퍼로 전달되는 제어 신호는 버스트 모드(burst mode)에서 외부로부터 인가되는 리드 인에이블 신호(RE : read enable)에 의해 카운팅되는 어드레스 신호로서 컨트롤 로직(190)을 통해 메인 감지 증폭부(180)에 인가된다.
이하 메모리 셀 어레이에 대응되는 패리티 비트 셀 어레이에 대해 설명하기로 한다.
도 3은 패리티 비트 감지 증폭부의 구성을 보여주는 블록도이다.
도 3을 참조하면, 각 패리티 감지 증폭부 블록은 구성이 상호 동일하므로 블록내의 구성들에 대한 참조 번호는 동일시한다. 패리티 비트 감지 증폭부(200)는 2 비트의 데이터를 저장하는 패리티 비트 셀의 데이터를 감지하여 출력하는데, 상기 메인 감지 증폭부(240)를 통해 출력되는 64 비트의 데이터 중에 에러를 정정하고자 하므로 7비트의 패리티 비트가 필요하게 된다. 상기 패리티 비트 감지 증폭부(220)는 상기 메인 감지 증폭부(180)와 동일하게 감지 증폭부(201), 제 1 래치부(202) 및 제 2 래치부(203)를 포함하고 있다. 이들은 입력되는 셀의 데이터만 틀릴 뿐 동작을 상기 메인 감지 증폭부(240)와 거의 동일하다. 즉, 2 비트의 데이터의 감지 증폭부(201)를 통해 제 1 및 제 2 래치부(202, 203)에 각각 저장되고, 이들은 컨트롤 로직(190)으로부터의 제어 신호(PB1, PB0)에 응답하는 삼상 버퍼들(204, 205)을 통해 둘중의 하나만 출력된다. 그런 다음 출력되지 않은 나머지 래치부의 데이터를 출력한다. 패리티 감지 증폭부(200)도 제 1 래치부(202)에 저장된 각 데이터를 먼저 출력하든지, 또는 제 2 래치부(203)에 저장된 데이터를 먼저 출력하는지 하는 것은 상관없다. 다만 순차적으로 상위 비트(하위 비트) 데이터가 출력되고 나면 반드시 하위 비트(상위 비트) 데이터가 출력되어야 한다는 것이다.
이하 메인 감지 증폭부와 패리티 감지 증폭부로부터 출력되는 데이터들과 패리티 비트들을 가지고 ECC 구현하는 방법을 설명한다.
표 1과 표 2는 64비트의 데이터들과 이에 대응되는 패리티 비트와의 코딩을 매트릭스 형태로 보여주는 표이다.
여기서, 표 1에 나타난 0∼63은 데이터 라인 DLi(i=0∼63)을 통해 감지 증폭부(180)로부터 입력되는 데이터들이며, Pi(i=0∼6)는 패리티 비트, ＄i(i=0∼6)는 패리티 비트(Pi)에 대응되는 신호들이다.
그리고 상기 표 1과 표 2의 매트릭스에 표현된 코딩을 회로로 구현한 것이 바로 도 4a와 도 4b이다.
도 4a는 ECC 매트릭스부내에서 패리티 비트에 대응되는 신호들을 발생하는 회로의 구성을 보여주는 회로도이다.
도 4a를 참조하면, 표 1에 지정된 데이터들(DL0~DL63)과 패리티 비트를 익스클루시브 오어 게이트(XOR)의 입력으로 하여 패리티 비트들(P0∼P6)에 대응되는 신호들(＄0∼＄6)을 출력한다. 만일 입력되는 데이터들 중 1의 데이터가 짝수개 입력되고, 패리티 비트(Pi)가 1이 인가될 경우 0의 신호(＄0)가 출력되고, 만일 XOR의 입력 중에 홀수 개의 1의 데이터가 입력되면 1의 신호(＄0)가 출력된다. 그리고 이는 표 2에 나타난 바와 같이 P0은 ＄0에 대응되고, P1＄1, P2＄3, P4＄4 끼리 대응된다.
도 4b는 ECC 매트릭스 디코더내에 패리티 비트에 대응되는 신호들의 조합에 따라, 감지된 셀의 데이터 에러를 판독하는 회로의 구성을 보여주는 회로도이다.
도 4b를 참조하면, 상기 패리티 비트(P)에 대응되는 신호(＄)의 조합으로 에러 데이터를 판독할 수 있다. 도 4a의 게이트들로 입력되는 신호들의 조합은 표 1의 데이터에 대해 열 방향으로 코딩한 것과 동일하다. 한 예로 DL0로부터 전달되는 데이터가 에러라면 도 4a에서 DL0을 입력으로 하여 발생되는 ＄0, ＄3은 1이 되고, 나머지 신호들(＄1, ＄2, ＄4, ＄5, ＄6)은 모두 0이 된다. 그러므로 상기 에러가 발생되었음을 알려주는 신호들(＄0, ＄3)에 의해 판독 데이터 C0은 1이 된다. 그리고 나머지 에러가 발생되지 않은 나머지 판독 데이터들(C0∼C63)은 1이 됨을 알 수 있다. 상기 ECC 매트릭스부(220)에서 판독된 데이터들(CO∼C63)은 모두 에러 정정부(240)로 인가된다.
도 5는 에러 정정부의 구성을 상세하게 보여주는 회로도이다.
도 5를 참조하면, 에러 정정부(240)는 메인 감지 증폭부(180)로부터 입력되는 데이터(DLi)와 ECC 매트릭스부(220)로부터 입력되는 판독 데이터(Ci)를 비교하여 에러가 발생된 데이터를 바로 정정하여 출력한다. 에러 정정부(240)는 메인 감지 증폭부(180)로부터 전달되는 데이터 DLi중에 에러가 발생되면, ECC 매트릭스부(220)의 Ci에 의해 상태가 반전되고, 에러가 없다면 DLi와 동일한 데이터가 그대로 출력된다. 이때 반전된 데이터 및 상태를 유지하는 데이터들은 컨트롤 로직(190)으로부터 발생되는 제어 신호(PA0∼PA3)에 응답하는 삼상 버퍼에 의해 출력이 결정된다. 그리고 상기 63 비트의 데이터들은 4비트씩 분리되어 순차적으로 출력되도록 되어 있다. 그러므로 한 블록(ECi, i=0∼15)내에 대응되는 4개의 데이터들을 순차적으로 출력하기 위해서는 각각 서로 다른 때에 제어 신호들(PA0∼PA3)이 활성화되어야 한다. 즉, PA0이 활성화되고, 나머지 PA1, PA2, PA3은 비활성화되면 DL0과 C0에 의한 결과 D0이 전달되고 나머지 데이터들의 출력은 차단된다. 그 다음으로 PA1이 활성화되고 나머지 PA0, PA2, AP3이 비활성화되면 상기와 동일한 방법으로 선택된 데이터만 전달된다. 이는 에러 정정부(240)내에 각 블록은 동시에 데이터를 출력하지 않고 PL0부터 PL63까지 순차적으로 4개씩 데이터가 Di(i=4k, k=0∼15)가 출력된다.
상기와 같이 에러 정정부(240)를 통해 에러 데이터의 입력으로 에러가 발생했음을 알리는 C에 의해 에러 데이터는 반전되고, 에러 없는 데이터들은 PL로부터 전달되는 데이터 상태를 그대로 유지한다. 그리고 선택된 64개의 2비트 멀티 비트 셀의 상위 비트들의 에러 검출 및 정정이 수행되고 나면, 메인 감지 증폭부(240)의 제 2 래치부(203)로부터 각 멀트 비트셀의 나머지 64개의 하위 비트들을 출력하여 상위 비트들과 동일하게 ECC 매트릭스부(220)와 에러 정정부(240)를 거치게 한다. 그러므로 최종적으로는 상위 64비트, 하위 64비트 전체 128비트의 데이터가 데이터 출력 버퍼(260)를 통해 출력된다. 이와 반대로 각 셀의 하위 비트를 먼저 출력하고, 상위 비트를 나중에 출력해도 결과는 동일하다. 그리고 종래 64비트에 에러를 정정하기 위한 ECC 매트릭스부(220)와 에러 정정부(240)를 그대로 이용할 수가 있다. 본 발명에서는 멀티 비트 셀로부터 128개의 데이터가 전달될 때, 이를 상위 비트에 대한 64비트, 하위 비트에 대한 64비트를 순차적으로 출력하고, 상기 데이터들에 대해서 14개의 패리티 비트들 중 상위 패리티 비트 7개, 하위 패리티 비트 7개가 각각 대응되어 단일 에러 정정을 위한 ECC를 구현할 수가 있다. 그 결과 2비트 멀 비트 셀에서 00에서 11로 2비트 모두 에러가 발생해도 상위 비트를 먼저 정정하고, 그 후 하위 비트를 정정하여 정확한 정정율을 기대할 수 있다. 감지된 셀의 데이터 각각에 대해 패리티 비트도 상하위 비트가 각각 대응되므로 동작되지 않는 불필요한 패리티 감지 증폭부의 면적을 줄일 수 있다.
상기 예는 2비트 멀티 비트 셀을 갖는 반도체 메모리 장치의 경우이며, 만일 3 비트의 멀티 비트 셀을 구비하는 반도체 메모리 장치라면, 각 셀의 1비트를 순차적으로 3번 감지하여 출력하므로서, 각 비트마다 ECC를 수행하여 전체 64*3비트에 대한 에러 정정이 가능하다.
따라서, 멀트 비트 셀에 적어도 2개 이상의 데이터 에러가 발생되더라도 이를 각 비트마다 순차적으로 출력하게 하므로서 단일 비트 정정을 여러 번 수행하므로서, ECC에 의한 결과를 신뢰할 수 있는 효과가 있다.

Claims (10)

  1. N 비트(여기서, N 비트는 적어도 2비트 이상)의 데이터를 저장하기 위한 멀티 비트 셀들을 구비하는 메모리 셀 어레이와;
    상기 셀의 N 비트 데이터를 감지한 다음, 이를 각 비트마다 분리하여 저장하되, 외부로부터 인가된 제어 신호에 응답하여 상기 데이터들을 순차적으로 출력하는 감지 증폭 수단과;
    상기 메모리 셀 어레이에 저장된 데이터들의 상태수에 따라 결정되는 N 비트의 패리티 비트 셀을 구비하는 패리티 비트 어레이와;
    상기 패리티 비트 셀의 데이터를 감지하여 이를 각각 나누어 저장하되, 외부로부터 인가되는 제어 신호에 응답하여 멀티 비트 셀의 N 비트를 1비트씩 순차적으로 출력하는 패리티 감지 증폭 수단과;
    상기 감지 증폭 수단으로부터 선택된 셀의 데이터와 패리티 비트를 조합하여 에러 검출 및 정정하는 수단을 포함하되,
    상기 데이터 에러 검출 및 정정 수단은
    상기 래치 수단으로부터 X번째(여기서, X는 양의 정수) 출력되는 데이터들을 전달받고, 패리티 비트셀의 데이터를 데이터를 전달받아 상기 셀의 데이터 에러 여부를 판독하는 ECC 매트릭스 디코더와;
    외부로터 인가되는 제어 신호에 응답하여 상기 에러 판독 결과에 따라 판독된 데이터를 정정 및 유지하는 에러 정정 수단을 포함하는 ECC를 위한 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이와 패리티 비트 셀 어레이의 각 셀은 적어도 2비트 이상의 데이터가 저장되는 멀티 비트 셀들을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 신호들은 감지된 셀의 데이터들의 출력을 제어하기 위한 컨트롤 로직으로부터 출력되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메인 셀의 N비트의 데이터들은 N비트의 패리티 비트에 각각 대응되어 에러 검출 및 정정 수단을 통해 출력되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 감지 증폭 수단은
    선택된 메인 셀의 데이터를 감지하는 감지 증폭 수단과;
    상기 감지된 데이터를 한 비트씩 분리 저장하는 래치 수단과;
    외부로부터 인가된 제어 신호들에 응답하여 각 래치 수단에 저장된 데이터들 중 하나만 선택적으로 출력하는 스위치 수단을 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 패리티 비트 감지 증폭 수단은 선택된 패리티 비트 데이터들을 감지하는 감지 증폭 수단과; 상기 감지된 데이터들을 각각 분리하여 저장하는 래치 수단을 포함하되, 외부로부터 인가된 제어 신호들에 응답하여 상기 각 래치 수단에 저장된 데이터들 중 하나만 선택적으로 출력되도록 제어하기 위한 스위치 수단을 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 선택된 메인 셀로 출력되는 N 비트의 데이터는 N비트의 패리티 비트들에 각각 대응되는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 선택된 메인 셀의 상위 비트 데이터가 패리티 비트 셀의 상위 비트에 대응되고, 상기 메인 셀의 하위 비트 데이터가 상기 패리티 비트 셀의 하위 비트에 대응되는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 선택된 메인 셀의 상위 비트가 패리티 비트 셀의 하위 비트에 대응되고, 상기 메인 셀의 하위 비트 데이터가 패리티 비트 셀의 상위 비트에 대응되는 반도체 메모리 장치.
  10. 적어도 2비트 이상의 데이터를 저장하기 위한 멀티 비트 셀들을 구비하는 메모리 셀 어레이, 상기 셀의 데이터를 감지하여 분리 저장하는 메인 감지 증폭 수단, 상기 셀과 동일한 비트의 데이터를 저장하기 위한 패리티 비트 셀들을 구비하는 패리티 비트 셀 어레이, 외부로부터 인가되는 출력 제어 신호에 응답하여 패리티 비트 셀의 데이터를 감지하여 분리 저장하는 패리티 비트 감지 증폭 수단과, 그리고 감지된 데이터들의 에러를 검출 및 정정하는 ECC 회로를 포함하되, 상기 ECC 회로는 에러 발생 여부를 판독하는 ECC 매트릭스 수단, 상기 에러 여부에 따라 이를 수정 및 그대로 유지하는 에러 정정 수단을 포함하는 반도체 메모리 장치에 있어서,
    상기 메인 감지 증폭 수단을 통해서, 선택된 멀티 비트 셀의 데이터를 감지하여 이를 순차적으로 출력하고, 상기 패리티 비트 감지 증폭 수단을 통해서, 선택된 상기 패리티 비트 셀의 데이터를 감지하여 이를 순차적으로 출력하는 단계와;
    상기 순차적으로 출력되는 데이터와 패리티 데이터를 ECC 매트릭 수단과 에러 정정 수단에 인가하여 2비트 이상의 데이터를 한 비트씩 에러 검출 및 정정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 ECC 구현 방법.
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