JP2010049780A - Ｅｃｃ回路、半導体記憶装置、メモリシステム - Google Patents

Abstract

【課題】入力データから生成されたシンドロームが未設定のシンドロームパターンと偶発的に同一になったとしても、入力データの誤りを検出する。
【解決手段】シンドローム生成部１０１は、データビットとパリティビットとを含むデータＲＤからシンドロームＳ１０１を生成する。シンドロームテーブル格納部１０２は、データＲＤに誤りがないことを示すシンドロームパターンと、誤り箇所を示すシンドロームパターンとを格納する。比較部１０３は、シンドロームテーブル１０２の中にシンドロームＳ１０１に一致するシンドロームパターンが存在する場合には一致信号Ｓ１０３ａを出力し、シンドロームＳ１０１に一致するシンドロームパターンが存在しない場合には不一致信号Ｓ１０３ｂを出力する。誤り訂正部１０４は、比較部１０３からの一致信号Ｓ１０３ａに基づいてデータＲＤの誤りを訂正する。
【選択図】図１

Description

本発明は、入力データから生成されたシンドロームに基づいて誤り訂正を実行するＥＣＣ回路、およびこれを搭載した半導体記憶装置，メモリシステムに関する。

現在、半導体記憶装置の記憶容量の増大に伴い、半導体記憶装置に内蔵されているメモリセルの故障率も高まってきている。そのため、半導体記憶装置には、メモリセルから読み出されるデータの誤りを検出して訂正する機能を有するＥＣＣ回路が搭載されている。

このＥＣＣ回路による誤り訂正の仕組みは、概ね、次のとおりである。まず、ＥＣＣ回路は、データビットとパリティビットとの組合せからなる入力データを取り込み、入力データからシンドローム（誤りの箇所を特定するための位置情報）を生成する。次に、ＥＣＣ回路は、シンドロームとシンドロームテーブルとを照合する。シンドロームテーブルには、入力データに誤りがないことを示すシンドロームパターンと、誤り箇所を示すシンドロームパターンとが格納されている。照合の結果、誤りが無いことを示すシンドロームパターンと一致した場合、入力データに「誤りなし」と判定し、訂正せずに出力する。一方、誤り箇所を示すシンドロームパターンと一致した場合、入力データに「誤りあり」と判定し、入力データの誤りを訂正する。

また、特表昭５８−５０１９２２号公報（特許文献１）には、次のような情報処理システムが開示されている。すなわち、この情報処理システムは、複数のシンドロームテーブルと、入力データのデータビットを照合するためのデータビットテーブルとを有し、複数のシンドロームテーブルの全てにおいて照合結果が一致しない（いずれのシンドロームテーブルの中にもシンドロームに一致するシンドロームパターンが存在しない場合）、または、複数のシンドロームテーブルの一部において照合結果が一致せず且つデータビットテーブルにおいて照合結果が一致しない（データビットテーブルの中に入力データに対応するパターンが存在しない）場合に、入力データが誤り訂正不可能なデータであることを示す検知信号を出力する。
特表昭５８−５０１９２２号公報

しかしながら、従来のＥＣＣ回路では、入力データに発生する可能性がある全ての誤りのうち訂正可能な誤りに対応するシンドロームパターンのみがシンドロームテーブルに設定されている。そのため、入力データに誤りが発生していても、入力データから生成されるシンドロームに一致するシンドロームパターンがシンドロームテーブルに設定されていなければ、“誤りのないデータ”と誤認され、入力データの誤りが見逃されてしまう（すなわち、見逃し誤りが発生してしまう）。

例えば、８ビットのデータビットと４ビットのパリティビットとからなる１２ビットの入力データに対して１ビット訂正を実行するＥＣＣ回路の場合、パリティビット（４ビット）で表現できるシンドロームは、１６通り（２^４通り）である。一方、入力データ（１２ビット）の１ビット誤りパターンは１２通りあるので、シンドロームテーブルには、この１２通りと、誤りがない場合の１通りのシンドロームパターンが設定される。すなわち、３通りのシンドロームパターンが設定されていないことになる。仮に、入力データのうちパリティビットのみに誤りが発生し且つそのパリティビットが未設定のシンドロームパターンに一致する場合、この入力データから生成されたシンドロームは、シンドロームテーブルのいずれのシンドロームパターンにも一致しない。そのため、入力データがそのまま出力されることになる。

また、特許文献１では、上述のような見逃し誤りを防止可能であるが、２つのシンドロームテーブルと１つのデータテーブルとを備えなければならないので、回路面積を削減することが困難であった。

そこで、この発明は、シンドロームパターンの未設定に起因する見逃し誤りを防止でき、回路面積の縮小を実現可能なＥＣＣ回路を提供することを目的とする。

この発明によれば、ＥＣＣ回路は、ｄビットのデータビットとｋビットのパリティビットとを含む入力データ（ｄ，ｋは２以上の整数）からシンドロームを生成するシンドローム生成部と、上記入力データに誤りがないことを示すシンドロームパターンと誤り箇所を示すシンドロームパターンとが格納されているシンドロームテーブルと、上記シンドローム生成部によって生成されたシンドロームと上記シンドロームテーブルのシンドロームパターンとを比較し上記シンドロームに一致するシンドロームパターンが存在する場合には一致信号を出力し上記シンドロームに一致するシンドロームパターンが存在しない場合には不一致信号を出力する比較部と、上記比較部からの一致信号に基づいて上記入力データの誤りを訂正する誤り訂正部とを備える。

本発明によると、入力データに基づいて生成されたシンドロームがシンドロームテーブルに設定されていないシンドロームパターンであっても、不一致信号を出力することにより、入力データに誤りが発生していることを検出できる。これにより、見逃し誤りの発生を防止できる。また、シンドロームテーブルが１つで良いので、従来よりも回路面積を縮小できる。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（実施形態１）
図１は、第１の実施形態に係るメモリシステムの構成を示す。半導体記憶装置１０と、メモリコントローラ１１とを備える。半導体記憶装置１０は、データ（データビットおよびパリティビットの組合せ）を記憶するメモリセルアレイ１２と、半導体記憶装置１０の外部または内部からのデータを符号化するエンコーダと、メモリセルアレイ１２に対してデータの書き込みおよび読み出しを実行する書き込み・読み出し回路１３と、読み出されたデータＲＤに対して誤り検出および誤り訂正を実行するＥＣＣ回路１４とを含む。

〔メモリセルアレイ〕
メモリセルアレイ１２は、複数個の記憶素子によって構成される。例えば、メモリセルアレイは、ＤＲＡＭ，ＳＲＡＭなどの揮発性メモリや、フラッシュメモリ，ＦｅＲＡＭ（強誘電体メモリ），ＲｅＲＡＭ（抵抗メモリ），ＭＲＡＭ（磁気抵抗メモリ），物理ヒューズ（物理的に切断可能なヒューズ），ｅヒューズ（電気的に切断可能ヒューズ），ＣＭＯＳ不揮発性メモリ（ＣＭＯＳトランジスタで構成された不揮発性メモリ）などの不揮発性メモリや、これらの組合せによって実現される。

〔ＥＣＣ回路〕
ＥＣＣ回路１４は、シンドローム生成部１０１と、シンドロームテーブル格納部１０２と、比較部１０３と、誤り訂正部１０４と、切換部１０５とを含む。

シンドローム生成部１０１は、メモリセルアレイ１２から読み出されたデータＲＤからシンドロームＳ１０１を生成する。データＲＤは、ｄビットのビットデータＢｄとｋビットのパリティビットＢｐからなる（ｄ＋ｋ）ビットのデータである（ただし、ｄ、ｋは、２以上の整数）。

シンドロームテーブル格納部１０２は、データＲＤに誤りがないことを示すシンドロームパターンと、誤り箇所を示すシンドロームパターンとを格納する。

比較部１０３は、シンドローム生成部１０１によって生成されたシンドロームＳ１０１とシンドロームテーブル格納部１０２に格納されたシンドロームテーブルのシンドロームパターンと比較し、シンドロームテーブルにシンドロームＳ１０１に一致するシンドロームパターンが存在する場合には一致信号Ｓ１０３ａを出力し、シンドロームＳ１０１に一致するシンドロームパターンが存在しない場合には不一致信号Ｓ１０３ｂを出力する。

誤り訂正部１０４は、一致信号Ｓ１０３ａが供給されると、一致信号Ｓ１０３ａに基づいてデータＲＤの誤りを訂正する。

切換部１０５は、外部からの制御信号Ｓ１０５に応答して、比較部１０３からの一致信号Ｓ１０３ａを誤り訂正部１０４に供給する通過状態と比較部１０３からの一致信号Ｓ１０３ａを誤り訂正部１０４に供給しない遮断状態とを切り換える。

〔メモリコントローラ〕
メモリコントローラ１１は、アドレス選択回路１１１と、書き込み・読み出し制御回路１１２と、記憶回路１１３とを備える。

アドレス選択回路１１１は、論理アドレスとメモリセルアレイ１２の物理アドレスとが対応付けられたアドレステーブルを格納する。また、アドレス選択回路１１１は、アドレステーブルを参照して、外部からの論理アドレスＬＡに対応する物理アドレスＰＡを選択する。

書き込み・読み出し制御回路１１２は、書き込み・読み出し回路１３のによる書き込み動作および読み出し動作を制御する。

記憶回路１１３は、書き換え可能なメモリセルアレイを有しており、記憶回路１１３には、メモリセルアレイ１２の全ての物理アドレスが登録されている。例えば、電源投入後、記憶回路１１３にメモリセルアレイ１２の全ての物理アドレスを登録させるために、メモリセルアレイ１２の全てのアドレスを読み出すアドレス読み出し処理が実行される。なお、記憶回路１１３のメモリセルアレイが不揮発性メモリである場合は、電源を遮断した後も情報を保持できるので、アドレス読み出し処理は不要である。

また、記憶回路１１３は、登録されたメモリセルアレイ１２の物理アドレス毎に、比較部１０３による比較結果（不一致信号Ｓ１０３ｂが出力されたか否かを示す情報）を記憶する。さらに、記憶回路１１３は、不一致信号Ｓ１０３ｂが出力されたことを示す比較結果を記憶すると、誤り検出信号Ｓ１１３を出力する。

〔動作〕
次に、図１に示したメモリシステムにおけるデータ書き込み処理について説明する。

まず、アドレス選択回路１１１は、論理アドレスＬＡに対応する物理アドレスＰＡを選択し、書き込み・読み出し制御回路１１２は、制御信号ＣＴＲＬを出力して、書き込み・読み出し回路１３の動作を制御する。書き込み・読み出し回路１３は、書き込み・読み出し制御回路１１２からの制御信号ＣＴＲＬに応答して、メモリセルアレイ１２のうちアドレス選択回路１１１によって選択された物理アドレスにエンコーダによって符号化されたデータＷＤを書き込む（書き込み動作）。

次に、データＷＤの書き込みが完了すると、書き込み・読み出し回路１３は、制御信号ＣＴＲＬに応答して、メモリセルアレイ１２のうちアドレス選択回路１１１によって選択された物理アドレスからデータを読み出す（ベリファイ動作）。すなわち、書き込まれたデータＷＤがデータＲＤとして読み出される。

次に、ＥＣＣ回路１４では、シンドローム生成部１０１は、データＲＤからシンドロームＳ１０１を生成し、比較部１０３は、シンドロームＳ１０１とシンドロームテーブルのシンドロームパターンとを比較する。

次に、記憶回路１１３は、予め登録された物理アドレスのうちアドレス選択回路１１１によって選択された物理アドレスに比較部１０３による比較結果を対応付けて記憶するとともに誤り検出信号Ｓ１１３を出力する。

以上、本実施形態によれば、誤り検出信号Ｓ１１３を出力することにより、データＲＤにいかなる誤りが発生した場合でも、データＲＤに誤りがあることを検出できる。これにより、見逃し誤りの発生を防止できる。また、シンドロームテーブルが１つで良いので、従来（特許文献１）よりも回路面積を縮小できる。

また、誤り検出信号Ｓ１１３を“寿命表示信号”としてユーザーに提供することも可能である。これにより、ユーザーは、メモリシステムの使用期限を容易に知ることができ、半導体記憶装置１０に保存されたデータを別の記憶装置に退避させることが可能となる。

さらに、切換部１０５によって一致信号Ｓ１０３ａの供給を制御できるので、必要に応じて誤り訂正部１０４に誤り訂正処理を実行させなくすることができる。これにより、誤り訂正処理が必要ない場合にデータＲＤの読み出し動作を高速化できる。なお、切換部１０５を介さずに比較部１０３からの一致信号Ｓ１０３ａを誤り訂正部１０４に供給しても良い。

（実施形態２）
図２は、この発明の第２の実施形態によるメモリシステムの構成を示す。このメモリシステムでは、メモリコントローラ２１は、図１に示した構成に加えて、シーケンス制御回路２０１をさらに含む。

シーケンス制御回路２０１は、記憶回路１１３からの誤り検出信号Ｓ１１３に応答して、アドレス選択回路１１１に格納されたアドレステーブルを変更するためのアドレス変更信号Ｓ２０１ａと、書き込み・読み出し制御回路１１２の動作を制御するための書き込み命令信号Ｓ２０１ｂとを出力する。

〔動作〕
次に、図２に示したシーケンス制御回路２０１による書き込みシーケンス制御について説明する。

まず、実施形態１と同様に、書き込み・読み出し回路１３は、メモリセルアレイ１２のうちアドレス選択回路１１１によって選択された物理アドレスに対して書き込み動作およびベリファイ動作を実行する。

ここで、比較部１０３から不一致信号Ｓ１０３ｂが出力されると、記憶回路１１３は、誤り検出信号Ｓ１１３を出力する。シーケンス制御回路２０１は、誤り検出信号Ｓ１１３が出力されると、アドレス変更信号Ｓ２０１ａを出力して現在の論理アドレスに別の物理アドレスが対応付けられるようにアドレステーブルを変更する。これにより、アドレス選択回路１１１によって選択される物理アドレスが変更される。

次に、シーケンス制御回路２０１は、書き込み命令信号Ｓ２０１ｂを出力する。書き込み・読み出し制御回路１１２は、書き込み命令信号Ｓ２０１ｂに応答して、書き込み・読み出し回路１３に書き込み動作およびベリファイ動作を再度実行させる。これにより、書き込み・読み出し回路１３は、メモリセルアレイ１２の別の物理アドレス（変更後の物理アドレス）に対して書き込み動作およびベリファイ動作を実行する。

以上のように、不一致信号Ｓ１０３ｂが出力された場合に物理アドレスが変更されるので、メモリセルアレイ１２のうち誤り訂正不可能なアドレス領域にデータＷＤが書き込まれないように制御できる。これにより、訂正不可能なアドレス領域を使用対象から外すことができる。

（実施形態３）
図３は、この発明の実施形態３によるメモリシステムの構成を示す。このメモリシステムでは、半導体記憶装置３０は、図２に示したＥＣＣ回路１４に代えて、ＥＣＣ回路３４を含む。ＥＣＣ回路３４は、図１に示したシンドロームテーブル格納部１０２，比較部１０３，切換部１０５に代えて、ｎ個（ｎは２以上の整数）のシンドロームテーブル格納部３１１，３１２，…，３１ｎと、ｎ個の比較部３２１，３２２，…，３２ｎと、選択部３３０とを含む。その他の構成は、図２と同様である。

ｎ個のシンドロームテーブル格納部３１１，３１２，…，３１ｎは、それぞれ、異なる誤りビット数に対応するシンドロームテーブルを格納する。例えば、１番目，２番目，…，ｎ番目のシンドロームテーブル格納部３１１，３１２，…，３１ｎは、それぞれ、１ビット誤り，２ビット誤り，…，ｎビット誤りに対応するシンドロームテーブルを格納する。

ｎ個の比較部３２１，３２２，…，３２ｎは、それぞれ、ｎ個のシンドロームテーブル格納部３１１，３１２，…，３１ｎに対応し、シンドローム生成部１０１によって生成されたシンドロームＳ１０１と自己に対応するシンドロームテーブル格納部に格納されたシンドロームテーブルのシンドロームパターンとを比較し、シンドロームＳ１０１に一致するシンドロームパターンがシンドロームテーブルに存在する場合には一致信号Ｓ３２１ａ，Ｓ３２２ａ，…，Ｓ３２ｎａを出力する。

選択部３３０は、外部からの制御信号Ｓ３３０に応答して、比較部３２１，３２２，…，３２ｎからの一致信号Ｓ３２１ａ，Ｓ３２２ａ，…，Ｓ３２ｎａのうちいずれか１つを誤り訂正部１０４に供給する。

誤り訂正部１０４は、一致信号Ｓ３２１ａ，Ｓ３２２ａ，…，Ｓ３２ｎａのうち選択部３３０によって選択された一致信号に基づいてデータＲＤの誤りを訂正する。例えば、誤り訂正部１０４は、一致信号Ｓ３２１ａが供給された場合には１ビット訂正を実行し、一致信号Ｓ３２２ａが供給された場合には２ビット訂正を実行する。

記憶回路１１３は、一致信号Ｓ３２１ａ，Ｓ３２２ａ，…，Ｓ３２ｎａの出力状態に対応する誤りビット数を物理アドレス毎に記憶する。例えば、一致信号Ｓ３２１ａのみが出力された場合、記憶回路１１３は、誤りビット数が「１ビット」であることを記憶する。また、記憶回路１１３は、アドレス選択回路１１１によって選択された物理アドレスＰＡに対応する誤りビット数を示す誤り通知信号Ｓ３００をシーケンス制御回路２０１に出力する。

シーケンス制御回路２０１は、誤り通知信号Ｓ３００および外部からの選択信号Ｓ３０１に基づいて、アドレス変更信号Ｓ２０１ａおよび書き込み命令信号Ｓ２０１ｂを出力する。選択信号Ｓ３０１は、書き込みデータＷＤを書き込むアドレス領域に許容された誤りビット数を示す。

〔動作〕
次に、図３に示したメモリシステムにおけるデータ書き込み処理について説明する。

まず、実施形態２と同様に、書き込み・読み出し回路１３は、メモリセルアレイ１２のうちアドレス選択回路１１１によって選択された物理アドレスに対して書き込み動作およびベリファイ動作を実行する。

次に、記憶回路１１３は、予め登録された物理アドレスのうちアドレス選択回路１１１によって選択された物理アドレスに、一致信号Ｓ３２１ａ，Ｓ３２２ａ，…，Ｓ３２ｎａの出力状態に対応する誤りビット数を対応付けて記憶する。次に、記憶回路１１３は、その誤りビット数を示す誤り通知信号Ｓ３００を出力する。

次に、シーケンス制御回路２０１は、誤り通知信号Ｓ３００および選択信号Ｓ３０１のそれぞれに示された誤りビット数が互いに一致しない場合には、アドレス変更信号Ｓ２０１ａおよび書き込み命令信号Ｓ２０１ｂを出力する。これにより、論理アドレスに対応する物理アドレスが変更され、メモリセルアレイ１２のうち変更後の物理アドレスに対して書き込み動作およびベリファイ動作が実行される。一方、誤り通知信号Ｓ３００および選択信号Ｓ３０１のそれぞれに示された誤りビット数が互いに一致する場合には、シーケンス制御回路２０１は、アドレス変更信号Ｓ２０１ａおよび書き込み命令信号Ｓ２０１ｂを出力しない。

以上のように、誤り通知信号Ｓ３００および選択信号Ｓ３０１のそれぞれに示された誤りビット数が互いに一致しない場合に物理アドレスを変更することにより、誤りビット数を基準としてメモリセルアレイ１２の中からデータＷＤを書き込むアドレス領域を選択できる。これにより、重要度の高いデータを最も信頼度の高いアドレス領域（誤りビット数が最も少ないアドレス領域）に格納することができ、経年劣化によるデータ消失の危険性を減少させることができる。

さらに、選択部３３０によって一致信号Ｓ３２１ａ，Ｓ３２２ａ，…，Ｓ３２ｎａを選択的に誤り訂正部１０４に供給できるので、誤り訂正部１０４の誤り訂正能力を自由に設定できる。なお、選択部３３０を介さずに一致信号Ｓ３２１ａ，Ｓ３２２ａ，…，Ｓ３２ｎａを誤り訂正部１０４に供給しても良い。

（実施形態３の変形例）
また、図３のＥＣＣ回路を図４のようなＥＣＣ回路に置き換えても良い。図４に示したＥＣＣ回路３４ａでは、ｎ個の比較部３２１，３２２，…，３２ｎは、それぞれ、シンドロームＳ１０１と自己に対応するシンドロームテーブル格納部に格納されたシンドロームパターンとを比較し、シンドロームＳ１０１に一致するシンドロームパターンが存在しない場合には、不一致信号Ｓ３２１ｂ，Ｓ３２２ｂ，…，Ｓ３２ｎｂを出力する。記憶回路１１３は、不一致信号Ｓ３２１ｂ，Ｓ３２２ｂ，…，Ｓ３２ｎｂの出力パターンを物理アドレス毎に記憶する。

このように構成することにより、不一致信号Ｓ３２１ｂ，Ｓ３２２ｂ，…，Ｓ３２ｎｂを“寿命表示信号”として出力することができ、ユーザーはメモリシステムの使用期限を容易に知ることができる。

本発明によるＥＣＣ回路、半導体記憶装置、メモリシステムは、データ通信関連の製品や、ＣＤ、ＤＶＤなど記憶メディアの再生装置、メモリスティック、ＩＣカードなど半導体記憶装置を搭載した製品などに有用である。

この発明の実施形態１によるメモリシステムの構成図。 この発明の実施形態２によるメモリシステムの構成図。 この発明の実施形態３によるメモリシステムの構成図。 図３に示したメモリシステムの変形例の構成図。

１０，３０ 半導体記憶装置
１１，２１ メモリコントローラ
１２ メモリセルアレイ
１３ 書き込み・読み出し回路
１４，３４，３４ａ ＥＣＣ回路
１０１ シンドローム生成部
１０２ シンドロームテーブル格納部
１０３ 比較部
１０４ 誤り訂正部
１０５ 切換部
１１１ アドレス選択回路
１１２ 書き込み・読み出し制御回路
１１３ 記憶回路
２０１ シーケンス制御回路
３１１，３１２，…，３１ｎ シンドロームテーブル格納部
３２１，３２２，…，３２ｎ 比較部
３３０ 選択部

Claims (11)

1. ｄビットのデータビットとｋビットのパリティビットとを含む入力データ（ｄ，ｋは２以上の整数）からシンドロームを生成するシンドローム生成部と、
   前記入力データに誤りがないことを示すシンドロームパターンと、誤り箇所を示すシンドロームパターンとが格納されたシンドロームテーブルと、
   前記シンドローム生成部によって生成されたシンドロームと前記シンドロームテーブルのシンドロームパターンとを比較し、前記シンドロームに一致するシンドロームパターンが存在する場合には一致信号を出力し、前記シンドロームに一致するシンドロームパターンが存在しない場合には不一致信号を出力する比較部と、
   前記比較部からの一致信号に基づいて前記入力データの誤りを訂正する誤り訂正部とを備える
   ことを特徴とするＥＣＣ回路。
2. 請求項１において、
   前記比較部からの一致信号を前記誤り訂正部に供給する供給状態と前記比較部からの一致信号を前記誤り訂正部に供給しない遮断状態とを切換可能な切換部をさらに備える
   ことを特徴とするＥＣＣ回路。
3. 請求項１または請求項２に記載のＥＣＣ回路と、
   メモリセルアレイと、
   書き込み動作の場合には前記メモリセルアレイにデータを書き込み、読み出し動作の場合には前記メモリセルアレイに記憶されたデータを読み出して前記ＥＣＣ回路に供給する書き込み・読み出し回路とを備える
   ことを特徴とする半導体記憶装置。
4. 請求項３に記載の半導体記憶装置と、
   アドレス選択回路および制御回路を含むメモリコントローラとを備え、
   前記アドレス選択回路は、論理アドレスと前記メモリセルアレイの物理アドレスとが対応付けられたアドレステーブルに基づいて、外部からの論理アドレスに対応する物理アドレスを選択し、
   前記書き込み・読み出し回路は、前記メモリセルアレイのうち前記アドレス選択回路によって選択された物理アドレスに対してデータを書き込む書き込み動作と、その物理アドレスに書き込まれたデータを読み出して前記ＥＣＣ回路に供給するベリファイ動作とを実行し、
   前記制御回路は、前記比較部から前記不一致信号が出力されると、前記アドレステーブルを変更した後に、前記書き込み・読み出し回路に前記書き込み動作および前記ベリファイ動作を再度実行させる
   ことを特徴とするメモリシステム。
5. ｄビットのデータビットとｋビットのパリティビットとを含む入力データ（ｄ，ｋは２以上の整数）からシンドロームを生成するシンドローム生成部と、
   それぞれが異なる誤りビット数に対応し、それぞれに前記入力データに誤りがないことを示すシンドロームパターンと、誤り箇所を示すシンドロームパターンとが格納されたシンドロームテーブルと、
   前記複数のシンドロームテーブルにそれぞれ対応し、前記シンドローム生成部によって生成されたシンドロームと自己に対応するシンドロームテーブルのシンドロームパターンとを比較し、前記シンドロームに一致するシンドロームパターンが存在する場合には一致信号を出力する複数の比較部と、
   前記複数の比較部からの一致信号に基づいて前記入力データの誤りを訂正する誤り訂正部とを備える
   ことを特徴とするＥＣＣ回路。
6. 請求項５において、
   前記複数の比較部は、それぞれ、自己に対応するシンドロームテーブルの中に前記シンドローム生成部によって生成されたシンドロームに一致するシンドロームパターンが存在しない場合には不一致信号を出力する
   ことを特徴とするＥＣＣ回路。
7. 請求項５または請求項６において、
   前記複数の比較部からの複数の一致信号が供給され、その複数の一致信号のうちいずれか１つを前記誤り訂正部に供給する選択回路をさらに備える
   ことを特徴とするＥＣＣ回路。
8. 請求項５，６，７のいずれか１項に記載のＥＣＣ回路と、
   メモリセルアレイと、
   書き込み動作の場合には前記メモリセルアレイにデータを書き込み、読み出し動作の場合には前記メモリセルアレイに記憶されたデータを読み出して前記ＥＣＣ回路に供給する書き込み・読み出し回路とを備える
   ことを特徴とする半導体記憶装置。
9. 請求項８に記載の半導体記憶装置と、
   アドレス選択回路および制御回路を含むメモリコントローラとを備え、
   前記アドレス選択回路は、論理アドレスと前記メモリセルアレイの物理アドレスとが対応付けられたアドレステーブルに基づいて、外部からの論理アドレスに対応する物理アドレスを選択し、
   前記書き込み・読み出し回路は、前記メモリセルアレイのうち前記アドレス選択回路によって選択された物理アドレスに対してデータを書き込む書き込み動作と、その物理アドレスに書き込まれたデータを読み出して前記ＥＣＣ回路に供給するベリファイ動作とを実行し、
   前記制御回路は、前記複数の比較部のうち前記一致信号を出力した比較部に対応する誤りビット数が予め設定された所望の誤りビット数に一致しない場合に、前記アドレステーブルを変更した後に、前記書き込み・読み出し回路に前記書き込み動作および前記ベリファイ動作を再度実行させる
   ことを特徴とするメモリシステム。
10. 請求項４または９において、
    前記メモリセルアレイは、不揮発性メモリによって構成される
    ことを特徴とするメモリシステム。
11. 請求項１０において、
    前記不揮発性メモリは、強誘電体によって構成される
    ことを特徴とするメモリシステム。

Images