TW436799B - Multi-bit memory device having error check and correction circuit and method for checking and correcting data errors therein - Google Patents
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Description
經濟部中央標準局員工消费合作社印製 i 4367 9 9 -^4pif.doc/0 0 6 A7 ——_______B7 五、發明説明(/ ) 發明領域 本發明是有關於'-種積體電路記憶體元件,且特別是 有關於一種具有錯誤偵測與校正(Err〇r check and Correction,簡稱ECC)能力之多位元記億體元件,其—個、 記憶胞可儲存兩種以上之可能資料狀態。 本發明更是有關於用於積體電路記憶體元件之ECC方 法’且特別是有關於在多位元(multi_bit)記憶體元件之偵測 資料錯誤及校正資料方法,例如多位元遮罩式(mask)唯讀 記憶體(Read-Only Memory,簡稱ROM)或是多位元電性可 抹除式及可編程 ROM(Electrically Erasable and Programmable ROM ’簡稱EEPROM),其一個記憶胞可儲存超過兩種之可 能資料狀態。 本發明是以韓國專利申請第81002/1997號爲基礎,其 用來配合本發明之敘述之參考。 發_朗背景 在數位電子系統中,資訊是以二進位格式(1與〇)來表 示。當二進位資訊由一個端點傳至另一個端點時,常常會 產生一些錯誤;1會被認成0或是0被認成1。這可能是 由媒介的瑕疵、元件失效、電子雜訊、連接不良、長久使· 用後的退化、及其他因素所引起的。當一個位元被解釋錯-誤,即會產生一個位元的錯誤。 在積體電路半導體記憶體元件的領域中,冗餘電路 (redundancy)主要是用來修正元件中的位元線(bit-line)及字 元線(wonMine)的故障(即用來修正“硬體錯誤(hard | 本纸張尺度適用令國國家標準(CNS ) A4規格(210X2W公釐) I I I 批衣 I -- 訂 . . 線 (諳先閱讀背面之注意事項再填寫本頁) 4 2 1 4 pi f , cj〇 c / 0 0 6 久7 43679 9____B7___ 五、發明説明(4) error)”),用以提昇產品的良率。然而,假如使用冗餘電路, 則會增加整個記憶體陣列。
(請先閱讀背面之注意事項再填寫本頁J 使用ECC技術是一種具有實質相同的良率改善但佔用 較少的記憶晶片面積的方法。錯誤校正不只是可在記憶系-統中用來修正因雜訊或α粒子碰撞(alpha particle hit)所引 起的“軟體錯誤(soft error)”,亦可用在硬體錯誤校正上。 錯誤校正包括兩個步驟,其一是偵測錯誤,其次則是校正 此錯誤。使用此種錯誤校正,可以同時改善記憶體元件的 可靠度與良率。 特別是,由漢明(Hamming)在西元1950年所首先發展 出的漢明碼(Hamming code),常用在此用途。利用漢明碼, 錯誤校正可用在許多不同的位元素(bit field)大小。其需要 在陣列中使用額外的同位(parity)位元。對於要校正諸如8、 16、32、64、128位元的所指定之資料位元的位數,要決 定其所需之同位位元的位數,需滿足下列的不等式 2k ^ m+k+1 (1) 經濟部中央標準局員工消費合作社印掣 其中‘m’是要校正的資料位元的位數,‘k’是校正時所 需之同位位元之位數。例如,假如資料位元的位數(ni)爲8 ’ 則同位位元的位數(k)爲4,又假如資料位元的位數(m)爲 64,則同位位元的位數(k)爲7。 其中有一個需要抉擇之處,較小的位元素可允許快速 的錯誤偵測,但在記憶陣列中需要較多額外的同位位元; 而較大的位元素允許使用較少的同位元素的額外陣列’但 錯誤偵測較慢。 本紙張尺度適用中國國家標率(CNS ) Λ4规格(2I0X'297公楚) A7 B7 -42 pi f.doc/006 436799 五、發明説明(3 ) 已使用在記憶體的另一形式的錯誤校正碼是“水平-垂 直(Horizontal-Vertical,簡稱H-V)”錯誤校正技術,其爲 Edward在西元1981所發展,並由Burroughs將其應用在 DRAM上。此種方法亦稱爲雙向錯誤校正。 ' 在此方法中,記憶體切割成固定大小的區塊(block)。 對每一個位元,加上一個水平同位位元。並且產生及儲存 一垂直同位。在正常的運作中,只檢查水平同位,其可改 善因錯誤校正所造成的時間延遲。當檢查水平同位位元時 偵測到錯誤,則再檢查垂直同位位元。如此可由兩個同位 位元的交集找出錯誤。 使用上述之單一錯誤校正,可以將一個資料字元(例 如8、16 、32、64、128位元等)中的一個錯誤位元校正並 還原成原來的資訊,而兩個錯誤位元則只能被偵測出,卻 無法校正。 現代的ECC技術揭露可見於下列文章,例如,美國專 利第4,903,268號,由Hidaka等人所提出的“Semiconductor Memory Device Having On-chip Error Check And Correction Functions”,美國專利第4,958,352號,由Noguchi等人所 提出之“Semiconductor Memory Device With Error Check And Correcting Function”,美國專利第 5:313,425 號,由 Lee 等 人所提出之 “Semiconductor Memory Device Having An Improved Error Correction Capability”,美國專利第 5,448,578 號,由 Kim 所提出之“Electrically Erasable And Programmable Read Only Memory With An Error Check And Correction 本紙張尺度適用中國國家標率(CNS ) Λ4規格(210X 29?公釐) ----------神衣------ir------^ {請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局—工消t合作社印製 經濟部中央標準扃貝工消费合作社印製 4214pif.doc/006 43 679 9__B7_ 五、發明説明(午)
Circuit”,以及美國專利第5,765,185號,由Lambrache等 人所提出之 “EEPROM Array With Flash-Like Core Having ECC Or A Write Cache Or Interruptible Load Cycles”,以上 所有的揭露皆用來配合本發明之敘述之參考。 在此同時,當半導體記憶體元件持續增加其密度及面 積時,只單獨使用冗餘電路或錯誤校正都無法達到可接受 的良率。因此,希望能夠有效地將雨種方結合以得到長程 (long term)的系統良率(in-system yield)。 希望達到有效的積體密度,以更進一步擴展記憶容 量,而發展出多位元(或多位準(multi-level),或多狀態 (multi-state))技術,其爲在一個記憶胞儲存複數個資料位 元。現代的多位元記憶體元件揭露可見於下列文章,例如, 美國專利第5,262,984號,由Noguchi等人所提出之“Nonvolatile Memory Device Capable 〇f Storing Multi-State Data”,美國專利第5,457,650號,由Sugiura等人所提出之 “Apparatus And Method For Reading Multi-Level Data Stored In Semiconductor Memory”,美國專利第 5,541,886 號,由 Hasbun 等人所提出之 “Method And Apparatus For Storing Control Information In Multi-bit Non-Volatile Memory Arrays”,美國專利第5,740,104號,由Forbes所提出之-''Multi-State Flash Memory Cell And Method For Programming Single Electron Differences”,美國專利第 5,768,188,由 Park 等人所提出之 “Multi-State Non-Volatile Semiconductor Memory And Method For Driving The Same”,以及美國專利 (請先閲讀背面之注意事項再填寫本頁) .裝. ,-ιτ 本紙张尺度適用中國囿家標準(CNS ) Λ4規格(2! 0 X 297公釐) 經濟部中央標隼局*:工消費合作社印製 4 214 pi f. do c/ 0 0 6 ^ i 436799 _b7____ 五、發明説明(γ) 第5,768,191號,由Choi等人所提出之“Methods 〇f Programming Multi-State Integrated Circuit Memory Devices”,以上所有的揭露皆用來配合本發明之敘述之參^ 考。 在此種ROM元件,一個記憶胞可以燒錄成具有兩位 元之四個資料狀態中的一個,亦即“11”、“10”、“01”、及 M00”。因此一個ROM胞(cell)可以被當成兩位元元件來燒 錄,而不只是一位元元件,因此可以使一個記憶體元件可 包含的資料量變成雙倍,並且可以有助於降低每位元之單 位成本。 針對低電壓、高密度多位元記憶體元件之資料狀態’ 考慮其臨限電位(threshold voltage)間之較小邊際(margin) ’ 有必要採用ECC來避免位元失誤,以改善記憶體元件之可 靠度及良率。 通常,儲存在此種多位元記憶胞的兩個位元都產生軟 體及硬體錯誤的機率是頗高的。假如在一個多位元胞產生 兩位元的錯誤,例如,當資料“〇〇”變成“11”時,或是反之 亦然,則不可能使用傳統的ECC技術來校正它們,因爲此 技術只能校正預定資料字元(例如,32、64、或128位元) 的單位元錯誤,所以必須能夠保證錯誤校正的精確度。 發明摘要 因此本發明之一1目的就是在提供一種具有ECC電路之 多位元半導體記憶體元件,用以確保資料的正確與完整。 本發明之另一目的是在提供一種具有校正資料字元中 I--------i------IT------,^ (請先閲讀背_面之注意事項再填寫本頁) 本紙張尺度適用中國國冬標導(CNS ) A4規格(2 ! 0 29?公费;} 經濟部中央標準局—工消費合作社印製 . ^214pif.doc/006 436 79 9 五、發明説明(6) ~~個位元以上之錯誤之能力之多位元記憶體元件,因此可 以避免因同一字元中之兩個或多個錯誤而造成元件失效。 本發明之另一目的是在提供一種多位元半導體記憶體-元件之資料字元之兩個或多個錯誤之偵測及校正方法,用-以使其能夠正確地校正錯誤。 提供本發明之這些與其他目的、優點及特徵,係依下 列所述’將一般的資料訊息儲存在複數個第一記憶胞(即 多位元記憶胞),每一個記憶胞儲存兩個以上之可能資料 狀態’其中每一資料狀態係由兩個或多個資料位元代表, 並且個別的資料位元分成兩個或多個組別(或集合),並將 對應於該兩組或多組資料位元之兩組或多組同位(parity)位 元儲存在複數個第二記憶胞(單位元記憶胞或多位元記憶 胞)°該gH憶體兀件包括複數個感測放大器(sense amplifier) 及複數個資料閂鎖器(latch),該些感測放大器用以感測該 兩組或多組資料位元,該些資料閂鎖器用以分別將感測到 之該兩組或多組資料位元閂鎖住。根據每一記憶胞之位元 數,每一個感測放大器至少對應至兩個資料閂鎖器,並且 該些資料閂鎖器分成兩組或更多組,每一組之中只包括對 應至每一感測放大器之該至少兩個資料閂鎖器中的一個/ 特別是,此記憶體元件包括一ECC電路,用以按組別依續-由閂鎖住之該些資料位元偵測出錯誤位元,並且按組別依 續校正該些偵測出之錯誤位元= 依據本發明之另一觀點,提出一種用於多位元記憶體 元件之錯誤校正方法。將一般之資料訊息儲存在複數個第 --------—裝------訂------線 (請先閱讀背面之注意事項苒填寫本萸) 通用中國國家標隼(CNS ) Α4规格U) 〇 X 297公釐) 經濟部中央標李局員工消费合作社印焚 42l4pif.doc/006 A? __________B7 五、發明説明(^ ) 5己k'胞,每一該些記憶胞儲存兩種以上之可能資料。其 中每一資料狀態以兩個或多個資料位元代表,並且該個別 之資料位元分成兩個或多個集合。然後,將對應於該兩個-或多個集合之資料位元之兩個或多個集合之同位位元分別_ 儲存在複數個第—記憶胞。換個方式,第一個步驟可在第 一個步驟之後進行。在此之後,感測該兩個或多個集合之 資料位元,並將之閂鎖住。按集合依續由閂鎖住之該兩個 或多個集合之資料位元偵測出錯誤位元。最後,按集合依 續校正所偵測出之該錯誤位元。 由前面之敘述可瞭解,依據本發明之ECC電路及方 法,可以校正多位元記憶體元件之資料字元之一個以上之 位元錯誤’進而改善其可靠度及增進其良率。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉較佳實施例,並配合所附圖式,作詳細 說明如下,並且在後面之申讀專利範圍指出其範圍。 圖式之簡厘說明: 第1圖是依照本發明之較佳實施例之多位元記憶體元 件之方塊圖; 第2圖是第1圖所繪示之主感測放大電路及與其相關_ 聯之閂鎖器與選擇電路之較詳細之電路圖; 第3圖是第1圖所繪示之同位感測放大電路及與其相 關聯之閂鎖器與選擇電路之較詳細之電路圖; 第4圖是第1圖之ECC矩陣電路之一部份之較詳細之 電路圖; I.--------^------tr------0 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率(CNS ) Λ4+現格(210X297公釐) 經濟部中央標準局員工消f合作杜印掣 120列解碼器 160同位胞陣列 182資料閂鎖電路 190控制邏輯 202同位閂鎖電路 220 ECC矩陣電路 260選擇電路 4214pif.doc/00 6 ^ ' 43 6 7 9$ 五、發明説明(公) 第5圖是第1圖之ECC矩陣電路之另一部份之較詳細 之電路圖;.以及 第6圖是第1圖所繪示之錯誤校正電路及與其相關聯 之選擇電路之較詳細之電路圖 圖式中標示之簡單說明: 100記憶胞陣列 140行通閘 180主感測放大電路 184選擇電路 200同位感測放大器 204選擇電路 240互斥OR閘 400互斥OR閘 500a-563a 及 500c-563c NAND 閘 500b-563b 及 563e 反相器 500d-563d 及 500e-562e NOR 閘 600a-663a 互斥 NOR 閘 600b-663b緩衝器 較佳實施例 ' 本發明結合一'種新的錯誤偵測與校正(Error Check and-Correction,簡稱ECC)技術爲其中一個最重要的特徵。依 照此錯誤校正方法,根據多位元記憶體元件之一個資料位 元(例如128位元)’將兩組或多組同位位元燒錄於其中。 其爲按每個記憶胞的位元數(例如2位元)來分組。記憶資 ----------^-------ΪΤ-------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家櫻準(CNS ) A4規格(2!0Χ297公釐) A7 B7 經濟部中央標準局員工消費合作社印掣 4214pif.doc/006 r ΙΜέf#舜_ 五、發明説明(兮) 料字元中的錯誤位元爲按組別依續偵測,並且按組別依續 將偵測到的錯誤校正,如此可以避免多位元記憶體元件中 的一個資料字元的兩個或多個錯誤而使得元件失效。 _ 以下所有的描述將說明特定之細節,以提供對本發明-更完整的瞭解。然而,對熟習此技藝者,縱使沒有此特定 細節,本發明亦是很實際的。 本發明之一較佳實施例將配合所附圖式敘述如下,其 中一般所熟習之電路將以方塊圖之形式表示或不繪出,以 避免對本發明造成不必要之混淆。在此,爲了簡要之目的, 將參考多位元遮罩式ROM環境來討論本發明之實施例。 然而,必須注意其他多位元半導體記憶體元件,諸如多位 元EEPROM及類似元件,可以用來實現在此所掲露之實施 例之發明原理。另外,本實施例之記憶體元件是以漢明碼 爲基礎之錯誤校正電路來實現,但其他的錯誤校正碼亦可 用在此處。 現在,讀參照第1圖,其所繪示依照本發明之使用以 漢明碼做錯誤校正之ECC電路來實現之一多位元記憶體元 件之較佳實施例。瘕設此較佳實施例之多位元記憶體元件 爲256Mb之元件。一個256Mb(例如8Kb*16Kb)的多位元記' 憶胞陣列100可供儲存一般的資料位元。然而,在實際的-架構上,記憶胞陣列100的容量爲128Mb,因爲其中的每 —個記憶胞是燒錄成具有兩位元的四個可能資枓狀態(即 “0◦”、“01”、“10”、及“11”)中的一個狀態=雖然,爲了簡 要起見,在此實施例以具有四個可能資料狀態的兩位元記 本紙張尺度適用中國國家標隼(CNS ) A4规格(210X297公釐) 0¾ 、v5 (請先閱讀背面之注意事項再填寫本頁)
4 4 do c/ Ο Ο 6 A7 B7 五、發明説明(π ) 憶胞來解釋,但必須注意,本發明亦可應用在具有多於四 個可能狀能之記憶胞。 在記憶胞陣列100的旁邊配置有列解碼器120及行通· 閘(column pass gate)(通常稱爲“行解碼器”)140。列解碼器 120根據列預解碼器(圖中未顯示)送來之預解碼信號p〇_Pa 及Q0-Qb選擇記憶胞陣列100中的一個列,其中a及b爲 正整數。行通閘140根據行預解碼器(圖中未顯示)送來之 預解碼信號YAO-YAc及YBO-YBd選擇記憶胞陣列1〇〇中 的六十四(64)個行,其中c及d爲正整數。 主感測放大電路180經主資料線DL0-DL63與行通閘 電路電性耦接。主感測放大電路180可同時感測並放大儲 存在記憶胞陣列100中的被選擇到的六十四個多位元記憶 胞的128位元資料字元。感測到的128位元的資料分成64 位元的兩組,並且都閂鎖至資料閂鎖電路182。選擇電路 184可根據選擇控制信號ΡΒ0及PB1選擇兩組資料輸流輸 出。 請參照第2圖,其繪示主感測放大電路180、閂鎖電 路182及選擇電路184之較詳細之架構圖。如圖所示,主 感測放大電路180包括64個感測放大器SA1-SA64,分別· 對應於資料線DL0-DL63。每一個獨立的感測放大器(例如 SA1)經由單一的資料線(例如DL0)感測2位元資料。資料 閂鎖電路182由128個閂鎖元件L1-L128所組成。每~對 閂鎖元件(例如L1及L2)對應至每一個感測放大器(例如 SA1),並且將對應之感測放大器送來之兩個資料位元閂鎖 13 ----------批衣-------IT------.^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央椋準局員工消費合作社印製 本紙张尺度適用中國國家標準(CNS > A4規格(2〗〇χ 297公釐) 經濟部中央標準局員工消費合作杜印製 42l4pif.cioc/〇〇6 Δ7 ,ί . 43679 9 B1 五、發明説明(/() 住。閂鎖元件L1-L128分成兩組:一組爲奇數之閂鎖元件 LI, 3L3,…,L127,另一組則爲偶數之閂鎖元件L2, L4,..., L128。個別的感測放大器SA1-SA64(64位元)的較高位數的^ 位元爲閂鎖在64個奇數之閂鎖元件Ll,L3,…,L127。個-別的感測放大器SA1-SA64(64位元)的較低位數的位元爲閂 鎖在64個偶數之閂鎖元件L2, L4,...,L128。 選擇電路184由128個三態緩衝器B1-B128所形成。 緩衝器B1-B128亦分成兩組:一組爲奇數之緩衝器B1, B3,…,B127,另一組爲偶數之緩衝器B2, B4t…,B128。第 —組緩衝器Bl,B3,…,B127分別耦接在第一組閂鎖元件L1, L3, ...,L127與資料線PL0-PL63之間。同樣的,第二組緩 衝器B2, B4, ...,B128分別耦接在第二組閂鎖元件L2,L4, ..., L128與資料線PL0-PL63之間。第一組緩衝器Bl, B3,..., B127的高電位作用之三態控制輸入皆由控制邏輯190送出 之選擇控制信號ΡΒ0控制,而第二組緩衝器B2, B4, ...,B128 則由控制邏輯190之另一個選擇控制信號PB1控制。當個 別的控制信號ΡΒ0及PB1變成作用時,個別的緩衝器B1-B128會導通。相對的,當個別的控制信號ΡΒ0及PB1變' 成不作用時,個別的緩衝器B1~B128會關閉。在資料感測_ 期間,控制邏輯190使三態控制信號ΡΒ0及PB1輪流作用。-如習知此技藝者所瞭解’在記憶胞可以儲存超過四個 可能狀態的情況時’對應每一個感測放大器需要多於兩個 閂鎖元件及三態緩衝器。在此情形下,每一組中,兩個或 更多的閂鎖元件中只有一個對應一感測放大器。另外,假 14 本紙張尺度適用中國國家標準(CNS ) Λ4规格(加乂297公褒〉 I n I Γ ( 訂 [ ]II 線 (請先閱讀背面之注意事項再填寫本頁) 4 214 pif . d43679 9 f.doc/006 A7 B7 經濟部中央標準局員工消f合作社印製 五、發明説明(h) 如奇數之緩衝器或偶數之緩衝器換成低電位動作控制輸入 之三態緩衝器,二者擇一之資料位元只可以由控制信號PB0 及PB1中的一個控制。 請再參照第1圖,記憶體元件具有另一個多位元記憶_ 胞陣列160。此記憶胞陣列160是用來儲存對應於儲存在 記憶胞陣列100之資料位元之同位位元。在此實施例,是 使用漢明來做錯誤校正,並且假設此錯誤校正是針對64 位元之資料字元,所以很顯然地,由不等式(1)可知道每個 資料字元(β卩64位元)需要七個同位位元。同位胞陣列160 具有28Mb的記憶容量,但其實際容量爲14Mb,因爲其中 每個記憶胞是燒錄成具有兩位元之四個可能資料狀態之中 的一個狀態。當將128位元的資料字元(即兩個64位元資 料組)寫入主記憶胞陣列100時,同時將對應於個別兩個64 位元資料組的14位元的同位字元(即兩個7位元同位組)燒 錄至同位胞陣列160中。個別的七個2位元同位資料(或7 個同位胞)的高位數位元爲依照個別的六十四個2位元資 料(或64個記憶胞)的高位數位元來燒錄,而個別的七個同 位胞的低位數位元爲依照個別的六十四個記憶胞的低位數 位元來燒錄。換個做法,亦可個別的七個同位胞的低位數' 位元爲依照個別的六十四個記憶胞的高位數位元來燒錄’— 而個別的七個同位胞的高位數位元則依照個別的六十四個 記憶胞的低位數位元來燒錄。 同位胞陣列160的列也是根據列預解碼信號p〇-pa及 Q0-Qb由列解碼器120來選擇。在此,亦可考慮使用單位 I 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 本紙张尺度適用中國國家標隼(CNS ) Λ+規格(公漦) —r • . * 經濟部中央標率局員工消f合作社印製 4214pif.aoc/0〇6 Λ-7 436799 _b7 五、發明説明(/i ) 元胞陣列來代替多位元同位胞陣列丨6〇,其中,單位元胞 陣列中的一個記憶胞具有兩個可能資料狀態。 问位感測放大電路200經同位資料線pdl〇-PDL6電性' 耦I接至同位胞陣列160的七個列。同位感測放大電路2〇〇.. 可同時感測及放大對應於128位元資料字元之十四個同位 位元。感測到的十四個同位位元分成兩個7位元組,並且 皆由同位問鎖電路202問鎖住。選擇電路204可根據選擇 控制信號ΡΒ0及PB1輪流選擇輪出兩個同位組。 請參照第3圖,其繪示較詳細之同位感測放大電路2〇〇 之架構圖,亦同時繪示其所配合之閂鎖電路202及選擇電 路204。感測放大電路200包括對應於個別的資料線 PDL0-PDL6的7個感測放大器SAr-SA7’。每個單獨的感測 放大器經由單一的資料線感測2位元資料。資料問鎖電路 202由14個閂鎖元件Lr-Lll所組成。一對閂鎖元件(例如 Lr及1^)對應於一個感測放大器(例如SA1'),並且可將對 應感測放大器送來之兩個資料位元閂鎖住。閂鎖元件Lh L14'分成兩組:一組爲奇數之閂鎖元件Ll',L31,…,L13', 另一組爲偶數之閂鎖元件L2', L4_,...,L14%個別的感測放 大器SA1'-SA7'(7位元)的高位數位元被奇數之閂鎖元件L11/ L3’,…,L13词鎖住,而個別的感測放大器SA1'-SA7'的低-位數位元則被偶數之閂鎖元件L2\ L4',...,L141閂鎖住。 選擇電路204由14個三態緩衝器所形成。緩 衝器BV-B14'亦分成兩組:一組爲奇數之緩衝器Bl’,Β31, Β131,另一組爲偶數之緩衝器Β2', Β4、...,Β141。奇數之緩 16 {請先閱讀背面之注意事項再填寫本頁} -•& 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) if.doc/006 Λ7 B7 五、發明説明(#) (請先閲讀背面之注意事項再填寫本頁) 衝器ΒΓ,B31,..·,B131分別耦接在第一組閂鎖元件L11, L3\…,L13'與資料線P0-P6之間。同樣的,偶數之緩衝器 B2', M’,…,B14'分別耦接在第二組閂鎖元件L21, L4’,..., L14’與資料線P0-P6之間。第一組緩衝器Bl1, B31,...,B13' 的高電位作用之三態控制輸入皆由來自控制邏輯190之選 擇控制信號ΡΒ0控制,而第二組緩衝器B2’,B4', ...,B141 則由控制邏輯190之另一個選擇控制信號PB1控制。當個 別的控制信號ΡΒ0及PB1變成作用時,個別的緩衝器ΒΓ-B141會導通。相對的,當個別的控制信號ΡΒ0及PB1變成 不作用時,個別的緩衝器ΒΓ-BIV會關閉。在資料感測期 間,控制邏輯190使三態控制信號ΡΒ0及ΡΒ1輪流作用。 控制邏輯包括一個內部位址產生器(圖中未顯示),用以根 據一外部行位址信號產生一序列之內部行位址信號。如習 知此技藝者所瞭解,一個或多個內部行位址信號可用來當 成閂鎖控制信號ΡΒ0及ΡΒ1。 經濟部中央標準局負工消費合作杜印製 如以上所敘述,習知此技藝者應瞭解,假如記憶胞儲 存超過四種可能狀態,對應於每一同位感測放大器要有兩 個以上的閂鎖元件及三態緩衝器。在此情形,每一組只有 兩個或多個閂鎖元件中之一個對應至每一同位感測放大^ 器。另外,假如奇數之緩衝器或偶數之緩衝器以具有低位 作用控制輸入之三態緩衝器代替,則只能由控制信號ΡΒ0 及ΡΒ1中的一個來作爲資料位元之交替選擇。 回到第1圖,選擇電路的7位元輸出送至ECC矩陣電 路220。雖然第1圖未顯示,ECC矩陣電路220由特徵產 本紙烺尺度適用中國國家標準(CNS ) Α4规格(210X 297公釐) 1 4^Jsg〇c/°06 ^ 五、發明説明(ΛΤ) 生器(syndrome generator)及特徵解碼器(syndrome decoder)所 組成,其分別繪示於第4圖及第5圖。如第4圖所示,特 徵產生器包複數個互斥或(Exclusive OR)鬧400。如第5圖 所示,特徵解碼器由反及(NAND)閘500a-563a與500c-563c、 反相器 500b-563b 與 563e、及反或(NOR)閘 500d-563d 與 500e-562e所組成。特徵產生器及特徵解碼器之構成爲依據 下列第1表及第2表之64位元錯誤校正矩陣表之範例。 {請先閱讀背面之注意事項再填寫本頁) .裝- 經濟部中央標率扃員工消費合作社印1i P0 P1 P2 P3 P4 P5 P6 $0 0 $1 0 $2 0 $3 0 $4 0 $5 0 $6 0 第2表 0 1 2 3 4 5 6 7 8 9 10 57 58 59 60 61 62 63 $0 0 0 0 0 0 0 $1 0 0 〇 〇 0 0 0 0 0 0 〇 〇 0 0 0 $2 〇 0 0 〇 〇 〇 0 0 0 0 〇 0 0 0 0 $3 〇 0 0 0 〇 0 0 0 0 〇 $4 〇 0 0 0 0 $1 $6 0 0 0 0 0 0 0 0 第1表 本紙張尺度適用中國國家插準(CNS ) A4現格(210X 29*7公楚:> Ϊ3§7 9°9 /006 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明(/6) 如以上之第丨表,橫列之阿拉伯數字0-63分別代表資 料位元PL0-PL63,符號$0-$6則代表特徵信號。在第2表, 符號P0-P6代表同位位元。 ' 第4圖之特徵產生器執行選擇電路184之輸出PL0--PL63(資料位元)及選擇電路204之輸出P〇-P6(同位位元)之 互斥OR運算,並且產生特徵信號$0-$6。特徵信號$0-$6 則送至第5圖之特徵解碼器。第5圖之特徵解碼器將特徵 信號$〇-$6解碼,並且輸出特徵解碼資料C0-C63。 請繼續參照第1圖,特徵解碼資料位元C0-C63與選 擇電路184送出之記憶資料位元PL0-PL63 —起送至錯誤 校正電路240。錯誤校正電路240分別比較特徵解碼資料 位元C0-C63與記憶資料位元PL0-PL63。當發現任何一個 任意記憶資料位元錯誤時,則此位元可以由特徵解碼資料 位元來校正。校正後的64位元之記憶資料送至選擇電路 260。選擇電路260根據控制邏輯電路190送出之控制信號 PA0-PA3由64位元之校正後資料選擇16個位元,並將之 依續傳送至16位元之資料匯流排D0-D15。 | 請參照第6圖,其繪示錯誤校正電路240及選擇電路 260之構造圖。如第6圖所示,錯誤校正電路240由六十_ 四個互斥非或(Exclusive NOR)閘600a-663a所組成。每一互-斥NOR閘之一個輸入接受對應之資料位元PU,另一個輸 入則對應之特徵解碼位元Ci,其中i=0,1,...,63。選擇電 路260包括六十四個三態緩衝器600b-663b。緩衝器600b-663b分別對應至互斥NOR閘600a-663a。四個互斥NOR閘 -s (諳先閲讀背面之注意事項再填寫本頁)
本紙张尺度適用中國國家標準f CINS ) Λ4規格(210X 297公釐) 4367S9 42i4pif # doc/00β Α7 Β7 五、發明説明(/?) (例如600a-603a)及四個三態緩衝器(例如600b-603b)組成一 個單元電路。所以其中具有16個單元電路,分別對應至16 條資料匯流排線D0-D15。在一個單元電路中的四個緩衝 器(例如600b-603b)爲耦(接在對應之互斥N.OR閘(例如600a_ 603a)與對應之資料匯流排線(例如DO)之間。在每一個單元 電路中的四個緩衝器之三態控制輸入分別由控制信號ΡΑ0-PA3控制。當個別的控制信號PA0-PA3作用時,個別的緩 衝器600b-663b會導通。相對的,當個別的控制信號ΡΑ0-PA3不作用時,則個別的緩衝器600b-663b會關閉。在資 料輸出期間,控制邏輯190會使三態控制信號PA0-PA3輸 替作用。 如以上所述,依照本發明之ECC電路及方法,可以校 正多位元記憶體元件中的一個資料字元的多個位元之錯 誤,並且可以改善其可靠度與提昇良率。 雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 和範圍內,當可作少許之更動與潤飾,因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 裝 訂 線 (請先閱讀t.面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 適 一度 尺 張 紙 S Ν 一楚· 公
Claims (1)
- 經濟部中央標準局員工消費合作社印製 i 43 6799 a A8 4214pif.doc/006 B8 C8 D8 六、申請專利範圍 1. 一種積體電路半導體記憶體元件,包括: 複數個記憶胞,用以儲存複數個資料位元,每一該記 憶胞儲存兩個以上之可能資料狀態; 複數個感測放大器,用以感測該些資料位元; 複數個資料閂鎖器,用以分別將感測到之該些資料位 元閂鎖住,其中每一該感測放大器至少對應至兩個該資料 閂鎖器,並且該些資料閂鎖器分成兩組或更多組,每一組’ 之中只包括對應至每一感測放大器之該至少兩個資料閂鎖 器中的一個;以及 一裝置用以按組別依續由閂鎖住之該些資料位元偵測 出錯誤位元,並且按組別依續校正該些偵測出之錯誤位 元。 2. —種積體電路半導體記憶體元件,包括: 複數個記憶胞,用以儲存複數個資料位元,每一該記 憶胞儲存兩個以上之可能資料狀態; 複數個感測放大器,用以感測該些資料位元; 複數個資料閂鎖器,用以分別將感測到之該些資料位 元閂鎖住; 其中每一該感測放大器至少對應至兩個該資料閂鎖’ 器,並且該些資料閂鎖器分成兩組或更多組,每一組之中-只包括對應至每一感測放大器之該至少兩個資料閂鎖器中 的一個; 一控制電路,用以產生一個或多個閂鎖選擇信號; 一選擇電路,用以根據該一個或多個閂鎖選擇信號輪 裝 I 訂 線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公嫠) 經濟部中央橾準局員工消費合作社印装 436799 A8 4214pif.doc/006 B8 C8 D8 六、申請專利範圍 流選擇該兩組或更多組之資料閂鎖器;以及 一裝置用以由該被選擇到之一組資料閂鎖器所閂鎖住 之該些資料位元偵測出錯誤位元,並且校正該些偵測出之 錯誤位元。 3. 如申請專利範圍第2項所述之積體電路半導體記憶 體元件,其中該控制電路包括一內部位址產生器,用以產 生一序列之內部行位址信號,並且該些內部行位址信號之 一部份用來當成該些閂鎖選擇信號。 4. 一種積體電路半導體記憶體元件,包括: 一第一陣列,具有複數個第一記憶胞,用以儲存複數 個資料位元,每一該記憶胞儲存四種可能資料狀態; 複數個第一感測放大器,用以感測該些資料位元; 複數個第一資料閂鎖器,用以分別將感測到的該些資 料位元閂鎖住; 其中每一該第一感測放大器對應至一對該第一資料閂 鎖器,並且該些第一資料閂鎖器分成兩組,每一組只包括 該第一資料閂鎖器對中的一個; 一控制電路,用以產生一個或雨個閂鎖選擇信號; 一選擇電路,用以根據該閂鎖選擇信號輪流選擇該兩 組第一資料閂鎖器; 一第二陣列,具有複數個第二記憶胞,用以儲存對應 於該些資料位元之複數個同位位元; 複數個第二感測放大器,用以感測該些同位位元; 一裝置用以由該被選擇到之一組第一資料閂鎖器所閂 ---------1------------0 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準(CNS ) A4規格(2丨0父297公釐) A8 BS C8 D8 六 經濟部中央標準局員工消費合作社印製 436 7 9 9 4214pif.cloc/006 申請專利範圍 鎖住之該些資料位元偵測出錯誤位元,並且根據感測到之 該些同位位元校正該些偵測出之錯誤位元。 5. 如申請專利範圍第4項所述之積體電路半導體記憶 體元件,其中每一該第二記憶胞儲存四種可能資料狀態。 6. 如申請專利範圍第5項所述之積體電路半導體記憶 體元件,更包括: 複數個第二資料閂鎖器,用以分別閂鎖住所感測到之 該些同位位元; 其中每一該第二感測放大器對應至一對該第二資料閂 鎖器,並且該些第二資料閂鎖器分成兩組,每一組只包括 該第二資料閂鎖器對中的一個; —第二選擇電路,用以根據該一個或多個閂鎖選擇信 號輪流選擇該兩組第二資料閂鎖器,其中用以偵測及校正 錯誤位元之該裝置之運作係根據該選擇到之該第二資料閂 鎖器組所送出之資料。 7. 如申請專利範圍第6項所述之積體電路半導體記憶 體元件,其中個別之該第一資料閂鎖器對(pair)所閂鎖之該 資料位元之高位數位元係對應至個別之該第二資料閂鎖器 對所閂鎖之該同位位元之高位數位元,並且個別之該第一 資料閂鎖器對所閂鎖之該資料位元之低位數位元係對應至 個別之該第二資料閂鎖器對所閂鎖之該同位位元之低位數 位元。 8. 如申請專利範圍第6項所述之積體電路半導體記憶 體元件,其中個別之該第一資料閂鎖器對(pair)所閂鎖之該 23 ---------^------、tr-------il (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公嫠) t ' 4367 9 9 4214pif.doc/006 A8 BS C8 D8 六、申請專利範圍 資料位元之高位數位元係對應至個別之該第二資料閂鎖器 對所閂鎖之該同位位元之低位數位元,並且個別之該第一 資料閂鎖器對所閂鎖之該資料位元之低位數位元係對應至 個別之該第二資料閂鎖器對所閂鎖之該同位位元之高位數 位元。 9. 如申請專利範圍第4項所述之積體電路半導體記憶 體元件,其中每一該些第二記憶胞儲存兩種可能資料狀 態。 10. —種偵測及校正資料錯誤之方法,用於偵測及校正 積體電路半導體記憶體元件之資料字元,該方法包括下列 步驟= 將一般之資料訊息儲存在複數個第一記憶胞,每一該 些記憶胞儲存多於兩種可能資料,其中每一資料狀態以兩 個或多個資料位元代表,並且該個別之資料位元分成兩組 或多組; 將對應該兩組或多組之資料位元之兩組或多組之同位 位元分別儲存在複數個第二記憶胞; 感測該兩組或多組之資料位元; 將感測到之該兩組或多組之資料位元閂鎖住; 按組別由閂鎖住之該兩組或多組之資料位元偵測出錯 誤位元;以及 按組別校正偵測出之該錯誤位元。 24 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I I i I裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製
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