TWI559318B

TWI559318B - 資料輸出方法

Info

Publication number: TWI559318B
Application number: TW104108374A
Authority: TW
Inventors: 張坤龍; 陳耕暉; 羅思覺; 鄭家豐
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-10-24
Filing date: 2015-03-16
Publication date: 2016-11-21
Also published as: US20160117218A1; CN105550058A; CN105550058B; TW201616511A; US9519539B2

Description

資料輸出方法

【0001】

本揭露書是有關於一種資料輸出方法，且特別是有關於一種用於監視記憶體裝置中之資料錯誤狀態之資料輸出方法。

【0002】

傳輸往返一記憶體裝置之資料可能遺失或損壞。為了減輕這個問題，可將一錯誤校正碼(Error Correcting Code, ECC)加至寫入至一記憶體裝置之記憶體陣列之一筆資料(亦被稱為“使用者資料”或“使用者碼”)。ECC可藉由一具體形成在一記憶體控制器中之ECC產生器而產生，記憶體控制器控制記憶體裝置之操作。通常，使用者資料及相對應的ECC係儲存於記憶體陣列之不同部分中。用於儲存使用者資料之部分亦被稱為一“正常陣列”，而用於儲存ECC之部分亦被稱為一“ECC陣列”。

【0003】

可使用ECC以在從記憶體裝置讀取或傳輸使用者資料時，檢查對應的使用者資料是否包括任何錯誤。如果一可校正的錯誤存在，則當使用者資料正被讀取或傳輸時，ECC亦可用於校正使用者資料。依據所採用之機制及ECC中之位元數，ECC可校正相對應的使用者資料中之某個數目之失敗位元。如果使用者資料包括零個失敗位元，則它們通過檢查。如果使用者資料中之失敗位元之數目小於或等於一ECC可校正之失敗位元之最大數目，則使用者資料是可校正的。但如果使用者資料中之失敗位元之數目大於最大數目，則使用者資料是不可校正的。舉例而言，依據一漢明碼機制(Hamming code scheme)，可將一個具有八個ECC位元之ECC加至包括128個位元之相當多的使用者資料。這種ECC允許在128個位元之間的一個失敗位元被校正。

【0004】

傳統上，錯誤校正係在記憶體控制器內部被執行。一使用者無法知道一筆輸出資料最初是否包括沒有錯誤或是正確的。亦即，使用者並未接收，從而無法檢查儲存於記憶體裝置中之資料之一資料錯誤狀態。

【0005】

依據本揭露書，提供一種記憶體裝置之資料錯誤狀態之資料輸出方法。此方法包括：產生一資料狀態指示碼，資料狀態指示碼指示由一記憶體控制器所傳輸之一資料塊之錯誤狀態；結合資料狀態指示碼與資料塊，以產生一輸出信號；以及將輸出信號輸出至一資料匯流排接腳。

【0006】

與本揭露書相符之特徵及優點將在隨後之說明中部分提出，且部分將從本說明顯而易見的，或可藉由本揭露書之實行而學習到。這種特徵及優點，將利用在以下的申請專利範圍中特別被指出之元件及組合而實現並獲得。

【0007】

吾人應理解到，上述的一般說明及下述的詳細說明兩者係例示的及只是說明的目的，且並非限制所主張的本發明。

【0008】

併入並構成這個說明書之一部分之附圖，係顯示本發明之數個實施例，且與本說明一起用於說明本發明之原理。

【0032】

100‧‧‧記憶體裝置
100-1‧‧‧記憶體陣列
102‧‧‧正常陣列
100-2‧‧‧記憶體控制器
104‧‧‧ECC陣列
106‧‧‧第一感測放大器
108‧‧‧第二感測放大器
110‧‧‧錯誤狀態解碼電路
112‧‧‧校正電路
114‧‧‧資料處理電路
200‧‧‧方法
202至212‧‧‧步驟

【0009】

第1圖係為概要顯示依據一例示實施例之一記憶體裝置之一結構之方塊圖。
第2圖係為顯示依據一例示實施例之一方法之流程圖。
第3A及3B圖概要顯示依據例示實施例之當輸出資料錯誤狀態時之信號波形。
第4A及4B圖概要顯示依據其他例示實施例之當輸出資料錯誤狀態時之信號波形。
第5圖概要顯示依據一更進一步的例示實施例之當輸出資料錯誤狀態時之信號波形。
第6A及6B圖概要顯示依據其他例示實施例之當輸出資料錯誤狀態時之信號波形。

【0010】

與本揭露書相符之實施例包括用於監視記憶體裝置中之資料錯誤狀態之方法及裝置。

【0011】

以下，將參考圖式說明與本揭露書相符之實施例。若有可能的話，將遍及這些圖式使用相同的參考數字，以表示相同的或類似的部分。

【0012】

第1圖係為概要顯示與本揭露書之實施例相符之一例示記憶體裝置100之結構之方塊圖。記憶體裝置100包括一記憶體陣列100-1及一記憶體控制器100-2，記憶體陣列100-1被設計成用於儲存資料，而記憶體控制器100-2控制記憶體裝置100之操作，例如，從記憶體陣列100-1讀取資料及寫入資料至記憶體陣列100-1，並輸出資料至記憶體裝置100之外部(例如至資料匯流排接腳(pin))。

【0013】

如第1圖所示，記憶體陣列100-1包括一儲存使用者資料之正常陣列102及一儲存ECC之ECC陣列104。

【0014】

記憶體控制器100-2包括一第一感測放大器106、一第二感測放大器108、一錯誤狀態解碼電路110(在第1圖中標示為 “ECC”)、一校正電路112(在圖中標示為“校正(Correction)”)，以及一資料處理電路114 (在圖中標示為“資料處理(Data Process)”)。與本揭露書相符的是，校正電路112與資料處理電路114 每個可譬如包括一多工器。第一感測放大器106與正常陣列102互動，用以譬如從正常陣列102讀取使用者資料。第二感測放大器108與ECC陣列104互動，用以譬如從ECC陣列104讀取ECC。第一感測放大器106將獲得的使用者資料輸出至校正電路112。又，第一與第二感測放大器106及108分別將獲得的使用者資料及ECC輸出至錯誤狀態解碼電路110，錯誤狀態解碼電路110檢查使用者資料是否包括任何錯誤，且如果是這樣的話，則產生用於修正這種錯誤之資訊。錯誤狀態解碼電路110接著將此種校正資訊輸出至校正電路112，校正電路112使用校正資訊，以校正從第一感測放大器106所接收之使用者資料。然後，校正的使用者資料輸出至資料處理電路114，以供輸出至譬如一資料匯流排接腳。如果藉由第一感測放大器106從正常陣列102讀取之使用者資料並未包括任何錯誤的話，則這些使用者資料接著藉由校正電路112被遞送至資料處理電路114 以供輸出，且不會執行修正。

【0015】

與本揭露書之數個實施例相符的是，錯誤狀態解碼電路110亦產生一指示從正常陣列102讀取之相對應的資料之錯誤狀態之資料狀態指示碼，並將資料狀態指示碼輸出至資料處理電路114。資料處理電路114結合資料狀態指示碼與其對應的使用者資料以產生一輸出信號，並將輸出信號輸出至一資料匯流排接腳，以供輸出至一使用者介面以呈現給使用者。

【0016】

第2圖係為顯示一種用於監視一記憶體裝置(例如第1圖所顯示之記憶體裝置100)中之資料錯誤狀態之例示方法200之流程圖。如第2圖所示，於步驟202，記憶體控制器100-2從正常陣列102讀取一筆使用者資料，並從ECC陣列104讀取一對應的ECC。更明確而言，記憶體控制器100-2之第一感測放大器106讀取使用者資料，而記憶體控制器100-2之第二感測放大器108讀取相對應的ECC。這樣的一筆使用者資料亦被稱為一“資料塊(data chunk)”。資料塊可包括譬如128個位元之使用者資料。相對應的ECC可包括譬如八個位元。又，第一感測放大器106將讀取的資料塊傳送至錯誤狀態解碼電路110與校正電路112。第二感測放大器108將讀取的ECC傳送至錯誤狀態解碼電路110。

【0017】

於204，錯誤狀態解碼電路110藉由參見ECC檢查資料塊是否包括任何錯誤。如果資料塊包括錯誤(步驟204-是)，則錯誤狀態解碼電路110執行計算，以產生用以校正這種錯誤之資訊(亦被稱為“校正資訊(correction information)”)(第2圖中之步驟206)，並將校正資訊輸出至校正電路112。校正資訊可包括譬如失敗位元位址資訊，失敗位元位址資訊表示厚塊中之一失敗位元之位置，或記憶體陣列中之失敗位元之位址。

【0018】

在於步驟206計算出用以校正錯誤之資訊之後，或如果資料塊並未包括如於步驟204所決定之任何錯誤(步驟204-否)，則錯誤狀態解碼電路110產生一指示資料塊之錯誤狀態之資料狀態指示碼(第2圖中之步驟208)，並將資料狀態指示碼傳送至資料處理電路114。

【0019】

資料狀態指示碼可表示一失敗位元數目、一失敗位元地點或一失敗位元臨限電壓之至少一者。與本揭露書相符的是，“失敗位元數目”表示資料塊中之失敗位元之數目，“失敗位元地點”表示資料塊中之一失敗位元之地點，以及“失敗位元臨限電壓”表示儲存一失敗位元之一記憶胞之一臨限電壓。資料狀態指示碼可包括一個或多個位元。在某些實施例中，資料狀態指示碼包括兩個位元。舉例而言，“00”之碼表示從正常陣列讀取之資料塊並未包括任何錯誤(“通過(Pass)”)；“01”之碼表示從正常陣列讀取之資料塊包括一錯誤但錯誤可被校正(“可校正(Correctable)”)，且記憶體控制器100-2校正錯誤並輸出一校正的資料塊；以及“10”之碼表示從正常陣列讀取之資料塊包括一無法被校正(“不可校正(Uncorrectable)”)的錯誤。

【0020】

於步驟210，資料處理電路114結合資料狀態指示碼與原始資料塊(如果原始資料塊不包括錯誤或包括不可校正的錯誤)，或由校正電路112所輸出之校正的資料塊(如果原始資料塊包括可校正的錯誤)，用於產生一輸出信號。

【0021】

於步驟212，資料處理電路114將包括資料狀態指示碼之輸出信號輸出至一資料匯流排接腳。資料狀態指示碼接著更進一步被傳送至一使用者介面，以讓使用者接收關於傳輸資料塊之資料錯誤之資訊。使用者介面可譬如是一顯示在一螢幕上之介面。

【0022】

與本揭露書之數個實施例相符的是，資料狀態指示碼與其對應的資料塊之組合(亦即，第2圖中之步驟210)是可配置的。資料狀態指示碼可利用以下更進一步詳細討論的各種方式來加至資料塊。又，與本揭露書之數個實施例相符之記憶體裝置(例如第1圖所顯示之記憶體裝置100)，係可包括譬如並列式快閃記憶體或串列式快閃記憶體。於以下所討論的實施例中，係使用一串列式快閃記憶體作為例子。

【0023】

第3A圖概要顯示與本揭露書之數個實施例相符之一例示的串列式快閃記憶體之信號波形。在第3A圖中，CS#指定一“晶片致能(Chip Enable)”信號，此信號在記憶體係被致能時控制(記憶體上之操作或記憶體之操作(例如輸入或輸出資料)可在記憶體被致能時被執行)；以及SCLK指定“串列時鐘脈衝(Serial Clock)”。又，SIO指定“串列輸入/輸出(Serial Input/Output)”，串列輸入/輸出表示譬如由記憶體輸出至資料匯流排接腳之資料，亦即，包括資料狀態指示碼與資料塊之組合之輸出信號。

【0024】

在第3A圖中，資料狀態指示碼及其對應的資料塊係在不同的時鐘脈衝周期期間輸出。複數個時鐘脈衝周期之期間，在其期間輸出資料狀態指示碼及其對應的資料塊於此亦被稱為一輸出期間。如第3A圖所示，輸出期間包括數個連續的SCLK之時鐘脈衝周期。在第3A圖所顯示之例子中，每個資料狀態指示碼包括兩個位元，其中一個係於輸出期間之下一個到最後一個時鐘脈衝周期輸出，而另一個係於輸出期間之最後一個時鐘脈衝周期輸出。

【0025】

在第3A圖中，每個資料狀態指示碼跟隨其對應的資料塊，亦即，每個資料狀態指示碼係在其對應的資料塊被輸出之後被輸出。在某些實施例中，資料狀態指示碼可在其對應的資料塊之前被輸出，如第3B圖所示。

【0026】

在某些實施例中，如上所述，資料狀態指示碼表示其對應的資料塊之錯誤狀態。舉例而言，如第4A及4B圖所示，第二資料塊包括不可校正的錯誤，且所有其他資料塊是正確的，亦即，它們在從正常陣列102讀取時是正確的，或它們在從正常陣列102讀取時包括可校正的錯誤，且在校正電路112中被校正。因此，對應於第二厚塊之資料狀態指示碼(亦即，在第4A圖中之第二資料塊之後的資料狀態指示碼，或在第4B圖中之第二資料塊之前的資料狀態指示碼)顯示一“失敗(fail)”狀態(對應於上述所討論的“不可校正的”狀態)，而對應於其他資料塊之資料狀態指示碼顯示一“OK”狀態(對應於上述所討論的“通過”或“可校正的” 狀態)。

【0027】

在某些實施例中，一資料狀態指示碼無法表示其對應的資料塊之錯誤狀態，但反而表示被讀取之數個資料塊之一累積的錯誤狀態。在這種實施例中，在產生對應於一第一資料塊之一第一資料狀態指示碼之後，檢查第一資料狀態指示碼以決定其是否顯示一“失敗”或一“OK”狀態。如果第一資料狀態指示碼顯示一“失敗”狀態，則一對應於一在第一資料塊之後待被輸出之第二資料塊之第二資料狀態指示碼將被標示為一“失敗”狀態，無論第二資料塊是否是正確的或包括錯誤。如果第一資料狀態指示碼顯示一“OK”狀態，則第二資料狀態指示碼將表示第二資料塊之實際錯誤狀態。舉例而言，如第5圖所示，第二資料塊包括錯誤，且所有其他資料塊是正確的。然而，除直接跟隨第二資料塊之資料狀態指示碼以外，在第二資料塊之後輸出供資料塊用之其他資料狀態指示碼之每一個亦顯示“失敗”狀態，縱使對應至那裡之資料塊並未包括錯誤。利用累積的錯誤狀態，使用者並不需要經常監視資料狀態指示碼，但反而可在數個厚塊之後檢查此狀態。當使用者詢問錯誤狀態並接收一顯示“失敗”狀態之資料狀態指示碼時，使用者知道一包括錯誤之資料塊事先已被輸出並可停止記憶體裝置之操作。舉例而言，使用者可停止資料之輸出。

【0028】

於上述關於第3A-5圖之本實施例中，資料狀態指示碼及其對應的資料塊係相繼地被輸出。但它們並不需要是彼此相鄰的。第6A及6B圖顯示相繼地輸出數個資料狀態指示碼之例子。這些資料狀態指示碼之集合，於此亦可被稱為一狀態厚塊。在第6A及6B圖所顯示之例子中，八個資料塊係相繼地被輸出，伴隨著包括八個資料狀態指示碼之狀態厚塊，每個資料狀態指示碼具有兩個位元及對應於相繼地被輸出之八個資料塊之其中一個，俾能使狀態厚塊包括總共16個位元。表I以下顯示在位元(於此亦被稱為狀態位元)與資料塊之間的對應之一例子。

表I 【0029】在表I所顯示之例子中，狀態位元15及14對應至資料塊0，狀態位元13及12對應至資料塊1，等等。狀態厚塊可在如第6A圖所示之相對應的八個資料塊之後即刻被輸出，或可在如第6B圖所示之相對應的八個資料塊之前即刻被輸出。

【0030】

上述所討論的實施例係在記憶體裝置之情況下被說明。與本揭露書相符之方法亦可被應用至其他儲存裝置，例如硬碟。同樣地，與本揭露書相符之裝置亦可包括其他儲存裝置(例如硬碟)，其係設計成用於實施與本揭露書相符之方法。

【0031】

熟習本項技藝者將從說明書之考量，及於此所揭露的本發明之實行明白本揭露書之其他實施例。意圖是說明書及例子只被視為例示的，其中本發明之真實範疇及精神係由以下申請專利範圍所表示。

200‧‧‧方法

202至212‧‧‧步驟

Claims

【第1項】

一種資料輸出方法，包括：
藉由一記憶體控制器產生一資料狀態指示碼，該資料狀態指示碼指示由該記憶體控制器所傳輸之一資料塊之錯誤狀態；
藉由該記憶體控制器，結合該資料狀態指示碼與該資料塊，以產生一輸出信號；及
藉由該記憶體控制器，將該輸出信號輸出至一資料匯流排接腳。
【第2項】

如申請專利範圍第1項所述之資料輸出方法，其中結合該資料狀態指示碼與該資料塊包括：在該資料塊之後添加該資料狀態指示碼；
其中輸出該輸出信號包括：在輸出該資料塊之後輸出該資料狀態指示碼。
【第3項】

如申請專利範圍第2項所述之資料輸出方法，其中該記憶體裝置包括一串列式快閃記憶體，且該資料狀態指示碼包括兩個位元；
輸出該輸出信號包括：在複數個時鐘脈衝周期中輸出該資料塊與該資料狀態指示碼，包括：
在該複數個時鐘脈衝周期之下一個到最後一個時鐘脈衝周期期間，輸出該兩個位元之一第一個；及
在該複數個時鐘脈衝周期之最後一個時鐘脈衝周期期間，輸出該兩個位元之一第二個。
【第4項】

如申請專利範圍第1項所述之資料輸出方法，其中結合該資料狀態指示碼與該資料塊包括：在該資料塊之前添加該資料狀態指示碼；
其中輸出該輸出信號包括：在輸出該資料塊之前輸出該資料狀態指示碼。
【第5項】

如申請專利範圍第4項所述之資料輸出方法，其中該記憶體裝置包括一串列式快閃記憶體，且該資料狀態指示碼包括兩個位元；
輸出該輸出信號包括：
在複數個時鐘脈衝周期中輸出該資料塊與該資料狀態指示碼，包括：
在該複數個時鐘脈衝周期之一第一時鐘脈衝周期期間，輸出該兩個位元之一第一個；及
在該複數個時鐘脈衝周期之一第二時鐘脈衝周期期間，輸出該兩個位元之一第二個。
【第6項】

如申請專利範圍第1項所述之資料輸出方法，其中產生該資料狀態指示碼包括：產生一第一資料狀態指示碼，該第一資料狀態指示碼指示一第一資料塊之錯誤狀態，
該方法更包括：
決定該第一資料狀態指示碼是否表示一失敗狀態；
若是，則產生一指示該失敗狀態之第二資料狀態指示碼，該第二資料狀態指示碼係在該第一資料塊之後待被輸出之一第二資料塊之前或之後即刻被輸出；或
若否，則產生指示該第二資料塊之錯誤狀態之該第二資料狀態指示碼。
【第7項】

如申請專利範圍第1項所述之資料輸出方法，其中產生該資料狀態指示碼包括：產生一第一資料狀態指示碼，該第一資料狀態指示碼指示一第一資料塊之錯誤狀態，
該方法更包括：
產生一指示一第二資料塊之錯誤狀態之第二資料狀態指示碼；
其中結合該資料狀態指示碼與該資料塊以產生該輸出信號包括：
在該第一資料塊之後即刻配置該第二資料塊；及
在該第一資料狀態指示碼之後即刻配置該第二資料狀態指示碼。
【第8項】

如申請專利範圍第7項所述之資料輸出方法，更包括：
在該第二資料塊之後配置該第一與第二資料狀態指示碼；以及
在該第一資料塊之前配置該第一與第二資料狀態指示碼。
【第9項】

如申請專利範圍第1項所述之資料輸出方法，其中產生該資料狀態指示碼包括產生一個指示下述之至少一者之字碼：
該資料塊中之一些失敗位元，
該資料塊中之一失敗位元之一地點，或
儲存該失敗位元之該記憶體裝置中的一記憶胞之一臨限電壓。