DE3490274C2 - - Google Patents

Description

Diese Erfindung bezieht sich auf die Ermittlung eines Schwellwerts in einer Fehlerkorrekturschaltung.

In einem Zeichen- und Bild-Abbildungsinformationssy­ stem, wie bei Videotext, Teletext und dergl., ist für den Fall, daß ein Zeichenmultiplexbetrieb eines Code­ systems vorgenommen wird, vorgeschlagen worden, den decodierbaren (272, 190)-Majoritätslogikcode zu be­ nutzen, um die Fehlerkorrektur vorzunehmen.

Der decodierbare (272, 190)-Majoritätslogikcode bedeu­ tet, daß ein Datenpaket aus 272 Bits gebildet wird, in welchem 190 Bits den Informationsbits zugewiesen sind und in welchem die übrigen 82 (=272-190)-Bits den Fehlerkorrektur-Paritätsbits zugewiesen sind.

Wenn der decodierbare (272, 190)-Majoritätslogikcode benutzt wird, dann wird jedoch auf die Decodierung hin die Paritätsprüfung durch Paritätsprüfbits aus­ geführt, die aus 17 Bits bestehen, A1 bis A17. Dem­ gemäß muß die Majoritätslogikschaltung feststellen, ob die Anzahl der "1"-Bits in den 17 Bits umfassen­ den Paritätsprüfbits A1 bis A17 nicht kleiner als 10 oder doch kleiner als 10 ist. Infolgedessen muß die Majoritätslogikschaltung durch Verknüpfungsschaltun­ gen für sämtliche unterschiedliche Kombinationen ge­ bildet sein, die mathematisch ausgedrückt sind durch ₁₇C₁₀, oder für 19 448 verschiedene Kombinationen. Damit ist eine große Anzahl von UND-Schaltungen und ODER-Schaltungen erforderlich.

Darüber hinaus gibt es auf dem Markt eine integrierte Schaltung mit generell zwei Eingänge oder vier Eingän­ ge aufweisenden UND-Schaltungen und ODER-Schaltungen; 17 Eingänge aufweisende UND- und ODER-Schaltungen sind nicht verfügbar. Deshalb erfordert in der Praxis die Majoritätslogikschaltung wesentlich mehr UND-Schaltun­ gen und ODER-Schaltungen, was unter dem Gesichtspunkt der Herstellkosten und der Größe oder des Leistungsver­ brauches nachteilig ist.

Wenn darüber hinaus die Anzahl der verwendeten UND- Schaltungen und der verwendeten ODER-Schaltungen er­ höht wird, wird die Verarbeitungsgeschwindigkeit der Majoritätslogikschaltung insgesamt sinken, was unter dem Gesichtspunkt der Zuverlässigkeit nicht wünschens­ wert ist.

Adreßabhängige Prüfcodeinformation in einer Speichereinrichtung ist prinzipiell aus der JP 56-44 946 A bekannt. Bei dem offenbarten Fehlerkorrektur- und Fehlererfassungs- System werden einem ROM verschiedene Adressen zugeordnet, die allen möglichen Kombinationen von Fehlerkorrektur- und Fehlererfassungs-Codes entsprechen. Fehlerkorrektur- und Fehlererfassungs-Informationen werden in die jeweiligen Adressen geschrieben. Wenn die Fehlerkorrektur- und Fehlererfassungs-Codes dem Speicher als Adreßdaten zugeführt werden, stehen am Ausgang des Speichers Fehlerkorrektur- und Fehlererfassungs-Informationen in Abhängigkeit von dem am Adreßeingang anliegenden Code zur Verfügung. Die Ausgangsdaten des Speichers werden in einem mit diesem verbundenen Dekodierer dekodiert.

Dieses allgemeine Prinzip kann, wie die Erfindung zeigt, auch bei Majoritätslogikschaltungen eingesetzt werden.

Der Erfindung liegt die Aufgabe zugrunde, eine Majoritätslogikschaltung mit sehr einfachem Schaltungsaufbau zu schaffen.

Die Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Ansprüchen 2 bis 7 angegeben.

Gemäß dieser Erfindung ist es möglich, eine Majoritäts­ logikschaltung durch mehrere Speicher und mehrere Ver­ knüpfungsglied-ICs (integrierte Chips) aufzubauen.

Da ein Speicher- und UND- bzw. ODER-Schaltungs-ICs auf dem Markt als Majoritätslogikschaltung verwendet werden können, kann die Majoritätslogikschaltung darüber hinaus unter gerin­ gen Kosten hergestellt werden. Da die Majoritätslogik­ schaltung aus mehreren Speichern und mehreren ODER- bzw. UND- Schaltungs-ICs hergestellt werden kann, ist ihr Füll­ faktor ausgezeichnet, und der Leistungsverbrauch kann reduziert werden. Da die Anzahl der Schaltungsstufen in der Majoritätslogikschaltung klein ist, ist darüber hinaus deren Verarbeitungsgeschwindigkeit hoch, und ihre Zuverlässigkeit ist zufriedenstellend.

Die Erfindung wird im folgenden an einem in der Zeichnung dar­ gestellen Ausführungsbeispiel näher erläutert. Es zeigt

Fig. 1 in einem Schaltungsdiagramm eine Ausfüh­ rungsform einer Majoritätslogikschaltung gemäß dieser Erfindung, und

Fig. 2 ein Diagramm, welches zur Erläuterung der Erfindung von Nutzen ist.

Die Bezugszeichen 1 und 2 bezeichnen Festwertspeicher ROM, und die Bezugszeichen 301 bis 315 und 4 bezeich­ nen Verknüpfungsglieder.

Fig. 1 zeigt ein Ausführungsbeispiel dieser Erfindung. In Fig. 1 sind mit den Bezugszeichen 1 und 2 jeweils 8-Bit-256 Bytes (256 Adressen) Festwertspeicher ROM bezeichnet. Die in den Festwertspeichern 1 und 2 ge­ speicherten Daten sind einander gleich, und die unter den entsprechenden Adressen gespeicherten Daten sind in Fig. 2 gezeigt.

Wenn die Adressenbits der Festwertspeicher 1 und 2 als AD7 bis AD0 angenommen sind und wenn die Daten­ bits dieser Adressen als D7 bis D0 angenommen werden, dann sind in dem Fall, daß die Anzahl der "1"-Bits in den Adressenbits AD7 bis AD0 mit N angenommen wird, N niederwertige Bits der Datenbits D7 bis D0 auf "1" festgelegt. Mit anderen Worten ausgedrückt heißt dies, daß die als DATA bezeichneten Daten, ausgedrückt als

DATA = 2^N - 1,

unter den betreffenden Adressen gespeichert sind. Da drei (N=3) Bits der Adressenbits AD3, AD2 und AD0 "1" unter der Adresse 13 sind, sind die drei nieder­ wertigsten Bits D2, D1 und D0 der Datenbits D7 bis D0 auf "1" festgelegt, womit die Daten, ausgedrückt als 2³-1=7, unter der Adresse gespeichert sind.

Die Paritätsprüfbits A1 bis A17 sind in acht Bits, acht Bits und ein Bit gruppiert, und zwar in Abhän­ gigkeit von den Festwertspeichern 1 und 2, beispiels­ weise in die Paritätsprüfbits A1 bis A8, A9 bis A16 und A17. Die Paritätsprüfbits A1 bis A8 werden als bzw. an die Adressenbits AD0 bis AD7 des Festwertspei­ chers 1 abgegeben, und die Paritätsprüfbits A9 bis A16 werden als bzw. an die Adressenbits AD0 bis AD7 des Festwertspeichers 2 abgegeben.

Eines der Datenbits D7 bis D0 des Festwertspeichers 1, eines der Datenbits D7 bis D0 des Festwertspeichers 2 und das Paritätsprüfbit A17 sind durch Verbindung den NAND-Schaltungen 301 bis 315 wie folgt zugeführt.

Wird der Suffix der Datenbits D7 bis D0 des Festwert­ speichers 1 als i angenommen, wird das Suffix der Da­ tenbits D7 bis D0 des Festwertspeichers 2 als j ange­ nommen, ist k=0 gegeben, wenn das Adressenbit A17 nicht angeschlossen ist, und ist k=1 gegeben, wenn das Adressenbit A17 angeschlossen bzw. durchgeschal­ tet ist, dann wird die Verbindung dazwischen so vor­ genommen, daß sämtliche NAND-Ausgangssignale entspre­ chend folgendem Ausdruck erzeugt werden

(i + 1) + (j + 1) + k = 10

∴i + j + k = 8

So ist beispielsweise die NAND-Schaltung 302 mit dem Datenbit D1 des Festwertspeichers 1, dem Datenbit D6 des Festwertspeichers 2 und dem Adressenbit A17 ver­ bunden (i=1, j=6 und k=1), während die NAND- Schaltung 309 mit dem Datenbit D1 des Festwertspei­ chers 1 und dem Datenbit D7 des Festwertspeichers 2, nicht aber mit dem Adressenbit A17 verbunden ist (i=1, j=7 und k=0). Sodann werden die Ausgangs­ signale dieser NAND-Schaltungen 301 bis 315 einer ODER-Schaltung 4 zugeführt, die von negativer Logik­ eingabe ist und deren Ausgangssignal einem Anschluß 5 zugeführt wird.

Gemäß der so hergestellten Schaltungsanordnung wird in dem Fall, daß m Bits der Paritätsprüfbits A1 bis A8 zu "1" werden, daß n Bits der Paritätsprüfbits A9 bis A16 zu "1" werden und daß A17="0" erfüllt ist, die folgende Bedingung gelten:

i + j + k = (m - 1) + (n - 1) + 0

= m + n - 2

Wenn die Bedingung m+n10 festgelegt ist bzw. gilt, dann wird das Ausgangssignal der entsprechenden NAND- Schaltung der NAND-Schaltungen 309 bis 315 zu "0", und damit wird das Ausgangssignal der ODER-Schaltung 4 zu "1".

Wenn die Bedingung A17="1" gilt, dann gilt ferner die folgende Gleichung:

i + j + k = (m - 1) + (n - 1) + 1

= m + n - 1

Wenn die Bedingung m+n9 festgelegt ist bzw. gilt, dann wird das Ausgangssignal der entsprechenden NAND- Schaltung der NAND-Schaltungen 301 bis 308 zu "0", und damit wird das Ausgangssignal der ODER-Schaltung 4 zu "1".

Infolgedessen wird gemäß dieser Erfindung dann, wenn mehr als 10 Bits der Paritätsprüfbits A1 bis A17 eine "1" werden, das Ausgangssignal am Anschluß 5 zu "1", so daß es möglich ist, das Vorhandensein eines Fehlers zu ermitteln.

In diesem Falle kann insbesondere gemäß dieser Erfin­ dung die Majoritätslogikschaltung aus den beiden Fest­ wertspeichern 1 und 2 geringer Kapazität und aus meh­ reren Verknüpfungsglied- bzw. Gatter-ICs (integrierte Schaltungen) hergestellt werden. Mit anderen Worten ausgedrückt heißt dies, daß die Paritätsprüfbits A1 bis A17 gruppiert sind, daß die beiden Festwertspei­ cher 1 und 2 von geringer Kapazität genügen. Darüber hinaus sind bei dem auf dem Markt befindlichen Ver­ knüpfungsglied-IC vier bis drei, zwei Eingänge oder drei Eingänge aufweisende NAND-Glieder auf einem ein­ zigen integrierten Chip (IC) gebildet. Ferner kann die ODER-Schaltung 4 durch zwei acht Eingänge auf­ weisende ODER-Schaltungen oder eine ODER-Schaltung realisiert sein. Der integrierte Chip der acht Eingänge aufweisenden ODER-Schaltung wird ebenfalls auf dem Markt verkauft. Deshalb kann gemäß dieser Erfindung die Majo­ ritätslogikschaltung durch die beiden Festwertspeicher 1 und 2 geringer Kapazität und durch mehrere Gatter-ICs hergestellt werden.

Demgemäß ist es möglich, für die Festwertspeicher 1 und 2 und die Schaltungen 301 bis 315 und 4 Festwertspeicher und Verknüpfungslied-ICs zu verwenden, die auf dem Markt vorkommen, so daß die Majoritätslogikschaltung dieser Erfindung unter geringen Kosten hergestellt wer­ den kann. Da die Majoritätslogikschaltung dieser Erfin­ dung aus den beiden Festwertspeichern 1 und 2 und meh­ reren Verknüpfungsglied-ICs hergestellt werden kann, ist ihr Füllfaktor ausgezeichnet, und der Leistungs­ verbrauch kann gesenkt werden.

Da die Stufenanzahl der Schaltungen gering ist, ist überdies die Verzögerungszeit bzw. der Verlust der Verarbeitungsgeschwindigkeit der Majoritätslogikschaltung klein, und die Zuverlässigkeit der betreffenden Schaltung ist ausgezeichnet.

Während die Beziehung zwischen der Adresse und den Da­ ten, wie in Fig. 2 gezeigt, und die Verbindungsbezie­ hung zwischen den Schaltungen 301 bis 315 und 4 durch Software tabelliert und verarbeitet werden kann, ist es darüber hinaus möglich, die Verarbeitung bei höhe­ rer Geschwindigkeit als jener eines solchen Falles aus­ zuführen.

Bei der obigen Ausführungsform ist es möglich, daß die Festwertspeicher 1 und 2 durch Schreib-/Lesespeicher RAM ausgetauscht werden, die bei Gebrauch in der aus Fig. 2 ersichtlichen Weise initialisiert werden. Fer­ ner können die Festwertspeicher 1 und 2 4-Bit-Festwert­ speicher oder 512-Bytes-Festwertspeicher sein.

Claims (7)

1. Majoritätslogikschaltung zur Identifizierung, ob eingehende Paritätsprüfbits eine eine bestimmte Anzahl von Bits in einem vorgegebenen logischen Zustand "1" oder "0" aufweisen, mit
- mehreren Speichereinrichtungen (1, 2) jeweils mit Adreß-Eingangs- Anschlüssen (AD₀-AD₇) und Daten-Ausgangs-Anschlüssen (D₀-D₇), wobei zu jeder Adresse der Speichereinrichtungen (1, 2) Daten gespeichert sind, die der Anzahl der Bits der Adreß-Eingangs-Anschlüsse (AD₀-AD₇) mit dem Zustand "1" oder "0" entsprechen,
- mehreren gruppierten Bit-Leitungen (A₁-A₈, A₉-A₁₆, A₁₇), denen die eingehenden Paritätsprüfbits zugeführt werden, wobei die Anzahl der Bits von zumindest zwei dieser gruppierten Bit-Leitungen (A₁-A₈, A₉-A₁₆) jeweils der Anzahl der Adreß-Eingangs-Anschlüsse (AD₀-AD₇) einer zugeordneten Speichereinrichtung (1, 2) entspricht und wobei diese Bit-Leitungen (A₁-A₈, A₉- A₁₆) jeweils mit den Adreß-Eingangs-Anschlüssen der zugeordneten Speichereinrichtung (1, 2) verbunden sind,
- mehreren UND-Schaltungen (301-315), die jeweils mit bestimmten Bits der Daten-Ausgangs-Anschlüsse (D₀-D₇) der Speichereinrichtungen (1, 2) und/oder mit den nicht mit den Speichereinrichtungen (1, 2) verbundenen gruppierten Bit- Leitungen (A₁₇) verbunden sind und
- ODER-Schaltungen (4), der alle Ausgangssignale der UND-Schaltungen (301-315) zugeführt werden, zur Erzeugung eines Identifizierungssignals.

2. Majoritätslogikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die eingehenden Paritätsprüfbits 17 Bits umfassen und in erste (A1-A8), zweite (A9-A16) und dritte Gruppen (A17) gruppiert sind.

3. Majoritätslogikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die mehreren Speichereinrichtungen eine erste Speichereinrichtung (1) und eine zweite Speichereinrichtung (2) umfassen und daß die ersten und zweiten Gruppen der Paritätsprüfbits der ersten bzw. zweiten Speichereinrichtung zugeführt werden.

4. Majoritätslogikschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die ersten und zweiten Speichereinrichtungen 8-bit-parallele 256-Bytes- Festwertspeicher (ROM) sind.

5. Majoritätslogikschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die mehreren UND-Schaltungen in eine erste Gruppe (301-308) und eine zweite Gruppe (309-315) unterteilt sind.

6. Majoritätslogikschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der ersten Gruppe (301-308) der UND-Schaltungen die Ausgangssignale der ersten und zweiten Speichereinrichtungen und die dritte Gruppe (A17) der Paritätsprüfbits zugeführt werden und daß der zweiten Gruppe (309-315) der UND- Schaltungen die Ausgangssignale der ersten und zweiten Speichereinrichtungen zugeführt werden.

7. Majoritätslogikschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die N niederwertigsten Bits der Daten-Ausgangs-Anschlüsse (D₀-D₇) einer jeden Speichereinrichtung (1, 2) den logischen Zustand "1" annehmen, wenn N die Anzahl derjenigen Bits der Adreß-Eingangs-Anschlüsse (AD₀-AD₇) derselben Speichereinrichtung (1, 2) ist, die den logischen Zustand "1" aufweisen.