JP2970994B2 - 誤り訂正復号回路 - Google Patents
誤り訂正復号回路Info
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- JP2970994B2 JP2970994B2 JP6110798A JP11079894A JP2970994B2 JP 2970994 B2 JP2970994 B2 JP 2970994B2 JP 6110798 A JP6110798 A JP 6110798A JP 11079894 A JP11079894 A JP 11079894A JP 2970994 B2 JP2970994 B2 JP 2970994B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0064—Concatenated codes
- H04L1/0065—Serial concatenated codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
- H04L1/0052—Realisations of complexity reduction techniques, e.g. pipelining or use of look-up tables
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Description
【０００１】
【産業上の利用分野】この発明は誤り訂正復号回路に関
し、特にたとえば（２７２，１９０）短縮化差集合巡回
符号によって積符号化されている移動体ＦＭ多重放送受
信機の多数決論理復号法およびその原理を応用した復号
法による、誤り訂正復号回路に関する。
し、特にたとえば（２７２，１９０）短縮化差集合巡回
符号によって積符号化されている移動体ＦＭ多重放送受
信機の多数決論理復号法およびその原理を応用した復号
法による、誤り訂正復号回路に関する。
【０００２】
【従来の技術】従来の誤り訂正復号回路が特公平４−３
１３５号公報に開示されている。特公平４−３１３５号
公報の第１図を参照して、この従来技術では、まず、デ
ータレジスタ１９にデータがロードされ、シンドローム
レジスタ１５は、データロードの開始時にリセットされ
た後にパリティパケットをロードする。そして、データ
レジスタ１９に２７２ビットのデータがロードされる
と、データレジスタ１９の前段のスイッチ１３が切り換
えられデータレジスタ１９を巡回させる。
１３５号公報に開示されている。特公平４−３１３５号
公報の第１図を参照して、この従来技術では、まず、デ
ータレジスタ１９にデータがロードされ、シンドローム
レジスタ１５は、データロードの開始時にリセットされ
た後にパリティパケットをロードする。そして、データ
レジスタ１９に２７２ビットのデータがロードされる
と、データレジスタ１９の前段のスイッチ１３が切り換
えられデータレジスタ１９を巡回させる。
【０００３】一方、パリティ信号である８２ビットのう
ちの適当なビットがシンドローム和算出回路に相当する
シンドロームレジスタ１５からＥＯＲ１６に入力され、
ＥＯＲ１６で、１７個のシンドローム計算式を演算し、
１７個のシンドローム値を多数決論理回路に相当する可
変閾値回路１７に与える。そして、可変閾値回路１７に
おいて、最初に閾値をたとえば「１５」に設定してお
き、データレジスタ１９の先頭ビットをモジュロ演算し
た結果に応じてデータの誤り訂正とシンドロームレジス
タ１５の修正とを行う。この操作を２７２ビット全てに
ついて行う。このように操作が一巡すると、可変閾値回
路１７での閾値を小さくして同様の操作を行い、閾値が
「９」のときまで処理を繰り返す。
ちの適当なビットがシンドローム和算出回路に相当する
シンドロームレジスタ１５からＥＯＲ１６に入力され、
ＥＯＲ１６で、１７個のシンドローム計算式を演算し、
１７個のシンドローム値を多数決論理回路に相当する可
変閾値回路１７に与える。そして、可変閾値回路１７に
おいて、最初に閾値をたとえば「１５」に設定してお
き、データレジスタ１９の先頭ビットをモジュロ演算し
た結果に応じてデータの誤り訂正とシンドロームレジス
タ１５の修正とを行う。この操作を２７２ビット全てに
ついて行う。このように操作が一巡すると、可変閾値回
路１７での閾値を小さくして同様の操作を行い、閾値が
「９」のときまで処理を繰り返す。
【０００４】そして、訂正終了後のシンドロームレジス
タ１５が全て０でなければ、誤り訂正を失敗したと判断
し、エラーフラグ回路１８からエラーフラグを出力す
る。
タ１５が全て０でなければ、誤り訂正を失敗したと判断
し、エラーフラグ回路１８からエラーフラグを出力す
る。
【０００５】
【発明が解決しようとする課題】この従来技術では、誤
訂正確率が高くなり、訂正能力が低くなる。すなわち、
（２７２，１９０）短縮化差集合巡回符号の誤り訂正復
号回路に用いられている多数決論理復号法は判定対象と
なるビットの訂正時にシンドロームレジスタにも影響を
及ぼすので、既に正しいと判明したビットに対し多数決
論理判定によって訂正を加えた場合にこの誤った訂正に
よる影響は後のビットに波及するからである。したがっ
て、一旦正しいと判明したビットに対して誤った訂正を
施して、逆に誤訂正確率を高くし、誤り訂正能力が低く
なる恐れがあった。
訂正確率が高くなり、訂正能力が低くなる。すなわち、
（２７２，１９０）短縮化差集合巡回符号の誤り訂正復
号回路に用いられている多数決論理復号法は判定対象と
なるビットの訂正時にシンドロームレジスタにも影響を
及ぼすので、既に正しいと判明したビットに対し多数決
論理判定によって訂正を加えた場合にこの誤った訂正に
よる影響は後のビットに波及するからである。したがっ
て、一旦正しいと判明したビットに対して誤った訂正を
施して、逆に誤訂正確率を高くし、誤り訂正能力が低く
なる恐れがあった。
【０００６】それゆえに、この発明の主たる目的は、誤
訂正確率を小さくできる、誤り訂正復号回路を提供する
ことである。この発明の他の目的は、誤り訂正能力を向
上できる、誤り訂正復号回路を提供することである。
訂正確率を小さくできる、誤り訂正復号回路を提供する
ことである。この発明の他の目的は、誤り訂正能力を向
上できる、誤り訂正復号回路を提供することである。
【０００７】
【課題を解決するための手段】請求項１記載発明は、多
数決論理復号可能な巡回符号によって積符号化されたフ
レーム構造を持ちかつフレームを構成する各パケットに
高い誤り検出能力を有する符号または符号の組み合わせ
を含むデータを誤り訂正するために、積符号を構成する
パケットの各々に対して横方向誤り訂正を行った後、各
パケットを構成する各ビットの誤り訂正の要否を多数決
論理回路で判断し、巡回符号の各々に対して多数決論理
回路から出力される誤りビット訂正信号に従って縦方向
誤り訂正を行う誤り訂正復号回路において、各パケット
に対する横方向誤り訂正の結果を示す第１フラグを格納
する第１フラグメモリ、多数決論理回路から出力される
誤りビット訂正信号を強制的に不訂正信号に変換するゲ
ート回路、横方向誤り訂正が失敗したパケットの数をカ
ウントする第１カウント手段、および縦方向誤り訂正に
おいて誤りビット訂正信号に基づいて誤り訂正されたビ
ットの数をカウントする第２カウント手段を備え、横方
向誤り訂正後の縦方向巡回符号の各々に対する縦方向誤
り訂正時に第１フラグが横方向誤り訂正が成功したこと
を示す場合にのみゲート回路により縦方向誤り訂正を不
訂正にするとともに、第１カウント手段のカウント値が
第１所定値よりも大きくかつ第２カウント手段のカウン
ト値が第２所定値以上のとき、縦方向誤り訂正を失敗し
たものとみなすことを特徴とする、誤り訂正復号回路で
ある。請求項２記載発明は、多数決論理復号可能な巡回
符号によって積符号化されたフレーム構造を持ちかつフ
レームを構成する各パケットに高い誤り検出能力を有す
る符号または符号の組み合わせを含むデータを誤り訂正
するために、積符号を構成するパケットの各々に対して
横方向誤り訂正を行った後、各パケットを構成する各ビ
ットの誤り訂正の要否を多数決論理回路で判断し、巡回
符号の各々に対して多数決論理回路から出力される誤り
ビット訂正信号に従って縦方向誤り訂正を行う誤り訂正
復号回路において、各パケットに対する横方向誤り訂正
の結果を示す第１フラグを格納する第１フラグメモリ、
多数決論理回路から出力される誤りビット訂正信号を強
制的に不訂正信号に変換するゲート回路、横方向誤り訂
正後の縦方向巡回符号の各々に対する縦方向誤り訂正時
に第１フラグが横方向誤り 訂正が成功したことを示す場
合にのみゲート回路により縦方向誤り訂正を不訂正にす
る不訂正手段、縦方向誤り訂正における誤り訂正結果を
示す第２フラグを格納する第２フラグメモリ手段、およ
び可変閾値を多数決論理回路に設定する可変閾値設定手
段を備え、縦方向誤り訂正の後、横方向誤り訂正が再度
行われ、多数決論理回路は、可変閾値が第３所定値以上
であれば第２フラグを参照して、可変閾値が第３所定値
未満であれば第２フラグを参照することなく、横方向誤
り訂正を施すべきかどうかを判定することを特徴とす
る、誤り訂正復号回路である。
数決論理復号可能な巡回符号によって積符号化されたフ
レーム構造を持ちかつフレームを構成する各パケットに
高い誤り検出能力を有する符号または符号の組み合わせ
を含むデータを誤り訂正するために、積符号を構成する
パケットの各々に対して横方向誤り訂正を行った後、各
パケットを構成する各ビットの誤り訂正の要否を多数決
論理回路で判断し、巡回符号の各々に対して多数決論理
回路から出力される誤りビット訂正信号に従って縦方向
誤り訂正を行う誤り訂正復号回路において、各パケット
に対する横方向誤り訂正の結果を示す第１フラグを格納
する第１フラグメモリ、多数決論理回路から出力される
誤りビット訂正信号を強制的に不訂正信号に変換するゲ
ート回路、横方向誤り訂正が失敗したパケットの数をカ
ウントする第１カウント手段、および縦方向誤り訂正に
おいて誤りビット訂正信号に基づいて誤り訂正されたビ
ットの数をカウントする第２カウント手段を備え、横方
向誤り訂正後の縦方向巡回符号の各々に対する縦方向誤
り訂正時に第１フラグが横方向誤り訂正が成功したこと
を示す場合にのみゲート回路により縦方向誤り訂正を不
訂正にするとともに、第１カウント手段のカウント値が
第１所定値よりも大きくかつ第２カウント手段のカウン
ト値が第２所定値以上のとき、縦方向誤り訂正を失敗し
たものとみなすことを特徴とする、誤り訂正復号回路で
ある。請求項２記載発明は、多数決論理復号可能な巡回
符号によって積符号化されたフレーム構造を持ちかつフ
レームを構成する各パケットに高い誤り検出能力を有す
る符号または符号の組み合わせを含むデータを誤り訂正
するために、積符号を構成するパケットの各々に対して
横方向誤り訂正を行った後、各パケットを構成する各ビ
ットの誤り訂正の要否を多数決論理回路で判断し、巡回
符号の各々に対して多数決論理回路から出力される誤り
ビット訂正信号に従って縦方向誤り訂正を行う誤り訂正
復号回路において、各パケットに対する横方向誤り訂正
の結果を示す第１フラグを格納する第１フラグメモリ、
多数決論理回路から出力される誤りビット訂正信号を強
制的に不訂正信号に変換するゲート回路、横方向誤り訂
正後の縦方向巡回符号の各々に対する縦方向誤り訂正時
に第１フラグが横方向誤り 訂正が成功したことを示す場
合にのみゲート回路により縦方向誤り訂正を不訂正にす
る不訂正手段、縦方向誤り訂正における誤り訂正結果を
示す第２フラグを格納する第２フラグメモリ手段、およ
び可変閾値を多数決論理回路に設定する可変閾値設定手
段を備え、縦方向誤り訂正の後、横方向誤り訂正が再度
行われ、多数決論理回路は、可変閾値が第３所定値以上
であれば第２フラグを参照して、可変閾値が第３所定値
未満であれば第２フラグを参照することなく、横方向誤
り訂正を施すべきかどうかを判定することを特徴とす
る、誤り訂正復号回路である。
【０００８】
【０００９】
【作用】請求項１記載発明では、横方向誤り訂正後の縦
方向誤り訂正時に、判定対象とされるビットに対応する
横方向誤り訂正結果（第１フラグ）が横方向誤り訂正が
成功したことを示す場合には、判定対象とされるビット
に対して誤り訂正しない。そのために、多数決論理回路
からの誤りビット訂正信号を強制的に不訂正信号に変換
するゲート回路によって、縦方向誤り訂正を不訂正にす
るともに、縦方向誤り訂正時に、その前の横方向誤り訂
正結果の成功パケット数を第１計測手段でカウントし、
その計数値が第２所定値より少ないときには、さらに第
２計測手段で縦方向誤り訂正の訂正ビット数をカウント
する。この計数値が第３所定値以上であれば、縦方向誤
り訂正を失敗したとみなす。このようにして、誤訂正の
生起確率を抑えた形で縦方向誤り訂正を実行し、復号を
行う。
方向誤り訂正時に、判定対象とされるビットに対応する
横方向誤り訂正結果（第１フラグ）が横方向誤り訂正が
成功したことを示す場合には、判定対象とされるビット
に対して誤り訂正しない。そのために、多数決論理回路
からの誤りビット訂正信号を強制的に不訂正信号に変換
するゲート回路によって、縦方向誤り訂正を不訂正にす
るともに、縦方向誤り訂正時に、その前の横方向誤り訂
正結果の成功パケット数を第１計測手段でカウントし、
その計数値が第２所定値より少ないときには、さらに第
２計測手段で縦方向誤り訂正の訂正ビット数をカウント
する。この計数値が第３所定値以上であれば、縦方向誤
り訂正を失敗したとみなす。このようにして、誤訂正の
生起確率を抑えた形で縦方向誤り訂正を実行し、復号を
行う。
【００１０】
【００１１】また、請求項２記載発明では、横方向誤り
訂正後の縦方向誤り訂正時に、判定対象とされるビット
に対応する横方向誤り訂正結果（第１フラグ）が横方向
誤り訂正が成功したことを示す場合には、多数決論理回
路からの誤りビット訂正信号を強制的に不訂正信号に変
換するゲート回路によって、縦方向誤り訂正を不訂正に
するともに、たとえば縦方向誤り訂正後の横方向誤り訂
正時に、多数決論理手段での閾値が第３所定値以上の場
合には縦方向誤り訂正結果（第２フラグ）を参照して誤
り訂正の要否を判定し、多数決論理手段での閾値が第３
所定値未満となる巡回において縦方向誤り訂正を参照し
ないで誤り訂正の要否を判定する。
訂正後の縦方向誤り訂正時に、判定対象とされるビット
に対応する横方向誤り訂正結果（第１フラグ）が横方向
誤り訂正が成功したことを示す場合には、多数決論理回
路からの誤りビット訂正信号を強制的に不訂正信号に変
換するゲート回路によって、縦方向誤り訂正を不訂正に
するともに、たとえば縦方向誤り訂正後の横方向誤り訂
正時に、多数決論理手段での閾値が第３所定値以上の場
合には縦方向誤り訂正結果（第２フラグ）を参照して誤
り訂正の要否を判定し、多数決論理手段での閾値が第３
所定値未満となる巡回において縦方向誤り訂正を参照し
ないで誤り訂正の要否を判定する。
【００１２】
【００１３】
【発明の効果】この発明によれば、横方向誤り訂正後の
縦方向誤り訂正時，および縦方向誤り訂正後の横方向誤
り訂正時において、誤り訂正能力が向上する。また、横
方向誤り訂正後の縦方向誤り訂正時において、誤訂正確
率も小さくなる。この発明の上述の目的，その他の目
的，特徴および利点は、図面を参照して行う以下の実施
例の詳細な説明から一層明らかとなろう。
縦方向誤り訂正時，および縦方向誤り訂正後の横方向誤
り訂正時において、誤り訂正能力が向上する。また、横
方向誤り訂正後の縦方向誤り訂正時において、誤訂正確
率も小さくなる。この発明の上述の目的，その他の目
的，特徴および利点は、図面を参照して行う以下の実施
例の詳細な説明から一層明らかとなろう。
【００１４】
【実施例】図１にこの実施例の誤り訂正復号回路１０の
構成を示し、図１ないし図５を参照して、この実施例の
構成および動作を説明する。誤り訂正復号回路１０で
は、（２７２，１９０）短縮化差集合巡回符号の復号法
として多数決論理復号法を用いることによって、符号語
を巡回シフトしながら１ビットずつ訂正できる。
構成を示し、図１ないし図５を参照して、この実施例の
構成および動作を説明する。誤り訂正復号回路１０で
は、（２７２，１９０）短縮化差集合巡回符号の復号法
として多数決論理復号法を用いることによって、符号語
を巡回シフトしながら１ビットずつ訂正できる。
【００１５】なお、縦方向の復号動作を行う前に、端子
１２から入力されかつ縦方向誤り訂正時にハイレベルと
なる信号ｊと端子１４から入力されかつ最初の横方向誤
り訂正時にローレベルとなる信号ｋとが、予めタイミン
グジェネレータ１６に入力されているものとする。ま
た、スイッチ１８は最初の横方向誤り訂正結果を保存し
たフラグメモリ２０にアドレスｈを渡せるように端子１
８ａ側に倒されているものとする。フラグメモリ２０に
は、最初の横方向誤り訂正結果をフラグとして格納す
る。フラグメモリ２０では、誤り訂正とＣＲＣとがとも
に成功した場合に誤り訂正成功（ハイレベル）のフラグ
が立ち、そうでない場合に誤り訂正失敗（ローレベル）
のフラグが立つ。後述のフラグメモリ１３４においても
同様である。
１２から入力されかつ縦方向誤り訂正時にハイレベルと
なる信号ｊと端子１４から入力されかつ最初の横方向誤
り訂正時にローレベルとなる信号ｋとが、予めタイミン
グジェネレータ１６に入力されているものとする。ま
た、スイッチ１８は最初の横方向誤り訂正結果を保存し
たフラグメモリ２０にアドレスｈを渡せるように端子１
８ａ側に倒されているものとする。フラグメモリ２０に
は、最初の横方向誤り訂正結果をフラグとして格納す
る。フラグメモリ２０では、誤り訂正とＣＲＣとがとも
に成功した場合に誤り訂正成功（ハイレベル）のフラグ
が立ち、そうでない場合に誤り訂正失敗（ローレベル）
のフラグが立つ。後述のフラグメモリ１３４においても
同様である。
【００１６】まず、端子２２から復号開始信号ｌが入力
されると、図２に示すタイミングジェネレータ１６内の
Ｄ−ＦＦ２４および２６とゲート２８とによって誤り訂
正復号回路１０の初期化信号ａが発生し、シンドローム
レジスタ３０，巡回符号をカウントするカウンタ３２，
復号失敗パケット数カウント回路３４内のカウンタ３
６，および訂正ビットカウント回路３８内のカウンタ４
０は、それぞれゼロクリアされる。
されると、図２に示すタイミングジェネレータ１６内の
Ｄ−ＦＦ２４および２６とゲート２８とによって誤り訂
正復号回路１０の初期化信号ａが発生し、シンドローム
レジスタ３０，巡回符号をカウントするカウンタ３２，
復号失敗パケット数カウント回路３４内のカウンタ３
６，および訂正ビットカウント回路３８内のカウンタ４
０は、それぞれゼロクリアされる。
【００１７】また、２７３ビット毎にゼロクリアされる
同期式９ビットのカウンタ４２は、端子４４から入力さ
れる非常に高速な内部クロックｎの立ち上がりエッジで
２７２をロードする。このロードによって、３入力ＮＡ
ＮＤゲート４６の出力信号ｗはローレベルとなり、カウ
ンタ４２は内部クロックｎの立ち上がりエッジでゼロク
リアされる。また、このクリア信号はＮＯＴゲート４８
を通り、カウンタ３２をカウントアップする。また、初
期化信号ａはＮＯＴゲート５０およびＤ−ＦＦ５２を経
由して、ＲＳ−ＦＦ５４をセット状態にする。ＡＮＤゲ
ート５６において、クロックｎのインバート信号（ＮＯ
Ｔゲート５８を経由）がＲＳ−ＦＦ５４のＱ端子出力に
よってゲートされる。このＡＮＤゲート５６の出力ｂ
は、立ち上がりエッジにおいてシンドロームレジスタ３
０を右へ１ビットシフトさせる。この処理の後スイッチ
６０がオン状態となり、スイッチ６２は端子６２ａ側に
倒され、端子６４から（２７２，１９０）短縮化差集合
巡回符号の符号語が信号ｂに同期してシンドロームレジ
スタ３０にロードされる。データレジスタ６６をシフト
させる信号ｄは、カウンタ４２が２７２を示す際すなわ
ち３入力ＮＡＮＤゲート４６の出力信号ｗがローレベル
となるときは、ＡＮＤゲート６８および７０によってロ
ーレベルとなるが、それ以外は信号ｂと同じ形状をと
る。
同期式９ビットのカウンタ４２は、端子４４から入力さ
れる非常に高速な内部クロックｎの立ち上がりエッジで
２７２をロードする。このロードによって、３入力ＮＡ
ＮＤゲート４６の出力信号ｗはローレベルとなり、カウ
ンタ４２は内部クロックｎの立ち上がりエッジでゼロク
リアされる。また、このクリア信号はＮＯＴゲート４８
を通り、カウンタ３２をカウントアップする。また、初
期化信号ａはＮＯＴゲート５０およびＤ−ＦＦ５２を経
由して、ＲＳ−ＦＦ５４をセット状態にする。ＡＮＤゲ
ート５６において、クロックｎのインバート信号（ＮＯ
Ｔゲート５８を経由）がＲＳ−ＦＦ５４のＱ端子出力に
よってゲートされる。このＡＮＤゲート５６の出力ｂ
は、立ち上がりエッジにおいてシンドロームレジスタ３
０を右へ１ビットシフトさせる。この処理の後スイッチ
６０がオン状態となり、スイッチ６２は端子６２ａ側に
倒され、端子６４から（２７２，１９０）短縮化差集合
巡回符号の符号語が信号ｂに同期してシンドロームレジ
スタ３０にロードされる。データレジスタ６６をシフト
させる信号ｄは、カウンタ４２が２７２を示す際すなわ
ち３入力ＮＡＮＤゲート４６の出力信号ｗがローレベル
となるときは、ＡＮＤゲート６８および７０によってロ
ーレベルとなるが、それ以外は信号ｂと同じ形状をと
る。
【００１８】なお、シンドロームレジスタ３０はフィー
ドバック付の割算回路であり、入力データが（２７２，
１９０）符号の符号語でない場合は２７２ビット分のデ
ータロード後の値は０でない特定の値を示す。また、デ
ータレジスタ６６は、システム構成によっては１９０ビ
ットで構成される場合もあるが、この実施例では簡単の
ため２７２ビットのシフトレジスタで構成する。スイッ
チ７２は復号の成功を確認するまではオフ状態を維持す
るものとする。
ドバック付の割算回路であり、入力データが（２７２，
１９０）符号の符号語でない場合は２７２ビット分のデ
ータロード後の値は０でない特定の値を示す。また、デ
ータレジスタ６６は、システム構成によっては１９０ビ
ットで構成される場合もあるが、この実施例では簡単の
ため２７２ビットのシフトレジスタで構成する。スイッ
チ７２は復号の成功を確認するまではオフ状態を維持す
るものとする。
【００１９】この実施例の特徴の１つであるデータロー
ド時の復号失敗パケット数カウント動作について説明す
る前に、カウンタ３２，ＲＯＭ７４および７６を説明す
る。カウンタ３２は、カウンタ４２が２７２を示す毎に
カウントアップするため、データレジスタ６６の巡回数
をカウントすることができる。このカウンタ３２の値を
アドレスとするＲＯＭ７４は、表１に従い各巡回数に応
じた多数決論理回路７８の閾値ｅとＡＮＤゲート８０を
経由して多数決論理回路７８をアクティブ状態にする信
号ｉと、さらにＡＮＤゲート８２を経由してエラーフラ
グ回路８４をアクティブ状態にする信号ｏとを出力す
る。
ド時の復号失敗パケット数カウント動作について説明す
る前に、カウンタ３２，ＲＯＭ７４および７６を説明す
る。カウンタ３２は、カウンタ４２が２７２を示す毎に
カウントアップするため、データレジスタ６６の巡回数
をカウントすることができる。このカウンタ３２の値を
アドレスとするＲＯＭ７４は、表１に従い各巡回数に応
じた多数決論理回路７８の閾値ｅとＡＮＤゲート８０を
経由して多数決論理回路７８をアクティブ状態にする信
号ｉと、さらにＡＮＤゲート８２を経由してエラーフラ
グ回路８４をアクティブ状態にする信号ｏとを出力す
る。
【００２０】
【表１】
【００２１】カウンタ３２のカウントが「１」のとき端
子６４からのデータをこの誤り訂正復号回路１０にロー
ドし、カウンタ３２からのカウントが「２〜８」で誤り
訂正を実行し、カウントが「９」でスイッチ７２をオン
して、端子８６から復号後のデータを誤り訂正復号回路
１０の外へ出力し、カウントが「１０」でゲート９０の
出力がハイレベルとなりＯＲゲート９２を経由してＲＳ
−ＦＦ５４をリセットし、復号が終了する。
子６４からのデータをこの誤り訂正復号回路１０にロー
ドし、カウンタ３２からのカウントが「２〜８」で誤り
訂正を実行し、カウントが「９」でスイッチ７２をオン
して、端子８６から復号後のデータを誤り訂正復号回路
１０の外へ出力し、カウントが「１０」でゲート９０の
出力がハイレベルとなりＯＲゲート９２を経由してＲＳ
−ＦＦ５４をリセットし、復号が終了する。
【００２２】なお、この実施例では、次のようにしても
よい。まず、カウンタ３２のカウントが「８」未満の値
でも、シンドロームレジスタ３０の値が「０」でありか
つＣＲＣ検査回路９４が誤り訂正が正しいと判断した場
合には、エラーフラグ回路８４から出力されかつ復号成
功を示す信号ｇがハイレベルとなり、Ｄ−ＦＦ９６，Ｎ
ＯＴゲート９８，ＡＮＤゲート１００およびＯＲゲート
９２を介してＲＳ−ＦＦ５４をリセットする。そして、
信号ｇがハイレベルに変わった巡回を終了後、スイッチ
７２をオンし復号後のデータを端子８６から出力するよ
うにしてもよい。
よい。まず、カウンタ３２のカウントが「８」未満の値
でも、シンドロームレジスタ３０の値が「０」でありか
つＣＲＣ検査回路９４が誤り訂正が正しいと判断した場
合には、エラーフラグ回路８４から出力されかつ復号成
功を示す信号ｇがハイレベルとなり、Ｄ−ＦＦ９６，Ｎ
ＯＴゲート９８，ＡＮＤゲート１００およびＯＲゲート
９２を介してＲＳ−ＦＦ５４をリセットする。そして、
信号ｇがハイレベルに変わった巡回を終了後、スイッチ
７２をオンし復号後のデータを端子８６から出力するよ
うにしてもよい。
【００２３】縦方向誤り訂正時に行われる以前（最初）
の横方向復号成功パケット数の算出は以下のように行わ
れる。データをデータレジスタ６６へロードする際（カ
ウンタ３２のカウントが「１」を示す際）にはゲート１
０２の出力はハイレベルとなり、３入力ＡＮＤゲート１
０４からの信号ｍがハイレベルとなり、復号失敗パケッ
ト数カウント回路３４のカウンタ３６がアクティブ状態
になる。そして、データレジスタ６６へ入力されるビッ
トの属するパケットの横方向誤り訂正結果を参照するた
めのアドレスｈがカウンタ４２から出力される。このア
ドレスｈはスイッチ１８を介してフラグメモリ２０へ出
力され、それに従って、フラグメモリ２０はそのビット
の横方向誤り訂正結果を出力する。この横方向誤り訂正
結果はＮＯＴゲート１０６を経由し信号ｐとして復号失
敗パケット数カウント回路３４へ与えられる。横方向誤
り訂正結果の信号ｐが与えられた復号失敗パケット数カ
ウント回路３４のＡＮＤゲート１０８には、この信号ｐ
の他、内部クロックｎをＮＯＴゲート１１０で反転した
信号が与えられ、信号ｐが誤り訂正失敗を示すハイレベ
ルの場合、カウンタ３６をカウントアップする。このハ
イレベルの信号ｐを積算することで１回目の横方向誤り
訂正における誤り訂正失敗パケットの数を計測する。横
方向誤り訂正における復号失敗パケットがカウンタ３６
のＲＣＯ端子をハイレベルにするほど多い場合には、Ｎ
ＯＴゲート１１２とＡＮＤゲート１１４とによって信号
ｑはハイレベル状態に保たれる。なお、信号ｊがローレ
ベルすなわち横方向誤り訂正では、信号ｑはローレベル
となる。
の横方向復号成功パケット数の算出は以下のように行わ
れる。データをデータレジスタ６６へロードする際（カ
ウンタ３２のカウントが「１」を示す際）にはゲート１
０２の出力はハイレベルとなり、３入力ＡＮＤゲート１
０４からの信号ｍがハイレベルとなり、復号失敗パケッ
ト数カウント回路３４のカウンタ３６がアクティブ状態
になる。そして、データレジスタ６６へ入力されるビッ
トの属するパケットの横方向誤り訂正結果を参照するた
めのアドレスｈがカウンタ４２から出力される。このア
ドレスｈはスイッチ１８を介してフラグメモリ２０へ出
力され、それに従って、フラグメモリ２０はそのビット
の横方向誤り訂正結果を出力する。この横方向誤り訂正
結果はＮＯＴゲート１０６を経由し信号ｐとして復号失
敗パケット数カウント回路３４へ与えられる。横方向誤
り訂正結果の信号ｐが与えられた復号失敗パケット数カ
ウント回路３４のＡＮＤゲート１０８には、この信号ｐ
の他、内部クロックｎをＮＯＴゲート１１０で反転した
信号が与えられ、信号ｐが誤り訂正失敗を示すハイレベ
ルの場合、カウンタ３６をカウントアップする。このハ
イレベルの信号ｐを積算することで１回目の横方向誤り
訂正における誤り訂正失敗パケットの数を計測する。横
方向誤り訂正における復号失敗パケットがカウンタ３６
のＲＣＯ端子をハイレベルにするほど多い場合には、Ｎ
ＯＴゲート１１２とＡＮＤゲート１１４とによって信号
ｑはハイレベル状態に保たれる。なお、信号ｊがローレ
ベルすなわち横方向誤り訂正では、信号ｑはローレベル
となる。
【００２４】そして、データロードの終了後、誤り訂正
動作が実行される。ＲＯＭ７６は、表２に示すように、
信号ｃを出力する。信号ｃは、最初の横方向，縦方向，
縦方向後（２回目）の横方向復号後の３つのモードに応
じて多数決論理回路７８から出力される訂正信号をゲー
トする機能を果たす。表２からわかるように、最初の横
方向誤り訂正時（ｊ，ｋともにローレベル）には、カウ
ンタ３２のカウントに拘わらず（ゲート１１６の出力が
ローレベルまたはハイレベル）、ＲＯＭ７６はハイレベ
ルの信号ｃを出力する。また、縦方向誤り訂正後（２回
目）の横方向誤り訂正時（ｊはローレベル，ｋはハイレ
ベル）には、カウンタ３２のカウントが「８」以外（ゲ
ート１１６の出力がローレベル）であればローレベルの
信号ｃを出力し、カウンタ３２のカウントが「８」（ゲ
ート１１６の出力がハイレベル）であればハイレベルの
信号ｃを出力する。なお、カウンタ３２のカウントが
「８」のときは閾値ｅは最小値である。また、縦方向誤
り訂正時（ｊがハイレベル）には、カウンタ３２のカウ
ントに拘わらずローレベルの信号ｃを出力する。なお、
表２に示す「ｄ」は、信号ｃの決定に何ら関係ないこと
を示す。なお、ゲート１１６はカウンタ３２のカウント
が「８」を示す場合にのみハイレベルを出力する。
動作が実行される。ＲＯＭ７６は、表２に示すように、
信号ｃを出力する。信号ｃは、最初の横方向，縦方向，
縦方向後（２回目）の横方向復号後の３つのモードに応
じて多数決論理回路７８から出力される訂正信号をゲー
トする機能を果たす。表２からわかるように、最初の横
方向誤り訂正時（ｊ，ｋともにローレベル）には、カウ
ンタ３２のカウントに拘わらず（ゲート１１６の出力が
ローレベルまたはハイレベル）、ＲＯＭ７６はハイレベ
ルの信号ｃを出力する。また、縦方向誤り訂正後（２回
目）の横方向誤り訂正時（ｊはローレベル，ｋはハイレ
ベル）には、カウンタ３２のカウントが「８」以外（ゲ
ート１１６の出力がローレベル）であればローレベルの
信号ｃを出力し、カウンタ３２のカウントが「８」（ゲ
ート１１６の出力がハイレベル）であればハイレベルの
信号ｃを出力する。なお、カウンタ３２のカウントが
「８」のときは閾値ｅは最小値である。また、縦方向誤
り訂正時（ｊがハイレベル）には、カウンタ３２のカウ
ントに拘わらずローレベルの信号ｃを出力する。なお、
表２に示す「ｄ」は、信号ｃの決定に何ら関係ないこと
を示す。なお、ゲート１１６はカウンタ３２のカウント
が「８」を示す場合にのみハイレベルを出力する。
【００２５】
【表２】
【００２６】縦方向誤り訂正は、２７２ビットのデータ
ロード後にスイッチ６０がオフ状態となり、またスイッ
チ６２を端子６２ｂ側に倒すことから始まる。この操作
の後、信号ｉがハイレベルとなることによってそれまで
ローレベル（無効化信号）を出力する状態で固定されて
いた多数決論理回路７８はアクティブとなり、シンドロ
ーム和算出回路８８の出力を用いた多数決判定の結果に
従い、ローレベル以外も出力することが可能となる。
ロード後にスイッチ６０がオフ状態となり、またスイッ
チ６２を端子６２ｂ側に倒すことから始まる。この操作
の後、信号ｉがハイレベルとなることによってそれまで
ローレベル（無効化信号）を出力する状態で固定されて
いた多数決論理回路７８はアクティブとなり、シンドロ
ーム和算出回路８８の出力を用いた多数決判定の結果に
従い、ローレベル以外も出力することが可能となる。
【００２７】そして、信号ｂによってシンドロームレジ
スタ３０のみを１ビット右へシフトする。これは、元来
（２７２，１９０）短縮化差集合巡回符号が、（２７
３，１９１）差集合巡回符号を１ビット分短縮化させた
符号だからである。最初の横方向誤り訂正において多く
のパケットが誤り訂正を成功した場合（信号ｑがローレ
ベルの場合）の縦方向誤り訂正では、信号ｊが常にハイ
レベルでありかつ信号ｃが常にローレベルである。した
がって、フラグメモリ２０から出力されかつ訂正ビット
の属するパケットの（最初の横方向）復号結果はＡＮＤ
ゲート１２４，ＮＯＲゲート１２６およびＯＲゲート１
２８を通過して、多数決論理回路７８の出力とＡＮＤゲ
ート１３０でＡＮＤされる。したがって、多数決論理回
路７８の出力がたとえ訂正を指示するハイレベルであっ
たとしても、フラグメモリ２０の出力がハイレベル（訂
正成功）を示す場合には、ＡＮＤゲート１３０の出力は
ローレベルとなり、ＸＯＲゲート１２２および１３２に
はローレベルの出力が与えられるため、シンドロームレ
ジスタ３０およびデータレジスタ６６は単に巡回をする
のみである。すなわち、フラグメモリ２０のフラグが誤
り訂正成功を示す場合にのみ、多数決論理回路７８の出
力を強制的に無効化（ローレベル）することによって、
誤り訂正しない状況を実現する。ＸＯＲゲート１２２お
よび１３２における訂正動作は、フラグメモリ２０出力
がローレベル（訂正失敗）でありかつ多数決論理回路７
８の出力がハイレベルのときにのみ行われる。
スタ３０のみを１ビット右へシフトする。これは、元来
（２７２，１９０）短縮化差集合巡回符号が、（２７
３，１９１）差集合巡回符号を１ビット分短縮化させた
符号だからである。最初の横方向誤り訂正において多く
のパケットが誤り訂正を成功した場合（信号ｑがローレ
ベルの場合）の縦方向誤り訂正では、信号ｊが常にハイ
レベルでありかつ信号ｃが常にローレベルである。した
がって、フラグメモリ２０から出力されかつ訂正ビット
の属するパケットの（最初の横方向）復号結果はＡＮＤ
ゲート１２４，ＮＯＲゲート１２６およびＯＲゲート１
２８を通過して、多数決論理回路７８の出力とＡＮＤゲ
ート１３０でＡＮＤされる。したがって、多数決論理回
路７８の出力がたとえ訂正を指示するハイレベルであっ
たとしても、フラグメモリ２０の出力がハイレベル（訂
正成功）を示す場合には、ＡＮＤゲート１３０の出力は
ローレベルとなり、ＸＯＲゲート１２２および１３２に
はローレベルの出力が与えられるため、シンドロームレ
ジスタ３０およびデータレジスタ６６は単に巡回をする
のみである。すなわち、フラグメモリ２０のフラグが誤
り訂正成功を示す場合にのみ、多数決論理回路７８の出
力を強制的に無効化（ローレベル）することによって、
誤り訂正しない状況を実現する。ＸＯＲゲート１２２お
よび１３２における訂正動作は、フラグメモリ２０出力
がローレベル（訂正失敗）でありかつ多数決論理回路７
８の出力がハイレベルのときにのみ行われる。
【００２８】なお、最初の横方向誤り訂正では信号ｃが
常にハイレベルとなるため、フラグメモリ１３４（横方
向誤り訂正ではスイッチ１８は端子１８ａ側に倒され
る。）出力には関係なく、多数決論理回路７８の出力に
よって訂正動作が実行される。フラグメモリ１３４に
は、フレームを縦方向からみたビット列に対する縦方向
誤り訂正の個々の訂正結果が保存される。
常にハイレベルとなるため、フラグメモリ１３４（横方
向誤り訂正ではスイッチ１８は端子１８ａ側に倒され
る。）出力には関係なく、多数決論理回路７８の出力に
よって訂正動作が実行される。フラグメモリ１３４に
は、フレームを縦方向からみたビット列に対する縦方向
誤り訂正の個々の訂正結果が保存される。
【００２９】一方、最初の横方向誤り訂正において多く
のパケットが誤り訂正を失敗した場合（信号ｑがハイレ
ベルの場合）の誤り訂正動作は、基本的には、上述の多
くのパケットが誤り訂正を成功した場合と同じである
が、訂正ビット数カウント回路３８から出力される信号
ｓによって復号の成否の条件が変わってくる。訂正ビッ
ト数カウント回路３８のＡＮＤゲート１３８に、ハイレ
ベル（訂正指示）の訂正信号ｒが与えられると、その訂
正信号ｒは内部クロックｎをＮＯＴゲート１３６によっ
てインバートした信号にゲートされ（ＡＮＤ回路１３８
によって）、訂正ビット数をカウントするカウンタ４０
をカウントアップする。訂正ビット数が所定値となる
と、信号ｊによって縦方向誤り訂正時にのみカウントア
ップ可能なカウンタ４０のＲＣＯ端子がハイレベルとな
り、ＮＯＴゲート１４０とＡＮＤゲート１４２とを介し
て信号ｓはハイレベルを出力し続け、カウンタ４０をホ
ールド状態にする。この信号ｓによって、エラーフラグ
回路８４は、その復号成功条件を変化させる。
のパケットが誤り訂正を失敗した場合（信号ｑがハイレ
ベルの場合）の誤り訂正動作は、基本的には、上述の多
くのパケットが誤り訂正を成功した場合と同じである
が、訂正ビット数カウント回路３８から出力される信号
ｓによって復号の成否の条件が変わってくる。訂正ビッ
ト数カウント回路３８のＡＮＤゲート１３８に、ハイレ
ベル（訂正指示）の訂正信号ｒが与えられると、その訂
正信号ｒは内部クロックｎをＮＯＴゲート１３６によっ
てインバートした信号にゲートされ（ＡＮＤ回路１３８
によって）、訂正ビット数をカウントするカウンタ４０
をカウントアップする。訂正ビット数が所定値となる
と、信号ｊによって縦方向誤り訂正時にのみカウントア
ップ可能なカウンタ４０のＲＣＯ端子がハイレベルとな
り、ＮＯＴゲート１４０とＡＮＤゲート１４２とを介し
て信号ｓはハイレベルを出力し続け、カウンタ４０をホ
ールド状態にする。この信号ｓによって、エラーフラグ
回路８４は、その復号成功条件を変化させる。
【００３０】従来のエラーフラグ回路は、図５を参照し
て簡単に説明すると、シンドロームレジスタの内容ｖが
全て０である場合にハイレベルを出力する０検出回路１
４４からの出力とＣＲＣ検査回路から入力されるＣＲＣ
検査結果信号ｕとによって、復号が成功したか否かを判
断していた。しかし、この実施例で用いられるエラーフ
ラグ回路８４は、図５に示すように、横方向，縦方向の
２つのモードに応じてその復号成功条件は変化する。
て簡単に説明すると、シンドロームレジスタの内容ｖが
全て０である場合にハイレベルを出力する０検出回路１
４４からの出力とＣＲＣ検査回路から入力されるＣＲＣ
検査結果信号ｕとによって、復号が成功したか否かを判
断していた。しかし、この実施例で用いられるエラーフ
ラグ回路８４は、図５に示すように、横方向，縦方向の
２つのモードに応じてその復号成功条件は変化する。
【００３１】すなわち、従来のエラーフラグ回路はシン
ドロームレジスタの出力が０となり、かつＣＲＣ検査回
路が正しいと判断すれば復号を成功していたが、この実
施例では、この条件は横方向誤り訂正と最初の横方向誤
り訂正において多くのパケットの復号が成功した場合の
縦方向誤り訂正とにしか適用できない。なぜなら、最初
の横方向誤り訂正において多くのパケットの復号を失敗
した場合の縦方向誤り訂正では、信号ｑがハイレベルと
なる。そして、縦方向の誤り訂正時に誤り訂正ビットが
所定値より多ければ信号ｓがハイレベルとなるので、Ｎ
ＡＮＤゲート１４６の出力がローレベルとなる。したが
って、従来の復号成功条件が揃ったとしても３入力ＡＮ
Ｄゲート１４８によって復号は成功していないと判断さ
れるからである。なお、Ｄ−ＦＦ１５０は、データロー
ド時や各巡回毎のＣＲＣ検査回路９４のリセット時に復
号成功信号ｇが誤ってハイレベルとならないように設け
られている。
ドロームレジスタの出力が０となり、かつＣＲＣ検査回
路が正しいと判断すれば復号を成功していたが、この実
施例では、この条件は横方向誤り訂正と最初の横方向誤
り訂正において多くのパケットの復号が成功した場合の
縦方向誤り訂正とにしか適用できない。なぜなら、最初
の横方向誤り訂正において多くのパケットの復号を失敗
した場合の縦方向誤り訂正では、信号ｑがハイレベルと
なる。そして、縦方向の誤り訂正時に誤り訂正ビットが
所定値より多ければ信号ｓがハイレベルとなるので、Ｎ
ＡＮＤゲート１４６の出力がローレベルとなる。したが
って、従来の復号成功条件が揃ったとしても３入力ＡＮ
Ｄゲート１４８によって復号は成功していないと判断さ
れるからである。なお、Ｄ−ＦＦ１５０は、データロー
ド時や各巡回毎のＣＲＣ検査回路９４のリセット時に復
号成功信号ｇが誤ってハイレベルとならないように設け
られている。
【００３２】なお、信号ｇは、横方向誤り訂正時には横
方向誤り訂正用フラグメモリ２０の誤り訂正を行ったパ
ケットに対応するビットに、復号動作終了後に保存され
る。同様に、信号ｇは、縦方向誤り訂正時には縦方向誤
り訂正用フラグ１３４の誤り訂正を行った列に対応する
ビットに、復号動作終了後に保存される。ここで、ＣＲ
Ｃ検査回路９４について説明する。３入力ＮＡＮＤゲー
ト４６の出力信号ｗがローレベルとなると、ＡＮＤゲー
ト１１８から出力される信号ｔもローレベルとなり、こ
の信号ｔの立ち上がりエッジにおいてＣＲＣ検査回路９
４がゼロクリアされる。このように信号ｔによって各巡
回毎にリセットされるＣＲＣ検査回路９４は、訂正動作
中に比較器１２０の出力ｆがハイレベルを示す区間すな
わちカウンタ４２のカウントが「０〜１８９」を示す区
間において、ＸＯＲゲート１２２からデータを取り込
み、検査を行う。ＣＲＣ検査回路９４はデータが正しい
と判断すると、エラーフラグ回路８４にハイレベルの信
号ｕを出力する。
方向誤り訂正用フラグメモリ２０の誤り訂正を行ったパ
ケットに対応するビットに、復号動作終了後に保存され
る。同様に、信号ｇは、縦方向誤り訂正時には縦方向誤
り訂正用フラグ１３４の誤り訂正を行った列に対応する
ビットに、復号動作終了後に保存される。ここで、ＣＲ
Ｃ検査回路９４について説明する。３入力ＮＡＮＤゲー
ト４６の出力信号ｗがローレベルとなると、ＡＮＤゲー
ト１１８から出力される信号ｔもローレベルとなり、こ
の信号ｔの立ち上がりエッジにおいてＣＲＣ検査回路９
４がゼロクリアされる。このように信号ｔによって各巡
回毎にリセットされるＣＲＣ検査回路９４は、訂正動作
中に比較器１２０の出力ｆがハイレベルを示す区間すな
わちカウンタ４２のカウントが「０〜１８９」を示す区
間において、ＸＯＲゲート１２２からデータを取り込
み、検査を行う。ＣＲＣ検査回路９４はデータが正しい
と判断すると、エラーフラグ回路８４にハイレベルの信
号ｕを出力する。
【００３３】この発明の特徴の１つである縦方向誤り訂
正後（２回目）の横方向誤り訂正は、基本的な動作は縦
方向誤り訂正と変わらないが、以下のような点が異な
る。まず、スイッチ１８が端子１８ｂ側に倒れフラグメ
モリ１３４にフラグとして格納される縦方向の訂正結果
がゲート１５２を介して出力され、その訂正結果に従い
多数決論理回路７８から出力される訂正信号ｒを制御す
る点が異なる。また、復号失敗パケット数カウント回路
３４が動作しない点、および閾値ｅが「９」となる訂正
動作の最終の巡回においてのみ信号ｃがハイレベルとな
り、以前の訂正結果（フラグメモリ１３４）を参照しな
いで誤り訂正を行う点が異なる。
正後（２回目）の横方向誤り訂正は、基本的な動作は縦
方向誤り訂正と変わらないが、以下のような点が異な
る。まず、スイッチ１８が端子１８ｂ側に倒れフラグメ
モリ１３４にフラグとして格納される縦方向の訂正結果
がゲート１５２を介して出力され、その訂正結果に従い
多数決論理回路７８から出力される訂正信号ｒを制御す
る点が異なる。また、復号失敗パケット数カウント回路
３４が動作しない点、および閾値ｅが「９」となる訂正
動作の最終の巡回においてのみ信号ｃがハイレベルとな
り、以前の訂正結果（フラグメモリ１３４）を参照しな
いで誤り訂正を行う点が異なる。
【００３４】なお、最初の横方向誤り訂正は従来の誤り
訂正と同様に行われ、信号ｃが常にハイレベルとなるの
で、多数決論理回路７８の出力は何ら妨害を受けない。
このような誤り訂正復号回路１０の動作を、図６ないし
図８を参照して、より具体的に説明する。まず、図６を
参照して、最初の横方向誤り訂正において復号失敗パケ
ットが少なかった（復号成功パケットが多かった）場合
の縦方向誤り訂正について説明する。
訂正と同様に行われ、信号ｃが常にハイレベルとなるの
で、多数決論理回路７８の出力は何ら妨害を受けない。
このような誤り訂正復号回路１０の動作を、図６ないし
図８を参照して、より具体的に説明する。まず、図６を
参照して、最初の横方向誤り訂正において復号失敗パケ
ットが少なかった（復号成功パケットが多かった）場合
の縦方向誤り訂正について説明する。
【００３５】図６に示すように、この場合信号ｃは常に
ローレベルであるので、フラグメモリ２０に格納される
訂正結果を参照することになる。信号ｉによって多数決
論理回路７８は能動化され、多数決論理回路７８からの
ハイレベル（訂正を指示する）の出力は、フラグメモリ
２０からの訂正結果に基づく出力との論理和をＡＮＤゲ
ート１３０でとられる。その結果、訂正を指示するハイ
レベルの訂正信号ｒが出力され、訂正ビット数カウント
回路３８のカウンタ４０がカウントアップされる。
ローレベルであるので、フラグメモリ２０に格納される
訂正結果を参照することになる。信号ｉによって多数決
論理回路７８は能動化され、多数決論理回路７８からの
ハイレベル（訂正を指示する）の出力は、フラグメモリ
２０からの訂正結果に基づく出力との論理和をＡＮＤゲ
ート１３０でとられる。その結果、訂正を指示するハイ
レベルの訂正信号ｒが出力され、訂正ビット数カウント
回路３８のカウンタ４０がカウントアップされる。
【００３６】また、信号ｍの出力によって復号失敗パケ
ット数カウント回路３４のカウンタ３６が能動化され、
カウンタ３６はフラグメモリ２０から出力される訂正失
敗フラグの数すなわち復号失敗パケット数をカウントア
ップする。図６の場合、カウンタ３６の総カウント値は
所定値以下であるので、信号ｑはローレベルのままエラ
ーフラグ回路８４に与えられる。ここで、この実施例で
は、たとえば成功パケット数の閾値を「６４」に設定し
ているので、ここでいう所定値は（２７３−６４）＝
「２０９」に設定される。したがって、カウンタ３６で
のカウント数が「２０９」以下であれば成功パケット数
は６４個以上あると判断して、ローレベルの信号ｑを出
力する。図６の場合では、カウント数は「１２０」であ
るので「２０９」以下という条件を満たし、縦方向誤り
訂正での誤訂正発生頻度は低いと考えられる。したがっ
て、エラーフラグ回路８４での信号ｏで示される処理期
間において、従来通り、シンドロームレジスタ３０から
の信号ｖとＣＲＣ検査回路９４からのＣＲＣ検査結果信
号ｕとで検査を行う。この場合には、シンドロームレジ
スタ３０の内容が全て０であり、かつＣＲＣ検査回路９
４からデータが正しいことを示すＣＲＣ検査結果信号ｕ
が出力されており、エラーフラグ回路８４から復号の成
功を示すハイレベルの復号成功信号ｇが出力される。そ
して、復号結果がセーブされる。なお、復号失敗パケッ
ト数をカウントせずに復号成功パケット数をカウントす
ることによって、復号成功パケット数が所定数以上ある
か否かを直接求めてもよい。
ット数カウント回路３４のカウンタ３６が能動化され、
カウンタ３６はフラグメモリ２０から出力される訂正失
敗フラグの数すなわち復号失敗パケット数をカウントア
ップする。図６の場合、カウンタ３６の総カウント値は
所定値以下であるので、信号ｑはローレベルのままエラ
ーフラグ回路８４に与えられる。ここで、この実施例で
は、たとえば成功パケット数の閾値を「６４」に設定し
ているので、ここでいう所定値は（２７３−６４）＝
「２０９」に設定される。したがって、カウンタ３６で
のカウント数が「２０９」以下であれば成功パケット数
は６４個以上あると判断して、ローレベルの信号ｑを出
力する。図６の場合では、カウント数は「１２０」であ
るので「２０９」以下という条件を満たし、縦方向誤り
訂正での誤訂正発生頻度は低いと考えられる。したがっ
て、エラーフラグ回路８４での信号ｏで示される処理期
間において、従来通り、シンドロームレジスタ３０から
の信号ｖとＣＲＣ検査回路９４からのＣＲＣ検査結果信
号ｕとで検査を行う。この場合には、シンドロームレジ
スタ３０の内容が全て０であり、かつＣＲＣ検査回路９
４からデータが正しいことを示すＣＲＣ検査結果信号ｕ
が出力されており、エラーフラグ回路８４から復号の成
功を示すハイレベルの復号成功信号ｇが出力される。そ
して、復号結果がセーブされる。なお、復号失敗パケッ
ト数をカウントせずに復号成功パケット数をカウントす
ることによって、復号成功パケット数が所定数以上ある
か否かを直接求めてもよい。
【００３７】次いで、図７を参照して、最初の横方向誤
り訂正において復号失敗パケットが多かった（復号成功
パケットが少なかった）場合の縦方向誤り訂正について
説明する。図７に示すように、図６の場合と同様に、訂
正を指示するハイレベルの訂正信号ｒが訂正ビット数カ
ウント回路３８に与えられる。この訂正信号ｒの入力に
伴って、訂正ビット数カウント回路３８のカウンタ４０
がカウントアップされていく。
り訂正において復号失敗パケットが多かった（復号成功
パケットが少なかった）場合の縦方向誤り訂正について
説明する。図７に示すように、図６の場合と同様に、訂
正を指示するハイレベルの訂正信号ｒが訂正ビット数カ
ウント回路３８に与えられる。この訂正信号ｒの入力に
伴って、訂正ビット数カウント回路３８のカウンタ４０
がカウントアップされていく。
【００３８】また、信号ｍによって復号失敗パケット数
カウント回路３４のカウンタ３６が能動化され、最初の
横方向の復号を失敗したパケット数をカウントすると、
この場合にはカウントが「２１０」となる。したがっ
て、所定値の「２０９」を超えているので、ハイレベル
の信号ｑがエラーフラグ回路８４に与えられる。する
と、エラーフラグ回路８４は、訂正ビット数カウント回
路３８からの信号ｓによって復号成功条件を変化させ
る。
カウント回路３４のカウンタ３６が能動化され、最初の
横方向の復号を失敗したパケット数をカウントすると、
この場合にはカウントが「２１０」となる。したがっ
て、所定値の「２０９」を超えているので、ハイレベル
の信号ｑがエラーフラグ回路８４に与えられる。する
と、エラーフラグ回路８４は、訂正ビット数カウント回
路３８からの信号ｓによって復号成功条件を変化させ
る。
【００３９】すなわち、訂正ビット数カウント回路３８
内のカウンタ４０が所定値以上を示すか否かによって復
号成功条件が変化する。ここで所定値は、縦方向誤り訂
正時ではたとえば「１６」に設定され、カウンタ４０が
「１６」以上をカウントすれば復号が失敗したと判断さ
れ、「１６」未満の場合には従来通り信号ｖとＣＲＣ検
査結果信号ｍとで処理が施される。図７の場合には、カ
ウンタ４０のカウントが「１６」であるので、「１６」
以上という条件を満たすため、復号が失敗したと判断さ
れ、ローレベルの信号ｇを出力する。もし、カウンタ４
０のカウント値が「１６」未満であれば、エラーフラグ
回路８４では従来通りの検査が行われる。なお、所定値
は、縦方向誤り訂正時ではたとえば「１６」に設定され
たが、ＣＲＣ符号のような強力な誤り検出能力を持たな
い符号語に対する横方向誤り訂正時ではたとえば「１
４」に設定され得る。
内のカウンタ４０が所定値以上を示すか否かによって復
号成功条件が変化する。ここで所定値は、縦方向誤り訂
正時ではたとえば「１６」に設定され、カウンタ４０が
「１６」以上をカウントすれば復号が失敗したと判断さ
れ、「１６」未満の場合には従来通り信号ｖとＣＲＣ検
査結果信号ｍとで処理が施される。図７の場合には、カ
ウンタ４０のカウントが「１６」であるので、「１６」
以上という条件を満たすため、復号が失敗したと判断さ
れ、ローレベルの信号ｇを出力する。もし、カウンタ４
０のカウント値が「１６」未満であれば、エラーフラグ
回路８４では従来通りの検査が行われる。なお、所定値
は、縦方向誤り訂正時ではたとえば「１６」に設定され
たが、ＣＲＣ符号のような強力な誤り検出能力を持たな
い符号語に対する横方向誤り訂正時ではたとえば「１
４」に設定され得る。
【００４０】さらに、図８を参照して縦方向誤り訂正後
の横方向誤り訂正について説明する。図８において、多
数決論理回路７８に与えられる閾値ｅが所定値になるま
で信号ｃはローレベルとなる。閾値ｅの所定値は、たと
えば最小値であり、「９」である。したがって、この実
施例では「１５」から「１０」までの間は信号ｃはロー
レベルとなり、この場合、フラグメモリ１３４に格納さ
れる縦方向の復号結果が参照され、図６や図７の場合と
同様に動作し、訂正ビット数カウント回路３８で訂正ビ
ット数がカウントされていく。
の横方向誤り訂正について説明する。図８において、多
数決論理回路７８に与えられる閾値ｅが所定値になるま
で信号ｃはローレベルとなる。閾値ｅの所定値は、たと
えば最小値であり、「９」である。したがって、この実
施例では「１５」から「１０」までの間は信号ｃはロー
レベルとなり、この場合、フラグメモリ１３４に格納さ
れる縦方向の復号結果が参照され、図６や図７の場合と
同様に動作し、訂正ビット数カウント回路３８で訂正ビ
ット数がカウントされていく。
【００４１】そして、閾値ｅが最小値すなわち最終の巡
回数になれば（この実施例では「９」）、信号ｃはハイ
レベルとなり、フラグメモリ１３４に格納される復号結
果は参照されなくなる。したがって、多数決論理回路７
８からの訂正を指示する訂正信号ｒはそのまま訂正ビッ
ト数カウント回路３８に与えられ、カウンタ４０がカウ
ントアップされていく。そして、信号ｏで示す期間でエ
ラーフラグ回路８４において従来と同様の検査が行わ
れ、復号が成功した場合には復号成功信号ｇがハイレベ
ルとなる。そして、復号が成功したデータはセーブされ
る。
回数になれば（この実施例では「９」）、信号ｃはハイ
レベルとなり、フラグメモリ１３４に格納される復号結
果は参照されなくなる。したがって、多数決論理回路７
８からの訂正を指示する訂正信号ｒはそのまま訂正ビッ
ト数カウント回路３８に与えられ、カウンタ４０がカウ
ントアップされていく。そして、信号ｏで示す期間でエ
ラーフラグ回路８４において従来と同様の検査が行わ
れ、復号が成功した場合には復号成功信号ｇがハイレベ
ルとなる。そして、復号が成功したデータはセーブされ
る。
【００４２】上述のような誤り訂正復号回路１０によれ
ば、従来よりも小さい回路規模で誤訂正の生起確率を低
減できる。さらに、誤訂正の防止に起因する誤り率の低
下のほかに誤り訂正能力をも向上できる。なぜなら、
（２７２，１９０）短縮化差集合巡回符号の誤り訂正復
号回路１０に用いられている多数決論理復号法は、判定
対象となるビットの訂正時にシンドロームレジスタ３０
にも影響を及ぼす。したがって、既に正しいと判明した
ビットに対し多数決論理判定によって訂正を加えた場合
に、この誤った訂正による影響は後のビットに波及す
る。したがって、既に正しいと判明したビットを訂正対
象から除くことによって明らかに誤り訂正能力は向上す
るからである。
ば、従来よりも小さい回路規模で誤訂正の生起確率を低
減できる。さらに、誤訂正の防止に起因する誤り率の低
下のほかに誤り訂正能力をも向上できる。なぜなら、
（２７２，１９０）短縮化差集合巡回符号の誤り訂正復
号回路１０に用いられている多数決論理復号法は、判定
対象となるビットの訂正時にシンドロームレジスタ３０
にも影響を及ぼす。したがって、既に正しいと判明した
ビットに対し多数決論理判定によって訂正を加えた場合
に、この誤った訂正による影響は後のビットに波及す
る。したがって、既に正しいと判明したビットを訂正対
象から除くことによって明らかに誤り訂正能力は向上す
るからである。
【００４３】したがって、縦方向誤り訂正時に最初の横
方向誤り訂正の結果を参照して、最初の横方向誤り訂正
が成功している場合にはそのビットを縦方向誤り訂正の
対象から除くことができる。このように最初の横方向誤
り訂正の結果を参照できるのは、移動体ＦＭ多重放送の
データ構造では横方向のパケットに１４ビットのＣＲＣ
が付加されているために、横方向の誤り訂正能力（誤訂
正抑止能力）は縦方向に比べ極めて高くなるからであ
る。このＣＲＣは、高い誤り検出能力を有する符号また
は符号の組み合わせの１つである。それに対して、２回
目の横方向誤り訂正時に縦方向誤り訂正結果を安易に参
照することは逆に誤り訂正能力の低下を招く恐れがあ
り、２回目の横方向誤り訂正時に、縦方向誤り訂正結果
を参照することはできない。
方向誤り訂正の結果を参照して、最初の横方向誤り訂正
が成功している場合にはそのビットを縦方向誤り訂正の
対象から除くことができる。このように最初の横方向誤
り訂正の結果を参照できるのは、移動体ＦＭ多重放送の
データ構造では横方向のパケットに１４ビットのＣＲＣ
が付加されているために、横方向の誤り訂正能力（誤訂
正抑止能力）は縦方向に比べ極めて高くなるからであ
る。このＣＲＣは、高い誤り検出能力を有する符号また
は符号の組み合わせの１つである。それに対して、２回
目の横方向誤り訂正時に縦方向誤り訂正結果を安易に参
照することは逆に誤り訂正能力の低下を招く恐れがあ
り、２回目の横方向誤り訂正時に、縦方向誤り訂正結果
を参照することはできない。
【００４４】この縦方向誤り訂正時に誤訂正の影響によ
って生じる誤り率の劣化を抑えるには、縦方向誤り訂正
時に生じる誤訂正の発生頻度そのものを減少させたり、
縦方向誤り訂正後（２回目）の横方向誤り訂正において
予め縦方向誤り訂正に僅かだが誤訂正が発生していると
みなして誤り訂正を行ったりする必要がある。前者は、
ノイズによって付加されている誤りビット数が多いほど
誤訂正が発生し易いという単純な原理を用いている。た
とえば、最初の横方向誤り訂正において１００パケット
以上誤り訂正が成功している場合に比べ、最初の横方向
誤り訂正において数パケット程度しか誤り訂正が成功し
ていない場合には、その後の縦方向誤り訂正における誤
訂正発生頻度は極めて大きくなる。したがって、最初の
横方向誤り訂正の成功パケット数が少ない場合には、縦
方向誤り訂正時において誤訂正を抑圧するような誤り訂
正手法が必要となる。
って生じる誤り率の劣化を抑えるには、縦方向誤り訂正
時に生じる誤訂正の発生頻度そのものを減少させたり、
縦方向誤り訂正後（２回目）の横方向誤り訂正において
予め縦方向誤り訂正に僅かだが誤訂正が発生していると
みなして誤り訂正を行ったりする必要がある。前者は、
ノイズによって付加されている誤りビット数が多いほど
誤訂正が発生し易いという単純な原理を用いている。た
とえば、最初の横方向誤り訂正において１００パケット
以上誤り訂正が成功している場合に比べ、最初の横方向
誤り訂正において数パケット程度しか誤り訂正が成功し
ていない場合には、その後の縦方向誤り訂正における誤
訂正発生頻度は極めて大きくなる。したがって、最初の
横方向誤り訂正の成功パケット数が少ない場合には、縦
方向誤り訂正時において誤訂正を抑圧するような誤り訂
正手法が必要となる。
【００４５】縦方向誤り訂正時における誤訂正発生を抑
圧する手法としては、上述の実施例のように、縦方向誤
り訂正時の多数決論理復号において誤り訂正ビット数が
多い場合には誤訂正が発生したとみなす手法が有効であ
る。この手法は、訂正ビット数が多い符号語は元々真の
符号語からの距離が遠いため、たとえ誤り訂正が成功し
たとしても、誤訂正によって誤り訂正が成功したとみな
した方がよいという考えに立脚している。しかし、最初
の横方向誤り訂正で復号成功パケット数が多い場合に
は、このような手法は最早必要ではない。なぜなら、最
初の横方向誤り訂正結果を参照して縦方向誤り訂正を施
す場合、横方向誤り訂正結果が成功しているビットは縦
方向誤り訂正における誤り訂正中に変更されないため、
誤り訂正が誤訂正へ向かう可能性は少なくなるからであ
る。
圧する手法としては、上述の実施例のように、縦方向誤
り訂正時の多数決論理復号において誤り訂正ビット数が
多い場合には誤訂正が発生したとみなす手法が有効であ
る。この手法は、訂正ビット数が多い符号語は元々真の
符号語からの距離が遠いため、たとえ誤り訂正が成功し
たとしても、誤訂正によって誤り訂正が成功したとみな
した方がよいという考えに立脚している。しかし、最初
の横方向誤り訂正で復号成功パケット数が多い場合に
は、このような手法は最早必要ではない。なぜなら、最
初の横方向誤り訂正結果を参照して縦方向誤り訂正を施
す場合、横方向誤り訂正結果が成功しているビットは縦
方向誤り訂正における誤り訂正中に変更されないため、
誤り訂正が誤訂正へ向かう可能性は少なくなるからであ
る。
【００４６】なお、この誤り訂正ビット数による復号条
件の変化は積符号化されておらずかつ多数決論理復号可
能な符号の復号回路にも適用できる。たとえば、文字放
送等でも誤り訂正ビット数が多い場合、訂正を失敗した
とみなすことによって誤訂正確率は減少する。一方後者
の手法、すなわち縦方向誤り訂正において誤訂正が発生
しているとみなして縦方向誤り訂正後（２回目）の横方
向の誤り訂正を行う手法では、予め縦方向誤り訂正にお
いてごく僅かだが誤訂正が発生し、その他は誤り訂正が
成功もしくは失敗していると仮定して復号を行う。この
ような復号では、誤り訂正開始直後は他の誤りビットの
影響もあり誤訂正ビット（実際には誤っているのに正し
いと判断して訂正をしないビット）であっても、シンド
ロームレジスタ３０の内容として「１」の数が半数より
若干多い程度という場合が存在する。また、縦方向誤り
訂正によって誤りがないことが保証されているビットで
ありかつ真に正しいビットでも他のビットの影響によっ
ては多数決論理回路７８へ入力されるシンドローム和の
「１」の数は、先頭ビット上で直交するシンドローム和
の個数（１７個）の半分を超えることが多々ある。この
ような場合は誤訂正ビットか真に正しいビットかの区別
がつかないため、マスクを行った形で訂正する。すなわ
ち、フラグメモリ１３４に格納される訂正結果を参照し
て誤り訂正を行う。このようにできるのは、縦方向誤り
訂正されたビットが正しい確率の方が、縦方向誤り訂正
での（２７２，１９０）符号の誤訂正生起確率より大き
いからである。なお、もし、縦方向誤り訂正時の誤訂正
生起確率の方が高ければ、２回目の横方向誤り訂正は失
敗する。
件の変化は積符号化されておらずかつ多数決論理復号可
能な符号の復号回路にも適用できる。たとえば、文字放
送等でも誤り訂正ビット数が多い場合、訂正を失敗した
とみなすことによって誤訂正確率は減少する。一方後者
の手法、すなわち縦方向誤り訂正において誤訂正が発生
しているとみなして縦方向誤り訂正後（２回目）の横方
向の誤り訂正を行う手法では、予め縦方向誤り訂正にお
いてごく僅かだが誤訂正が発生し、その他は誤り訂正が
成功もしくは失敗していると仮定して復号を行う。この
ような復号では、誤り訂正開始直後は他の誤りビットの
影響もあり誤訂正ビット（実際には誤っているのに正し
いと判断して訂正をしないビット）であっても、シンド
ロームレジスタ３０の内容として「１」の数が半数より
若干多い程度という場合が存在する。また、縦方向誤り
訂正によって誤りがないことが保証されているビットで
ありかつ真に正しいビットでも他のビットの影響によっ
ては多数決論理回路７８へ入力されるシンドローム和の
「１」の数は、先頭ビット上で直交するシンドローム和
の個数（１７個）の半分を超えることが多々ある。この
ような場合は誤訂正ビットか真に正しいビットかの区別
がつかないため、マスクを行った形で訂正する。すなわ
ち、フラグメモリ１３４に格納される訂正結果を参照し
て誤り訂正を行う。このようにできるのは、縦方向誤り
訂正されたビットが正しい確率の方が、縦方向誤り訂正
での（２７２，１９０）符号の誤訂正生起確率より大き
いからである。なお、もし、縦方向誤り訂正時の誤訂正
生起確率の方が高ければ、２回目の横方向誤り訂正は失
敗する。
【００４７】このような手法を用いた場合、誤り訂正が
正常に進むなら他のビットが訂正されるにつれ誤訂正ビ
ットに対するシンドローム和の「１」の数は大きくな
る。すなわち、可変閾値復号法のようにデータレジスタ
６６を複数回巡回させて誤り訂正を行う訂正手法では複
数回巡回することによって誤訂正ビットを特定できる可
能性が高くなる。したがって、複数回巡回後にマスク機
能を解除することによって誤訂正ビットを円滑に訂正す
ることができる。なお、この方法によって真に正しいビ
ットを訂正したとしてもパケット内のＣＲＣによって誤
り訂正が失敗したとみなせるため、誤訂正の生起確率は
極めて小さい。したがって、従来では、誤りビットが多
い場合には誤り訂正を十分にできなかったが、この実施
例によればより多くの誤りビットを訂正できる。
正常に進むなら他のビットが訂正されるにつれ誤訂正ビ
ットに対するシンドローム和の「１」の数は大きくな
る。すなわち、可変閾値復号法のようにデータレジスタ
６６を複数回巡回させて誤り訂正を行う訂正手法では複
数回巡回することによって誤訂正ビットを特定できる可
能性が高くなる。したがって、複数回巡回後にマスク機
能を解除することによって誤訂正ビットを円滑に訂正す
ることができる。なお、この方法によって真に正しいビ
ットを訂正したとしてもパケット内のＣＲＣによって誤
り訂正が失敗したとみなせるため、誤訂正の生起確率は
極めて小さい。したがって、従来では、誤りビットが多
い場合には誤り訂正を十分にできなかったが、この実施
例によればより多くの誤りビットを訂正できる。
【００４８】なお、多数決論理復号可能な誤り訂正符号
を１種類もしくは２種類用いて積符号化されたフレーム
構造を用い、かつ横方向の誤り訂正符号の誤訂正生起確
率が縦方向の誤り訂正符号の誤訂正生起確率に比べ極め
て低い転送方式に対しても、この発明を適用できること
は明らかである。また、多数決論理復号可能な誤り訂正
符号を１種類もしくは２種類用いて積符号化されたフレ
ーム構造を持ち、かつ縦方向の誤り訂正符号の誤り訂正
生起確率が横方向の誤り訂正符号の誤り訂正生起確率に
比べ極めて低い伝送方式に対してもこの実施例を適用で
きる。
を１種類もしくは２種類用いて積符号化されたフレーム
構造を用い、かつ横方向の誤り訂正符号の誤訂正生起確
率が縦方向の誤り訂正符号の誤訂正生起確率に比べ極め
て低い転送方式に対しても、この発明を適用できること
は明らかである。また、多数決論理復号可能な誤り訂正
符号を１種類もしくは２種類用いて積符号化されたフレ
ーム構造を持ち、かつ縦方向の誤り訂正符号の誤り訂正
生起確率が横方向の誤り訂正符号の誤り訂正生起確率に
比べ極めて低い伝送方式に対してもこの実施例を適用で
きる。
【００４９】また、上述の実施例では、高い誤り検出能
力を有する符号または符号の組み合わせとして、ＣＲＣ
を用いたが、パリティビットやBerger符号なども用いら
れ得る。
力を有する符号または符号の組み合わせとして、ＣＲＣ
を用いたが、パリティビットやBerger符号なども用いら
れ得る。
【図１】この発明の一実施例を示すブロック図である。
【図２】タイミングジェネレータの一例を示す回路図で
ある。
ある。
【図３】復号失敗パケット数カウント回路の一例を示す
回路図である。
回路図である。
【図４】訂正ビット数カウント回路の一例を示す回路図
である。
である。
【図５】エラーフラグ回路の一例を示す回路図である。
【図６】最初の横方向誤り訂正において復号失敗パケッ
トが少なかった場合の縦方向誤り訂正の動作の一例を示
すタイミング図である。
トが少なかった場合の縦方向誤り訂正の動作の一例を示
すタイミング図である。
【図７】最初の横方向誤り訂正において復号失敗パケッ
トが多かった場合の縦方向誤り訂正の動作の一例を示す
タイミング図である。
トが多かった場合の縦方向誤り訂正の動作の一例を示す
タイミング図である。
【図８】縦方向誤り訂正後の横方向誤り訂正の動作の一
例を示すタイミング図である。
例を示すタイミング図である。
１０ …誤り訂正復号回路 １６ …タイミングジェネレータ ２０，１３４ …フラグメモリ ３０ …シンドロームレジスタ ３４ …復号失敗パケット数カウント回路 ３８ …訂正ビット数カウント回路 ６６ …データレジスタ ７８ …多数決論理回路 ８４ …エラーフラグ回路 ８８ …シンドローム和算出回路 ９４ …ＣＲＣ検査回路
フロントページの続き (72)発明者 高田 政幸 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 黒田 徹 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 磯部 忠 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 山田 宰 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (56)参考文献 特開 昭58−161048（ＪＰ，Ａ) 特開 昭57−10557（ＪＰ，Ａ) 特開 昭58−161048（ＪＰ，Ａ) 特開 昭62−173820（ＪＰ，Ａ) 信学論、Ｂ−▲ＩＩ▼、Ｖｏｌ．Ｊ77 −Ｂ−▲ＩＩ▼、Ｎｏ．１、ｐ．19−25 (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 - 13/22
Claims (2)
- 【請求項１】多数決論理復号可能な巡回符号によって積
符号化されたフレーム構造を持ちかつフレームを構成す
る各パケットに高い誤り検出能力を有する符号または符
号の組み合わせを含むデータを誤り訂正するために、積
符号を構成するパケットの各々に対して横方向誤り訂正
を行った後、各パケットを構成する各ビットの誤り訂正
の要否を多数決論理回路で判断し、前記巡回符号の各々
に対して前記多数決論理回路から出力される誤りビット
訂正信号に従って縦方向誤り訂正を行う誤り訂正復号回
路において、 各パケットに対する横方向誤り訂正の結果を示す第１フ
ラグを格納する第１フラグメモリ、 前記多数決論理回路から出力される前記誤りビット訂正
信号を強制的に不訂正信号に変換するゲート回路、 前記横方向誤り訂正が失敗したパケットの数をカウント
する第１カウント手段、および 前記縦方向誤り訂正にお
いて前記誤りビット訂正信号に基づいて誤り訂正された
ビットの数をカウントする第２カウント手段を備え 、前記横方向誤り訂正後の縦方向巡回符号の各々に対する
縦方向誤り訂正時に前記第１フラグが前記横方向誤り訂
正が成功したことを示す場合にのみ前記ゲート回路によ
り前記縦方向誤り訂正を不訂正にするとともに、前記第
１カウント手段のカウント値が第１所定値よりも大きく
かつ前記第２カウント手段のカウント値が第２所定値以
上のとき、前記縦方向誤り訂正を失敗したものとみなす
こと を特徴とする、誤り訂正復号回路。 - 【請求項２】多数決論理復号可能な巡回符号によって積
符号化されたフレーム構造を持ちかつフレームを構成す
る各パケットに高い誤り検出能力を有する符号または符
号の組み合わせを含むデータを誤り訂正するために、積
符号を構成するパケットの各々に対して横方向誤り訂正
を行った後、各パケットを構成する各ビットの誤り訂正
の要否を多数決論理回路で判断し、前記巡回符号の各々
に対して前記多数決論 理回路から出力される誤りビット
訂正信号に従って縦方向誤り訂正を行う誤り訂正復号回
路において、 各パケットに対する横方向誤り訂正の結果を示す第１フ
ラグを格納する第１フラグメモリ、 前記多数決論理回路から出力される前記誤りビット訂正
信号を強制的に不訂正信号に変換するゲート回路、 前記横方向誤り訂正後の縦方向巡回符号の各々に対する
縦方向誤り訂正時に前記第１フラグが前記横方向誤り訂
正が成功したことを示す場合にのみ前記ゲート回路によ
り前記縦方向誤り訂正を不訂正にする不訂正手段、 前記縦方向誤り訂正における誤り訂正結果を示す第２フ
ラグを格納する第２フラグメモリ手段、および 可変閾値
を前記多数決論理回路に設定する可変閾値設定手段を備
え、 前記縦方向誤り訂正の後、前記横方向誤り訂正が再度行
われ、 前記多数決論理回路は、前記可変閾値が第３所定値以上
であれば前記第２フラグを参照して、前記可変閾値が第
３所定値未満であれば前記第２フラグを参照することな
く、前記横方向誤り訂正を施すべきかどうかを判定する
ことを特徴とする、 誤り訂正復号回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110798A JP2970994B2 (ja) | 1994-05-25 | 1994-05-25 | 誤り訂正復号回路 |
| SE9501947A SE517805C2 (sv) | 1994-05-25 | 1995-05-24 | Feljusterande avkodare |
| NO19952062A NO316901B1 (no) | 1994-05-25 | 1995-05-24 | Dekoder med feilkorreksjon |
| US08/449,916 US5745506A (en) | 1994-05-25 | 1995-05-25 | Error correcting decoder |
| FR9506245A FR2720528B1 (fr) | 1994-05-25 | 1995-05-26 | Décodeur de correction d'erreur. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110798A JP2970994B2 (ja) | 1994-05-25 | 1994-05-25 | 誤り訂正復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321669A JPH07321669A (ja) | 1995-12-08 |
| JP2970994B2 true JP2970994B2 (ja) | 1999-11-02 |
Family
ID=14544919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6110798A Expired - Lifetime JP2970994B2 (ja) | 1994-05-25 | 1994-05-25 | 誤り訂正復号回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5745506A (ja) |
| JP (1) | JP2970994B2 (ja) |
| FR (1) | FR2720528B1 (ja) |
| NO (1) | NO316901B1 (ja) |
| SE (1) | SE517805C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3562544B2 (ja) * | 1996-08-13 | 2004-09-08 | ソニー株式会社 | 復号化装置および復号化方法 |
| JPH11112358A (ja) * | 1997-09-30 | 1999-04-23 | Fujitsu Ltd | データの誤り訂正方法及び誤り訂正装置 |
| EP1517327A3 (en) * | 1998-02-25 | 2005-03-30 | Matsushita Electric Industrial Co., Ltd. | High-speed error correcting apparatus with efficient data transfer |
| JP3530388B2 (ja) * | 1998-07-22 | 2004-05-24 | 三洋電機株式会社 | 符号誤り訂正装置 |
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