JPH06120843A - 差集合巡回符号による積符号の復号装置 - Google Patents
差集合巡回符号による積符号の復号装置Info
- Publication number
- JPH06120843A JPH06120843A JP26375892A JP26375892A JPH06120843A JP H06120843 A JPH06120843 A JP H06120843A JP 26375892 A JP26375892 A JP 26375892A JP 26375892 A JP26375892 A JP 26375892A JP H06120843 A JPH06120843 A JP H06120843A
- Authority
- JP
- Japan
- Prior art keywords
- code
- decoder
- decoding
- decoders
- difference set
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 本発明はディジタル化したコード信号の誤り
訂正符号の復号装置に関し、ディジタル通信における訂
正符号の復号の高速化及び高能率化を目的とする。 【構成】 符号長ｎの差集合巡回符号による積符号
（｛Ｗij｝：ｉ、ｊ＝１、２、…、ｎ）の復号装置に、
積符号を多数決により復号するｉ方向の一個の復号器１
と、積符号を多数決により復号するｊ方向のｎ個の復号
器２とを備え、先ず前記復号器２でｉ行（ｉ＝１）の復
号を行い、その結果について前記復号器１でｉ行（ｉ＝
１）の復号を行い、この復号を行っている間に前記復号
器２でさらにｊ列（ｊ＝１、２、…、ｎ）の復号を行
い、これをｉ＝ｎになるまで繰り返すようにする。
訂正符号の復号装置に関し、ディジタル通信における訂
正符号の復号の高速化及び高能率化を目的とする。 【構成】 符号長ｎの差集合巡回符号による積符号
（｛Ｗij｝：ｉ、ｊ＝１、２、…、ｎ）の復号装置に、
積符号を多数決により復号するｉ方向の一個の復号器１
と、積符号を多数決により復号するｊ方向のｎ個の復号
器２とを備え、先ず前記復号器２でｉ行（ｉ＝１）の復
号を行い、その結果について前記復号器１でｉ行（ｉ＝
１）の復号を行い、この復号を行っている間に前記復号
器２でさらにｊ列（ｊ＝１、２、…、ｎ）の復号を行
い、これをｉ＝ｎになるまで繰り返すようにする。
Description
【０００１】
【産業上の利用分野】本発明はディジタル化したコード
信号の誤り訂正符号の復号装置に関し、特に本発明では
ディジタル通信における訂正符号の復号の高速化及び高
能率化に関する。
信号の誤り訂正符号の復号装置に関し、特に本発明では
ディジタル通信における訂正符号の復号の高速化及び高
能率化に関する。
【０００２】
【従来の技術】従来このような分野の技術としてＣＤ等
に使用されているものとして、二つのリードソロモン符
号を縦、横に組合せた積符号の復号法が確立している。
また近年、固定受信のＦＭ多重放送、文字放送等のよう
なディジタル通信では、符号長が長く、伝送効率が大で
しかも誤り訂正ビット数が多い多数決論理復号可能な差
集合巡回符号による積符号の復号法が使用されている。
に使用されているものとして、二つのリードソロモン符
号を縦、横に組合せた積符号の復号法が確立している。
また近年、固定受信のＦＭ多重放送、文字放送等のよう
なディジタル通信では、符号長が長く、伝送効率が大で
しかも誤り訂正ビット数が多い多数決論理復号可能な差
集合巡回符号による積符号の復号法が使用されている。
【０００３】
【発明が解決しようとする課題】しかしがら、ＣＤ等に
使用されるリードソロモン符号による積符号の復号法に
比較して差集合巡回符号による積符号の復号法には有効
な復号法が、以下に説明するように存在しない。図８は
積符号の構成を説明する図である。本図示す二つの誤り
符号Ｃ１及びＣ２により構成される積符号は、これらを
それぞれ独立に訂正したのでは訂正能力を向上できな
い。そこで限界距離復号法を一般化したＧＭＤ(General
ized minimum Distance Decoding) 復号法を積符号の復
号法に応用することにより、積符号の訂正能力を一桁ま
で誤りを訂正することができる。しかし、この復号法
は、復号結果の信頼度情報を計算する必要があることか
ら、一般にかなりの計算量を要す。また、通常は限界距
離復号法によって復号される符号（例えばリードソロモ
ン）に対して用いられ、差集合巡回符号のように多数決
論理復号法によって復号される符号に対しては応用しに
くい。さらに訂正能力一杯まで訂正すると誤訂正確率が
高くなってしまうという問題がある。
使用されるリードソロモン符号による積符号の復号法に
比較して差集合巡回符号による積符号の復号法には有効
な復号法が、以下に説明するように存在しない。図８は
積符号の構成を説明する図である。本図示す二つの誤り
符号Ｃ１及びＣ２により構成される積符号は、これらを
それぞれ独立に訂正したのでは訂正能力を向上できな
い。そこで限界距離復号法を一般化したＧＭＤ(General
ized minimum Distance Decoding) 復号法を積符号の復
号法に応用することにより、積符号の訂正能力を一桁ま
で誤りを訂正することができる。しかし、この復号法
は、復号結果の信頼度情報を計算する必要があることか
ら、一般にかなりの計算量を要す。また、通常は限界距
離復号法によって復号される符号（例えばリードソロモ
ン）に対して用いられ、差集合巡回符号のように多数決
論理復号法によって復号される符号に対しては応用しに
くい。さらに訂正能力一杯まで訂正すると誤訂正確率が
高くなってしまうという問題がある。
【０００４】次に図８の積符号に対する従来の復号法を
考える。この場合、横方向の符号Ｃ１のビット数をｎ
１、横方向のＣ２のビット数をｎ２とすると、例えば横
方向の一符号を得るのにｎ１×ｎ２ビットの復号を行う
必要があり、この場合も複合に時間を要するという問題
がある。したがって本発明は上記問題点に鑑み、復号の
高速化及び効能率化を図れる差集合巡回符号による積符
号の復号装置を提供することを目的とする。
考える。この場合、横方向の符号Ｃ１のビット数をｎ
１、横方向のＣ２のビット数をｎ２とすると、例えば横
方向の一符号を得るのにｎ１×ｎ２ビットの復号を行う
必要があり、この場合も複合に時間を要するという問題
がある。したがって本発明は上記問題点に鑑み、復号の
高速化及び効能率化を図れる差集合巡回符号による積符
号の復号装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は前記問題点を解
決するために、符号長ｎの差集合巡回符号による積符号
（｛Ｗij｝：ｉ、ｊ＝１、２、…、ｎ）の復号装置に、
積符号を多数決により復号するｉ方向の一個の第１の復
号器と、積符号を多数決により復号するｊ方向のｎ個の
第２の復号器とを設け、先ず前記第２の復号器でｉ行
（ｉ＝１）の復号を行い、その結果に対して前記第１の
復号器でｉ行（ｉ＝１）の復号を行い、この復号を行っ
ている間に前記第２の復号器でさらにｊ列（ｊ＝１、
２、…、ｎ）の復号を行い、これをｉ＝ｎになるまで繰
り返すようにした。
決するために、符号長ｎの差集合巡回符号による積符号
（｛Ｗij｝：ｉ、ｊ＝１、２、…、ｎ）の復号装置に、
積符号を多数決により復号するｉ方向の一個の第１の復
号器と、積符号を多数決により復号するｊ方向のｎ個の
第２の復号器とを設け、先ず前記第２の復号器でｉ行
（ｉ＝１）の復号を行い、その結果に対して前記第１の
復号器でｉ行（ｉ＝１）の復号を行い、この復号を行っ
ている間に前記第２の復号器でさらにｊ列（ｊ＝１、
２、…、ｎ）の復号を行い、これをｉ＝ｎになるまで繰
り返すようにした。
【０００６】
【作用】本発明の差集合巡回符号による積符号の復号装
置によれば、積符号を多数決により復号するｉ方向の一
個の第１の復号器と、積符号を多数決により復号するｊ
方向のｎ個の第２の復号器とが設けられたため、先ず前
記第２の復号器でｉ行（ｉ＝１）の復号が行われ、その
結果に対して前記第１の復号器でｉ行（ｉ＝１）の復号
が行われ、この復号が行われている間に前記第２の復号
器でさらにｊ列（ｊ＝１、２、…、ｎ）の復号が行わ
れ、これがｉ＝ｎになるまで繰り返されるようにしたこ
とにより、差集合巡回符号が先頭の１ビット毎に復号で
きるという特徴が生かされ、基本的には行単位の復号に
重点をおくことで、従来はｎ×ｎビットの復号を行う必
要があったがｎビットつまり一符号長分の復号時間で済
むことから、復号処理の高速化が図れると共に、列方向
の復号も同時に行うことでより正確な復号確率の向上が
可能となる。
置によれば、積符号を多数決により復号するｉ方向の一
個の第１の復号器と、積符号を多数決により復号するｊ
方向のｎ個の第２の復号器とが設けられたため、先ず前
記第２の復号器でｉ行（ｉ＝１）の復号が行われ、その
結果に対して前記第１の復号器でｉ行（ｉ＝１）の復号
が行われ、この復号が行われている間に前記第２の復号
器でさらにｊ列（ｊ＝１、２、…、ｎ）の復号が行わ
れ、これがｉ＝ｎになるまで繰り返されるようにしたこ
とにより、差集合巡回符号が先頭の１ビット毎に復号で
きるという特徴が生かされ、基本的には行単位の復号に
重点をおくことで、従来はｎ×ｎビットの復号を行う必
要があったがｎビットつまり一符号長分の復号時間で済
むことから、復号処理の高速化が図れると共に、列方向
の復号も同時に行うことでより正確な復号確率の向上が
可能となる。
【０００７】
【実施例】図１は本発明に係る差集合巡回符号による積
符号の復号の原理を説明する図である。本図に示すよう
に差集合巡回符号の横方向符号をＣ１、縦方向符号をＣ
２として、これらの符号Ｃ１及びＣ２を組み合わせた積
符号において、差集合巡回符号は先頭の１ビットずつ順
番に訂正できるという特徴を生かして、先ず、図（ａ）
に示すように、１行目の斜線部のビットをＣ２によって
復号しそして復号結果は直ぐに出力され、図（ｂ）に示
すように、その結果をＣ１に引き渡し復号する。図
（ｃ）に示すように次に行を変えて図（ａ）、（ｂ）に
示す手順を繰り返す。つまりＣ１の復号にＣ２の訂正結
果が直ぐに用いられるため、訂正の処理速度が向上する
と同時に誤訂正も少なくなる。
符号の復号の原理を説明する図である。本図に示すよう
に差集合巡回符号の横方向符号をＣ１、縦方向符号をＣ
２として、これらの符号Ｃ１及びＣ２を組み合わせた積
符号において、差集合巡回符号は先頭の１ビットずつ順
番に訂正できるという特徴を生かして、先ず、図（ａ）
に示すように、１行目の斜線部のビットをＣ２によって
復号しそして復号結果は直ぐに出力され、図（ｂ）に示
すように、その結果をＣ１に引き渡し復号する。図
（ｃ）に示すように次に行を変えて図（ａ）、（ｂ）に
示す手順を繰り返す。つまりＣ１の復号にＣ２の訂正結
果が直ぐに用いられるため、訂正の処理速度が向上する
と同時に誤訂正も少なくなる。
【０００８】以下本発明の実施例について図面を参照し
て説明する。図２は本発明の実施例に係る差集合巡回符
号による積符号の復号装置を示す図である。本図に示す
差集合巡回符号による積符号の復号装置は、符号長ｎの
差集合巡回符号による積符号（｛Ｗij｝：ｉ、ｊ＝１、
２、…、ｎ）の行成分を復号する一つのＣ１復号器１
と、列成分を復号するｎ個のＣ２復号器２と、前記一つ
のＣ１復号器１により復号される１×ｎ個の符号データ
を読み込むＣ１用データバス３と、前記ｎ個のＣ２復号
器２により復号されるｎ×ｎ個の符号データを読み込む
Ｃ２用データバス４とを含む。
て説明する。図２は本発明の実施例に係る差集合巡回符
号による積符号の復号装置を示す図である。本図に示す
差集合巡回符号による積符号の復号装置は、符号長ｎの
差集合巡回符号による積符号（｛Ｗij｝：ｉ、ｊ＝１、
２、…、ｎ）の行成分を復号する一つのＣ１復号器１
と、列成分を復号するｎ個のＣ２復号器２と、前記一つ
のＣ１復号器１により復号される１×ｎ個の符号データ
を読み込むＣ１用データバス３と、前記ｎ個のＣ２復号
器２により復号されるｎ×ｎ個の符号データを読み込む
Ｃ２用データバス４とを含む。
【０００９】図３は図２の復号装置の動作を説明する図
である。本図（ａ）に示すように、先ずＣ２用データバ
ス４における１行目の符号データが列方向にｎ個のＣ２
復号器２により復号される。次に本図（ｂ）に示すよう
に、ｎ個のＣ２復号器２により復号された１行目の符号
データがＣ１用データバス３に取り込まれ一つのＣ１復
号器１によりさらに復号される。同時にＣ２用データバ
ス４では１ビットシフトし新しい列方向の成分につい
て、一つのＣ１復号器１により復号が行われている間
に、他の符号データはｎ個のＣ２復号器２により列方向
に復号される。一つのＣ１復号器１で復号が終了して訂
正された符号データは出力される。本図（ｃ）に示すよ
うに、Ｃ２用データバス４では復号の終了した１行目の
符号データをｎ個のＣ２復号器２に移し、１ビットシフ
トした新たな符号データがｎ個のＣ２復号器２により復
号される。同時にＣ１用データバス３では移された符号
データは一つのＣ１復号器１により復号される。上記手
順を繰り返し新しい成分すべてに対して復号を行って訂
正を終了する。したがって復号に要する時間は従来の半
分になる。
である。本図（ａ）に示すように、先ずＣ２用データバ
ス４における１行目の符号データが列方向にｎ個のＣ２
復号器２により復号される。次に本図（ｂ）に示すよう
に、ｎ個のＣ２復号器２により復号された１行目の符号
データがＣ１用データバス３に取り込まれ一つのＣ１復
号器１によりさらに復号される。同時にＣ２用データバ
ス４では１ビットシフトし新しい列方向の成分につい
て、一つのＣ１復号器１により復号が行われている間
に、他の符号データはｎ個のＣ２復号器２により列方向
に復号される。一つのＣ１復号器１で復号が終了して訂
正された符号データは出力される。本図（ｃ）に示すよ
うに、Ｃ２用データバス４では復号の終了した１行目の
符号データをｎ個のＣ２復号器２に移し、１ビットシフ
トした新たな符号データがｎ個のＣ２復号器２により復
号される。同時にＣ１用データバス３では移された符号
データは一つのＣ１復号器１により復号される。上記手
順を繰り返し新しい成分すべてに対して復号を行って訂
正を終了する。したがって復号に要する時間は従来の半
分になる。
【００１０】図４は図２の復号装置の具体例を示す図で
ある。本図に示すように、一つのＣ１復号器１及びＣ１
用データバス３とｎ個のＣ２復号器２及びＣ２用データ
バス４との間にスイッチ５が設けられている。さらに入
力データをシリアルからパラレルへ変換するシリアル・
パラレル変換器６と、該シリアル・パラレル変換器６と
ｎ個のＣ２復号器２及びＣ２用データバス４との間にス
イッチ７が設けられている。さらに一つのＣ１復号器１
及びＣ１用データバス３とｎ個のＣ２復号器２及びＣ２
用データバス４、スイッチ５及び７を制御する制御部８
が設けられている。
ある。本図に示すように、一つのＣ１復号器１及びＣ１
用データバス３とｎ個のＣ２復号器２及びＣ２用データ
バス４との間にスイッチ５が設けられている。さらに入
力データをシリアルからパラレルへ変換するシリアル・
パラレル変換器６と、該シリアル・パラレル変換器６と
ｎ個のＣ２復号器２及びＣ２用データバス４との間にス
イッチ７が設けられている。さらに一つのＣ１復号器１
及びＣ１用データバス３とｎ個のＣ２復号器２及びＣ２
用データバス４、スイッチ５及び７を制御する制御部８
が設けられている。
【００１１】図５は図４のＣ１復号器１、Ｃ１用データ
バス、各Ｃ２復号器、各Ｃ２用データバスの構成を示す
図である。本図に示すように、Ｃ１用データバス３、Ｃ
２用データバス４はそれぞれｎ個の１ビット遅延フリッ
プフロップからなる。一つのＣ１復号器１及びｎ個のＣ
２復号器２は前記ｎ個の１ビット遅延フリップフロップ
からの符号から先頭ビットに対し直交するパリティ検査
和をとるパリティ検査和手段１１と、該パリティ検査和
手段１１からのパリティ検査和の実数としての和をしき
い値と比較し、多数決により訂正を可能にするための多
数決回路１２と、ｎ個の１ビット遅延フリップフロップ
の出力を入力にフィードバックし、前記多数決回路１２
に加算して出力する加算器１３とを含む。ここにパリテ
ィ検査和手段１１、多数決回路１２自体は周知のもので
あるので詳細説明を省略する。
バス、各Ｃ２復号器、各Ｃ２用データバスの構成を示す
図である。本図に示すように、Ｃ１用データバス３、Ｃ
２用データバス４はそれぞれｎ個の１ビット遅延フリッ
プフロップからなる。一つのＣ１復号器１及びｎ個のＣ
２復号器２は前記ｎ個の１ビット遅延フリップフロップ
からの符号から先頭ビットに対し直交するパリティ検査
和をとるパリティ検査和手段１１と、該パリティ検査和
手段１１からのパリティ検査和の実数としての和をしき
い値と比較し、多数決により訂正を可能にするための多
数決回路１２と、ｎ個の１ビット遅延フリップフロップ
の出力を入力にフィードバックし、前記多数決回路１２
に加算して出力する加算器１３とを含む。ここにパリテ
ィ検査和手段１１、多数決回路１２自体は周知のもので
あるので詳細説明を省略する。
【００１２】図６、図７は図４の制御部による復号装置
の動作を説明する図（その１及び２）である。本図に示
すように、制御部８によりスイッチ５がＯＦＦ、スイッ
チ７がＯＮになり、シリアル・パラレル変換器６では符
号長（以下ｎ）分のデータがホールドされる。その後ｎ
個のＣ２用データバス４にデータが送られる。この動作
が全ビットロードするまで続けられる。次に制御部８に
よりスイッチ７がＯＦＦになり、１ビットシフトの指示
が制御部８の端子Ｂから出力され、ｎ個のＣ２復号器２
では１ビットの訂正が行われる。この後制御部８により
スイッチ５がＯＮとなり、この訂正データはＣ１用デー
タバス３に送られる。制御部８により記憶装置５がＯＦ
Ｆにになり、制御部８の端子Ａから全ビット訂正（ｎ回
巡回）の指示が出される。このときｎ個のＣ２復号器２
に対しては制御部８の端子Ｂから全ビット訂正（ｎビッ
ト訂正（ｎ回巡回）の指示が出される。この訂正動作後
Ｃ１復号器１のデータが出力され、１行目の複合が終了
する。次に制御部８の端子Ｂから１ビットシフトの指示
が制御部８の端子から出力され、２行目の復号に備え
る。この一連の動作により、積符号の復号が終了する。
の動作を説明する図（その１及び２）である。本図に示
すように、制御部８によりスイッチ５がＯＦＦ、スイッ
チ７がＯＮになり、シリアル・パラレル変換器６では符
号長（以下ｎ）分のデータがホールドされる。その後ｎ
個のＣ２用データバス４にデータが送られる。この動作
が全ビットロードするまで続けられる。次に制御部８に
よりスイッチ７がＯＦＦになり、１ビットシフトの指示
が制御部８の端子Ｂから出力され、ｎ個のＣ２復号器２
では１ビットの訂正が行われる。この後制御部８により
スイッチ５がＯＮとなり、この訂正データはＣ１用デー
タバス３に送られる。制御部８により記憶装置５がＯＦ
Ｆにになり、制御部８の端子Ａから全ビット訂正（ｎ回
巡回）の指示が出される。このときｎ個のＣ２復号器２
に対しては制御部８の端子Ｂから全ビット訂正（ｎビッ
ト訂正（ｎ回巡回）の指示が出される。この訂正動作後
Ｃ１復号器１のデータが出力され、１行目の複合が終了
する。次に制御部８の端子Ｂから１ビットシフトの指示
が制御部８の端子から出力され、２行目の復号に備え
る。この一連の動作により、積符号の復号が終了する。
【００１３】
【発明の効果】以上説明したように本発明によれば、差
集合巡回符号が先頭の１ビット毎に復号できるという特
徴を生かし、基本的には行単位の復号に重点をおくこと
で復号処理の高速化を図ると共に、列方向の復号も同時
に行うことでより正確な復号確率の向上を可能とする。
集合巡回符号が先頭の１ビット毎に復号できるという特
徴を生かし、基本的には行単位の復号に重点をおくこと
で復号処理の高速化を図ると共に、列方向の復号も同時
に行うことでより正確な復号確率の向上を可能とする。
【図１】本発明に係る差集合巡回符号による積符号の復
号の原理を説明する図である。
号の原理を説明する図である。
【図２】本発明の実施例に係る差集合巡回符号による積
符号の復号装置を示す図である。
符号の復号装置を示す図である。
【図３】図２の復号装置の動作を説明する図である。
【図４】図２の復号装置の具体例を説明する図である。
【図５】図４のＣ１復号器、Ｃ１用データバス、各Ｃ２
復号器。各Ｃ２用データバスの構成を示す図である。
復号器。各Ｃ２用データバスの構成を示す図である。
【図６】図４の制御部による復号装置の動作を説明する
図（その１）である。
図（その１）である。
【図７】図４の制御部による復号装置の動作を説明する
図（その２）である。
図（その２）である。
【図８】従来の積符号の構成を説明する図である。
１…一つのＣ１復号器 ２…ｎ個のＣ２復号器 ３…Ｃ１用データバス ４…Ｃ２用データバス ５、７…スイッチ ６…シリアル・パラレル変換器 ８…制御部
Claims (1)
- 【請求項１】 符号長ｎの差集合巡回符号による積符号
（｛Ｗij｝：ｉ、ｊ＝１、２、…、ｎ）の復号装置であ
って、 前記積符号を多数決により復号するｉ方向の一個の復号
器（１）と、 前記積符号を多数決により復号するｊ方向のｎ個の復号
器（２）とを備え、 先ず前記復号器（２）でｉ行（ｉ＝１）の復号を行い、
その結果について前記復号器（１）でｉ行（ｉ＝１）の
復号を行い、この復号を行っている間に前記復号器
（２）でさらにｊ列（ｊ＝１、２、…、ｎ）の復号を行
い、これをｉ＝ｎになるまで繰り返すことを特徴とする
差集合巡回符号による積符号の復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26375892A JPH06120843A (ja) | 1992-10-01 | 1992-10-01 | 差集合巡回符号による積符号の復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26375892A JPH06120843A (ja) | 1992-10-01 | 1992-10-01 | 差集合巡回符号による積符号の復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120843A true JPH06120843A (ja) | 1994-04-28 |
Family
ID=17393877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26375892A Withdrawn JPH06120843A (ja) | 1992-10-01 | 1992-10-01 | 差集合巡回符号による積符号の復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2720528A1 (fr) * | 1994-05-25 | 1995-12-01 | Sanyo Electric Co | Décodeur de correction d'erreur. |
-
1992
- 1992-10-01 JP JP26375892A patent/JPH06120843A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2720528A1 (fr) * | 1994-05-25 | 1995-12-01 | Sanyo Electric Co | Décodeur de correction d'erreur. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4539684A (en) | Automatic frame synchronization recovery utilizing a sequential decoder | |
| EP0278383B1 (en) | Error correction method using reed-solomon code | |
| AU669746B2 (en) | Method and device for detection and correction of errors in ATM cell headers | |
| US5748652A (en) | Apparatus for detecting and correcting cyclic redundancy check errors | |
| US4217660A (en) | Method and apparatus for the coding and decoding of digital data | |
| JPS632370B2 (ja) | ||
| US4476458A (en) | Dual threshold decoder for convolutional self-orthogonal codes | |
| US4532638A (en) | Method and apparatus for the exponentiation of large binary numbers in a residue class modulo N, particularly for encoding and decoding digitally-represented messages | |
| JPH10508988A (ja) | Ｃｒｃ／ｅｄｃチェッカシステム | |
| JP3259725B2 (ja) | ビタビ復号装置 | |
| US5408476A (en) | One bit error correction method having actual data reproduction function | |
| JPH1013386A (ja) | フレーム構成のデジタル信号のデータ誤り訂正方法及び それに利用する装置 | |
| JPH06120843A (ja) | 差集合巡回符号による積符号の復号装置 | |
| US5715258A (en) | Error detection code processing device | |
| US6496602B2 (en) | Sorting device of variable-length code | |
| JPH10200417A (ja) | デジタル復号装置 | |
| JPH0628343B2 (ja) | 積符号の復号方法 | |
| RU2037271C1 (ru) | Устройство для коррекции ошибок | |
| JPH07162319A (ja) | 誤り訂正回路 | |
| JPS61232726A (ja) | 誤り訂正装置 | |
| JP3245622B2 (ja) | パターン比較方法 | |
| SU1108618A1 (ru) | Способ декодировани нелинейного кода и устройство дл его осуществлени | |
| JP2649059B2 (ja) | 重畳符号の復号装置 | |
| SU890397A1 (ru) | Мажоритарный декодер | |
| JPH0683853A (ja) | マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |