JPH10200417A - デジタル復号装置 - Google Patents
デジタル復号装置Info
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- JPH10200417A JPH10200417A JP1307897A JP1307897A JPH10200417A JP H10200417 A JPH10200417 A JP H10200417A JP 1307897 A JP1307897 A JP 1307897A JP 1307897 A JP1307897 A JP 1307897A JP H10200417 A JPH10200417 A JP H10200417A
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Abstract
(57)【要約】
【課題】 シフトレジスタを用いてデ・インターリブを
行うと同時に並列入力全零型のＣＲＣ演算回路を用いて
ＣＲＣ演算を行うことにより、デジタル復号装置の小型
化及び復号処理の高速化を図る。 【解決手段】 シフトレジスタ１には受信データが順次
取り込まれ、その全段にデータが保持されるとビット検
出部２がＣ１ｑビットを検出するので、信号処理部３が
動作を開始する。信号処理部３は前記シフトレジスタ１
の最終段からｎビット毎に置かれたビットを取り出し、
この処理を順次を繰り返して最終的に１フレームのデ・
インターリブが施される。信号処理部３は前記１フレー
ムを処理して最終的に基本データ１フレームを得る。こ
の基本データは復号データ保持部４に記憶される一方、
並列入力全零型のＣＲＣ演算部５にも入力され演算を施
すことによって、復号した情報データに誤りがあるか否
かを高速に判定する。
行うと同時に並列入力全零型のＣＲＣ演算回路を用いて
ＣＲＣ演算を行うことにより、デジタル復号装置の小型
化及び復号処理の高速化を図る。 【解決手段】 シフトレジスタ１には受信データが順次
取り込まれ、その全段にデータが保持されるとビット検
出部２がＣ１ｑビットを検出するので、信号処理部３が
動作を開始する。信号処理部３は前記シフトレジスタ１
の最終段からｎビット毎に置かれたビットを取り出し、
この処理を順次を繰り返して最終的に１フレームのデ・
インターリブが施される。信号処理部３は前記１フレー
ムを処理して最終的に基本データ１フレームを得る。こ
の基本データは復号データ保持部４に記憶される一方、
並列入力全零型のＣＲＣ演算部５にも入力され演算を施
すことによって、復号した情報データに誤りがあるか否
かを高速に判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル通信、殊
にデジタル無線やコンピュータ通信において、ビットイ
ンターリブ、ＦＥＣ（フォワードエラーコレクション）
が施された送信データを複号するためのデジタル復号装
置に関する。
にデジタル無線やコンピュータ通信において、ビットイ
ンターリブ、ＦＥＣ（フォワードエラーコレクション）
が施された送信データを複号するためのデジタル復号装
置に関する。
【０００２】
【従来技術】バースト的なデータ誤りが発生するデジタ
ル通信においては、通信路において発生するバースト誤
りを検出し訂正するために、次のようなデータ符号化方
式が用いられている。
ル通信においては、通信路において発生するバースト誤
りを検出し訂正するために、次のようなデータ符号化方
式が用いられている。
【０００３】図３は前記データ符号化方式を説明するた
めの図であって、音声等の送信すべき情報データにＣＲ
Ｃビット等の誤り検出符号が付加された基本データ(a)
は、所定のビット数（ｍビット）からなる情報ブロック
(b)に分割（ｎ分割）される。そして(c)に示すように前
記各情報ブロックにはその誤り検出符号Ｃ11〜Ｃnqが付
加された後、インターリブが施される。インターリブに
よって(c)に示すように各情報ブロックを行列化し、各
情報ブロックの先頭ビットから列方向に順に取り出し配
列することにより、符号化データ(d)を得る。このよう
に符号化されたデータは、各情報ブロックのデータビッ
トが分散配置されているので、バースト的な誤りが発生
しても復号時に正しいデータを再生することができる。
めの図であって、音声等の送信すべき情報データにＣＲ
Ｃビット等の誤り検出符号が付加された基本データ(a)
は、所定のビット数（ｍビット）からなる情報ブロック
(b)に分割（ｎ分割）される。そして(c)に示すように前
記各情報ブロックにはその誤り検出符号Ｃ11〜Ｃnqが付
加された後、インターリブが施される。インターリブに
よって(c)に示すように各情報ブロックを行列化し、各
情報ブロックの先頭ビットから列方向に順に取り出し配
列することにより、符号化データ(d)を得る。このよう
に符号化されたデータは、各情報ブロックのデータビッ
トが分散配置されているので、バースト的な誤りが発生
しても復号時に正しいデータを再生することができる。
【０００４】一方、上述のような符号化方式によって生
成された符号化データを復号するための装置としては、
従来図４に示すようなデジタル復号装置が用いられてい
る。同図において、選択回路６は入力した前記符号化デ
ータを１ビット毎に決められた出力端に振り分けて出力
することにより、前記インターリブと逆のデータ処理
（デ・インターリブ）を行う。該選択回路６の各出力端
と接続したメモリ７１〜７ｎは、前記振り分けられたデ
ータをｍ＋ｑビット分保持する機能を有する。
成された符号化データを復号するための装置としては、
従来図４に示すようなデジタル復号装置が用いられてい
る。同図において、選択回路６は入力した前記符号化デ
ータを１ビット毎に決められた出力端に振り分けて出力
することにより、前記インターリブと逆のデータ処理
（デ・インターリブ）を行う。該選択回路６の各出力端
と接続したメモリ７１〜７ｎは、前記振り分けられたデ
ータをｍ＋ｑビット分保持する機能を有する。
【０００５】そして信号処理部は、シンドローム計算部
８ａ、誤り語推定部８ｂ、誤り訂正部８ｃからなり、前
記メモリ７１〜７ｎに保持された各情報ブロックの誤り
語をその誤り検出符号に基づいて訂正するものである。
即ちシンドローム計算部８ａは、前記メモリ７１〜７ｎ
の出力端とスイッチング回路９を介して接続し、メモリ
７１〜７ｎに保持されたデータのシンドローム計算を行
う（シンドローム計算の詳細については今井秀樹著「符
号理論」／電子情報通信学会／を参照）。また誤り語推
定部８ｂは、前記シンドローム計算部８ａの出力端に接
続し、得られたシンドロームを用いて前記データ内の誤
り語を推定する。また誤り訂正部８ｃは、前記誤り語推
定部８ｂの出力端に接続し、推定された誤り語を基に前
記データの誤り訂正を行う。
８ａ、誤り語推定部８ｂ、誤り訂正部８ｃからなり、前
記メモリ７１〜７ｎに保持された各情報ブロックの誤り
語をその誤り検出符号に基づいて訂正するものである。
即ちシンドローム計算部８ａは、前記メモリ７１〜７ｎ
の出力端とスイッチング回路９を介して接続し、メモリ
７１〜７ｎに保持されたデータのシンドローム計算を行
う（シンドローム計算の詳細については今井秀樹著「符
号理論」／電子情報通信学会／を参照）。また誤り語推
定部８ｂは、前記シンドローム計算部８ａの出力端に接
続し、得られたシンドロームを用いて前記データ内の誤
り語を推定する。また誤り訂正部８ｃは、前記誤り語推
定部８ｂの出力端に接続し、推定された誤り語を基に前
記データの誤り訂正を行う。
【０００６】さらにシフトレジスタ１０は誤り訂正部８
ｃの出力端に接続し、得られた復号データを順次記憶す
る。またＣＲＣ演算部１１も前記誤り訂正部８ｃの出力
端とスイッチを介して接続し、前記復号データのＣＲＣ
演算を行う。そして比較部１２は、誤り訂正部８ｃ及び
ＣＲＣ演算部１１の出力端に接続し、両出力を比較して
データの一致、不一致を判定する。
ｃの出力端に接続し、得られた復号データを順次記憶す
る。またＣＲＣ演算部１１も前記誤り訂正部８ｃの出力
端とスイッチを介して接続し、前記復号データのＣＲＣ
演算を行う。そして比較部１２は、誤り訂正部８ｃ及び
ＣＲＣ演算部１１の出力端に接続し、両出力を比較して
データの一致、不一致を判定する。
【０００７】上述した構成において、入力データは選択
回路６によりデ・インターリブが施されて前記メモリ７
１〜７ｎには図３(c)に示した各情報ブロック及びその
誤り訂正符号からなるデータが順次記憶される。次に、
前記メモリ７１〜７１ｎに記憶されているデータを１ビ
ットづつ順次取り出す為にスイッチング回路９を切り替
え、図３(b)に示した各情報ブロック及びこれに後続す
る誤り訂正符号列が順次得られる。そしてこれらの得ら
れたデータに対してシンドローム計算を行うことにより
シンドロームが生成される。誤り語推定部８ｂは前記シ
ンドロームを用いて誤り語を推定し、誤り訂正部８ｃは
前記誤り語の推定結果を基に誤り訂正を行うから、その
出力としては図３(a)に示した基本データが得られる。
基本データはシフトレジスタに順次保持され、またＣＲ
Ｃ演算部は基本データから図３(a)に示す情報データの
みを入力するようにスイッチを制御し、情報データのＣ
ＲＣビットを生成する。そしてこの情報データから生成
したＣＲＣビットと情報データに後続するＣＲＣビット
とを１ビット毎に順次比較し、全ビットが等しい場合は
０、異なった場合は１を出力することによって、情報デ
ータの誤りの有無を判定する。
回路６によりデ・インターリブが施されて前記メモリ７
１〜７ｎには図３(c)に示した各情報ブロック及びその
誤り訂正符号からなるデータが順次記憶される。次に、
前記メモリ７１〜７１ｎに記憶されているデータを１ビ
ットづつ順次取り出す為にスイッチング回路９を切り替
え、図３(b)に示した各情報ブロック及びこれに後続す
る誤り訂正符号列が順次得られる。そしてこれらの得ら
れたデータに対してシンドローム計算を行うことにより
シンドロームが生成される。誤り語推定部８ｂは前記シ
ンドロームを用いて誤り語を推定し、誤り訂正部８ｃは
前記誤り語の推定結果を基に誤り訂正を行うから、その
出力としては図３(a)に示した基本データが得られる。
基本データはシフトレジスタに順次保持され、またＣＲ
Ｃ演算部は基本データから図３(a)に示す情報データの
みを入力するようにスイッチを制御し、情報データのＣ
ＲＣビットを生成する。そしてこの情報データから生成
したＣＲＣビットと情報データに後続するＣＲＣビット
とを１ビット毎に順次比較し、全ビットが等しい場合は
０、異なった場合は１を出力することによって、情報デ
ータの誤りの有無を判定する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たようなデジタル復号装置は次のような問題を有する。
まず上記デジタル復号装置は１フレーム分のデータ（ｍ
＋ｑ）×ｎビットを記憶するメモリを必要とし、該メモ
リは比較的大きい部品であるため装置の大型化を招くと
いう問題を有する。またデ・インターリブを施す場合に
は、前記メモリ７１〜７ｎにデータを振り分けるために
選択回路６がビットの入力を制御し、また前記メモリ７
１〜７ｎの各々に記憶されたビット列を信号処理部に取
り込むためスイッチング回路９がビット列の入力を制御
するため、各部のデータ処理に高精度が要求され装置の
構成が複雑化するという問題を有する。またシンドロー
ム計算、誤り語推定、誤り訂正及びＣＲＣ演算の各処理
において、各部を動作させるために多くのクロック信号
が必要であった。例えば、誤り検出符号を計算する場
合、前記基本データ長のビット数分のクロックが必要で
あった。また前記信号処理部以降の処理はバースト誤り
訂正符号１フレームを受信した後に開始されるため、情
報データが復号されるまでに時間がかかるという問題が
あった。
たようなデジタル復号装置は次のような問題を有する。
まず上記デジタル復号装置は１フレーム分のデータ（ｍ
＋ｑ）×ｎビットを記憶するメモリを必要とし、該メモ
リは比較的大きい部品であるため装置の大型化を招くと
いう問題を有する。またデ・インターリブを施す場合に
は、前記メモリ７１〜７ｎにデータを振り分けるために
選択回路６がビットの入力を制御し、また前記メモリ７
１〜７ｎの各々に記憶されたビット列を信号処理部に取
り込むためスイッチング回路９がビット列の入力を制御
するため、各部のデータ処理に高精度が要求され装置の
構成が複雑化するという問題を有する。またシンドロー
ム計算、誤り語推定、誤り訂正及びＣＲＣ演算の各処理
において、各部を動作させるために多くのクロック信号
が必要であった。例えば、誤り検出符号を計算する場
合、前記基本データ長のビット数分のクロックが必要で
あった。また前記信号処理部以降の処理はバースト誤り
訂正符号１フレームを受信した後に開始されるため、情
報データが復号されるまでに時間がかかるという問題が
あった。
【０００９】
【課題を解決するための手段】本発明は上記諸問題を解
決するためになされたものであって、デジタル復号装置
の小型化及び復号処理の高速化を図るものである。即ち
本発明は、情報データとその誤り検出符号からなるｍ×
ｎビットの基本データ１フレームをｍビットの情報ブロ
ックに分割し、各情報ブロックに対して誤り検出符号ｑ
ビットを付加し、更に前記誤り検出符号を付加した各情
報ブロックの先頭ビットから順に取り出し配列して得る
符号化データを複号化するためのデジタル復号装置であ
って、前記符号化データを順次入力して記憶する（ｎ×
ｍ＋ｎ×（ｑ−１））段のシフトレジスタと、前記符号
化データの１フレームの先頭から（ｎ×ｍ＋ｎ×（ｑ−
１）＋１）ビット目に存在するビットデータを検出する
ビット検出部と、該ビット検出部からのパルス入力時に
動作を開始し前記シフトレジスタの最後段からｎビット
毎にデータを取り出してシンドローム計算、誤り語推定
及び誤り訂正を行う信号処理部と、該信号処理部からの
データをｍビット並列入力する全零型ＣＲＣ演算部とを
備えたことを特徴とする。
決するためになされたものであって、デジタル復号装置
の小型化及び復号処理の高速化を図るものである。即ち
本発明は、情報データとその誤り検出符号からなるｍ×
ｎビットの基本データ１フレームをｍビットの情報ブロ
ックに分割し、各情報ブロックに対して誤り検出符号ｑ
ビットを付加し、更に前記誤り検出符号を付加した各情
報ブロックの先頭ビットから順に取り出し配列して得る
符号化データを複号化するためのデジタル復号装置であ
って、前記符号化データを順次入力して記憶する（ｎ×
ｍ＋ｎ×（ｑ−１））段のシフトレジスタと、前記符号
化データの１フレームの先頭から（ｎ×ｍ＋ｎ×（ｑ−
１）＋１）ビット目に存在するビットデータを検出する
ビット検出部と、該ビット検出部からのパルス入力時に
動作を開始し前記シフトレジスタの最後段からｎビット
毎にデータを取り出してシンドローム計算、誤り語推定
及び誤り訂正を行う信号処理部と、該信号処理部からの
データをｍビット並列入力する全零型ＣＲＣ演算部とを
備えたことを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明を図面に示した実施
形態に基づいて詳細に説明する。図１は本発明に係るデ
ジタル復号装置の構成の一形態を示すブロック図、また
図２は前記デジタル復号装置における復号方法を示す説
明図である。図１において、シフトレジスタ１は（ｎ＊
ｍ＋ｎ＊（ｑ−１））段を有し、（ｎ＊ｍ＋ｎ＊（ｑ−
１））ビット分の受信データを記憶する。またビット検
出部２も受信データ入力端から前記受信データを入力
し、１フレームの先頭から（（ｎ＊ｍ）＋（ｎ＊（ｑ−
１）＋１））ビット目に存在するＣ１ｑビットを検出
し、後述する信号処理部３へ動作開始を通知するもので
ある。
形態に基づいて詳細に説明する。図１は本発明に係るデ
ジタル復号装置の構成の一形態を示すブロック図、また
図２は前記デジタル復号装置における復号方法を示す説
明図である。図１において、シフトレジスタ１は（ｎ＊
ｍ＋ｎ＊（ｑ−１））段を有し、（ｎ＊ｍ＋ｎ＊（ｑ−
１））ビット分の受信データを記憶する。またビット検
出部２も受信データ入力端から前記受信データを入力
し、１フレームの先頭から（（ｎ＊ｍ）＋（ｎ＊（ｑ−
１）＋１））ビット目に存在するＣ１ｑビットを検出
し、後述する信号処理部３へ動作開始を通知するもので
ある。
【００１１】信号処理部３は、シンドローム計算部３
ａ、誤り語推定部３ｂ、誤り訂正部３ｃからなり、シン
ドローム計算部３ａはシフトレジスタ１の最後段からｎ
ビット毎に設けられたｍ＋（ｑ−１）本の出力端に接続
し、入力されたデータによりシンドローム計算を行う。
誤り語推定部３ｂはシンドローム計算部３ａの出力端に
接続し、得られたシンドロームを用いてデータの誤り語
の推定を行い、その推定結果を次段の誤り訂正部３ｃに
出力する。誤り訂正部３ｃは、誤り語推定部３ｂの出力
端に接続し、推定された誤り語から受信データの誤り訂
正を行う。更に前記誤り訂正部３ｃの出力端にｍビット
並列接続する復号データ保持部４は、ｍビットのデータ
を一括して記憶する。またＣＲＣ演算部５はＣＲＣ演算
論理回路５ａ、複数のラッチ回路５ｂ及び全零検出部５
ｃからなり、該ＣＲＣ演算論理回路５ａは誤り訂正部３
ｃの出力端にｍビット並列接続し、誤り訂正部３ｃから
入力したデータにＣＲＣ演算を行って、ラッチ１０にそ
の結果を保持する。全零検出部５ｃは前記ラッチ回路５
ｂの出力端に接続し、各々のラッチ回路５ｂに保持され
たデータが全て零であるか否かを判定する。
ａ、誤り語推定部３ｂ、誤り訂正部３ｃからなり、シン
ドローム計算部３ａはシフトレジスタ１の最後段からｎ
ビット毎に設けられたｍ＋（ｑ−１）本の出力端に接続
し、入力されたデータによりシンドローム計算を行う。
誤り語推定部３ｂはシンドローム計算部３ａの出力端に
接続し、得られたシンドロームを用いてデータの誤り語
の推定を行い、その推定結果を次段の誤り訂正部３ｃに
出力する。誤り訂正部３ｃは、誤り語推定部３ｂの出力
端に接続し、推定された誤り語から受信データの誤り訂
正を行う。更に前記誤り訂正部３ｃの出力端にｍビット
並列接続する復号データ保持部４は、ｍビットのデータ
を一括して記憶する。またＣＲＣ演算部５はＣＲＣ演算
論理回路５ａ、複数のラッチ回路５ｂ及び全零検出部５
ｃからなり、該ＣＲＣ演算論理回路５ａは誤り訂正部３
ｃの出力端にｍビット並列接続し、誤り訂正部３ｃから
入力したデータにＣＲＣ演算を行って、ラッチ１０にそ
の結果を保持する。全零検出部５ｃは前記ラッチ回路５
ｂの出力端に接続し、各々のラッチ回路５ｂに保持され
たデータが全て零であるか否かを判定する。
【００１２】以上のように構成するデジタル復号装置は
次のように動作する。シフトレジスタ１には図３(d)に
示した受信データが順次取り込まれ、該シフトレジスタ
１の全段にデータが保持されるとビット検出部２がＣ１
ｑビットを検出するので、信号処理部３が動作を開始す
る。そして、信号処理部３は前記シフトレジスタ１の最
終段からｎビット毎に置かれたビットを取り出して、図
３(c)に示すデータを得る。また次のビットが入力さ
れてると、シフトレジスタ１内のデータが１ビットシフ
トして図３(c)に示すデータを得る。順次ビット入力
を繰り返して、１フレームの最終ビットＣｑｎを入力し
たとき図３(c)ｎに示すデータが得られて、最終的に１
フレームのデ・インターリブが施される。
次のように動作する。シフトレジスタ１には図３(d)に
示した受信データが順次取り込まれ、該シフトレジスタ
１の全段にデータが保持されるとビット検出部２がＣ１
ｑビットを検出するので、信号処理部３が動作を開始す
る。そして、信号処理部３は前記シフトレジスタ１の最
終段からｎビット毎に置かれたビットを取り出して、図
３(c)に示すデータを得る。また次のビットが入力さ
れてると、シフトレジスタ１内のデータが１ビットシフ
トして図３(c)に示すデータを得る。順次ビット入力
を繰り返して、１フレームの最終ビットＣｑｎを入力し
たとき図３(c)ｎに示すデータが得られて、最終的に１
フレームのデ・インターリブが施される。
【００１３】そして信号処理部３は、前記図３(c)に
示すデータを入力したとき、シンドローム計算部３ａに
てシンドローム計算を行い、誤り語推定部３ｂにてシン
ドローム計算処理後のデータより誤り語の推定を行な
い、その結果から誤り訂正部３ｃは受信データの誤り訂
正を行って図３(b)に示す分割された基本データA11〜
A1mを得る。続いて図３(c)に示すデータを入力したと
きにも上記信号処理を行って、図３(b)に示す情報ブ
ロックA21〜A2mを得る。同様にして上記信号処理を繰り
返すことにより、最終的に、図３(a)に示す基本データ
１フレームを得る。
示すデータを入力したとき、シンドローム計算部３ａに
てシンドローム計算を行い、誤り語推定部３ｂにてシン
ドローム計算処理後のデータより誤り語の推定を行な
い、その結果から誤り訂正部３ｃは受信データの誤り訂
正を行って図３(b)に示す分割された基本データA11〜
A1mを得る。続いて図３(c)に示すデータを入力したと
きにも上記信号処理を行って、図３(b)に示す情報ブ
ロックA21〜A2mを得る。同様にして上記信号処理を繰り
返すことにより、最終的に、図３(a)に示す基本データ
１フレームを得る。
【００１４】更に前記基本データ１フレームは復号デー
タ保持部４に記憶される一方、ＣＲＣ演算部５にも入力
し、前記基本データにＣＲＣ演算を施すことによって、
復号した情報データに誤りがあるか否かを判定する。即
ち、ＣＲＣ演算論理回路５ａは図３(b)に示す情報ブ
ロックA11〜A1mに対してＣＲＣ演算を行ってその剰余を
ラッチ回路５ｂに保持し、以降入力される情報ブロック
A21〜A2m乃至An1〜Anmに対しては前記剰余と共にＣＲＣ
演算を行い、ｎ番目の情報ブロックAn1〜Anmに対する演
算結果（剰余）がラッチ回路５ｂに保持される。そして
零検出部５ｃはラッチ回路５ｂのデータを取り出し、前
記剰余が”０”のときは復号した情報データは誤り無し
と判定し、”０”以外のときは復号した情報データは誤
りであると判定する。ＣＲＣ演算部５は並列入力全零型
のＣＲＣ演算回路であるから、情報データと誤り検出符
号とを区切る必要が無く、しかもｍビット毎にＣＲＣ演
算を行っていくため誤り検出結果を求める時間が早く、
上記高速なデ・インターリブ処理を生かすことができ
る。
タ保持部４に記憶される一方、ＣＲＣ演算部５にも入力
し、前記基本データにＣＲＣ演算を施すことによって、
復号した情報データに誤りがあるか否かを判定する。即
ち、ＣＲＣ演算論理回路５ａは図３(b)に示す情報ブ
ロックA11〜A1mに対してＣＲＣ演算を行ってその剰余を
ラッチ回路５ｂに保持し、以降入力される情報ブロック
A21〜A2m乃至An1〜Anmに対しては前記剰余と共にＣＲＣ
演算を行い、ｎ番目の情報ブロックAn1〜Anmに対する演
算結果（剰余）がラッチ回路５ｂに保持される。そして
零検出部５ｃはラッチ回路５ｂのデータを取り出し、前
記剰余が”０”のときは復号した情報データは誤り無し
と判定し、”０”以外のときは復号した情報データは誤
りであると判定する。ＣＲＣ演算部５は並列入力全零型
のＣＲＣ演算回路であるから、情報データと誤り検出符
号とを区切る必要が無く、しかもｍビット毎にＣＲＣ演
算を行っていくため誤り検出結果を求める時間が早く、
上記高速なデ・インターリブ処理を生かすことができ
る。
【００１５】
【発明の効果】本発明は以上説明したように、シフトレ
ジスタを用いてデ・インターリブを行うので処理を高速
化すると同時に回路規模を縮小し、また並列入力全零型
のＣＲＣ演算回路を用いてＣＲＣ演算を行うことにより
処理を高速化し、デジタル復号装置全体としての処理の
高速化、回路規模の縮小化に寄与するものである。
ジスタを用いてデ・インターリブを行うので処理を高速
化すると同時に回路規模を縮小し、また並列入力全零型
のＣＲＣ演算回路を用いてＣＲＣ演算を行うことにより
処理を高速化し、デジタル復号装置全体としての処理の
高速化、回路規模の縮小化に寄与するものである。
【図１】本発明に係るデジタル復号装置の構成を示すブ
ロック図。
ロック図。
【図２】本発明に係るデジタル複合装置の複合方法を説
明するための図。
明するための図。
【図３】本発明に係るデータ符号化方式を説明するため
の図。
の図。
【図４】従来のデジタル復号装置の構成を示すブロック
図。
図。
１・・・シフトレジスタ ２・・・ビット検出部 ３、８・・・信号処理部 ３ａ、８ａ・・・シンドローム計算部 ３ｂ、８ｂ・・・誤り語推定部 ３ｃ、８ｃ・・・誤り訂正部 ４・・・復号データ保持部 ５・・・ＣＲＣ演算部 ５ａ・・・ＣＲＣ演算回路部 ５ｂ・・・ラッチ回路 ５ｃ・・・全零検出部 ６・・・選択回路 ７・・・メモリ ９・・・スイッチング回路 １０・・・シフトレジスタ １１・・・ＣＲＣ演算部 １２・・・比較部
Claims (1)
- 【請求項１】 情報データとその誤り検出符号からなる
ｍ×ｎビットの基本データ１フレームをｍビットの情報
ブロックに分割し、各情報ブロックに対してその誤り検
出符号ｑビットを付加してｍ＋ｑビットからなる情報ブ
ロックを構成し、該各情報ブロックにインターリブを施
して得る符号化データを複号化するためのデジタル復号
装置であって、 前記符号化データを順次入力して記憶する（ｎ×ｍ＋ｎ
×（ｑ−１））段のシフトレジスタと、前記符号化デー
タの１フレームの先頭から（ｎ×ｍ＋ｎ×（ｑ−１）＋
１）ビット目に存在するビットデータを検出するビット
検出部と、該ビット検出部からのパルス入力時に動作を
開始し前記シフトレジスタの最後段からｎビット毎にデ
ータを取り出してシンドローム計算、誤り語推定及び誤
り訂正を行う信号処理部と、該信号処理部からのデータ
をｍビット並列入力する全零型ＣＲＣ演算部とを備えた
ことを特徴とするデジタル復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307897A JPH10200417A (ja) | 1997-01-08 | 1997-01-08 | デジタル復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307897A JPH10200417A (ja) | 1997-01-08 | 1997-01-08 | デジタル復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200417A true JPH10200417A (ja) | 1998-07-31 |
Family
ID=11823139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307897A Pending JPH10200417A (ja) | 1997-01-08 | 1997-01-08 | デジタル復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10200417A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001037432A1 (fr) * | 1999-11-15 | 2001-05-25 | Mitsubishi Denki Kabushiki Kaisha | Dispositif et procede de traitement des erreurs, utilisant un code cyclique |
| US7899135B2 (en) | 2005-05-11 | 2011-03-01 | Freescale Semiconductor, Inc. | Digital decoder and applications thereof |
-
1997
- 1997-01-08 JP JP1307897A patent/JPH10200417A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001037432A1 (fr) * | 1999-11-15 | 2001-05-25 | Mitsubishi Denki Kabushiki Kaisha | Dispositif et procede de traitement des erreurs, utilisant un code cyclique |
| US6516439B2 (en) | 1999-11-15 | 2003-02-04 | Mitsubishi Denki Kabushiki Kaisha | Error control apparatus and method using cyclic code |
| US7899135B2 (en) | 2005-05-11 | 2011-03-01 | Freescale Semiconductor, Inc. | Digital decoder and applications thereof |
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