JPH10336157A - 受信データ処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 受信データ処理回路の全体構成を簡易、小型
なものとする。受信データのデインターリーブ処理及び
誤り検出訂正処理に要する時間をごく短いものとする。 【解決手段】 デインターリーブ手段は、デインターリ
ーブ処理後の全ビットがそろったワードのデータを、次
のブロックのデインターリーブ処理に影響を与えないタ
イミングで出力する。誤り検出訂正手段、ワードデータ
保持手段、及び、訂正実行手段が、デインターリーブ手
段からの同一ブロック内の相前後するワードのデータの
出力周期の１倍若しくは小さな整数倍の期間で、１ワー
ドデータに対する誤り検出、訂正を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、受信データに対し
てデインターリーブ処理と誤り検出訂正処理とを実行す
る受信データ処理回路に関し、例えば、ページャ端末装
置のようなＲＣＲ−ＳＴＤ４３方式（財団法人電波シス
テム開発センターによる無線呼出システムに関する標準
規格）に基づく受信データを処理するデータ受信装置に
適用し得るものである。

【０００２】

【従来の技術】図２は、ＲＣＲ−ＳＴＤ４３方式に従う
無線呼出システムの基地局が送出する１ブロック分のデ
ータ構成を示すものである。

【０００３】基地局では、送出すべき１ワードの情報ビ
ット（２１ビット）に対し、誤り訂正用（誤り訂正方式
としてはＢＣＨ方式を採用している）のチェックビット
（１０ビット）を付加した後、さらに、偶数パリティビ
ットを追加することにより３２ビットで１ワードを構成
する。

【０００４】基地局は、８ワードを１ブロックとし、図
２の折れ線矢印に示すように、ブロック単位で、各ワー
ドの１ビットずつを巡回的に選択することによりインタ
ーリーブして電波を利用した無線で送信する。

【０００５】受信側（ページャ端末装置）では、送信電
波を受信して、それを復調した後のシリアルデータをデ
インターリーブしながらワード単位に格納する。また、
このワード単位のデータに対して、ＢＣＨ誤り検出訂正
回路が誤り検出処理を行い、誤りがあれば、誤りデータ
を訂正し、その後、入力シリアルデータに同期したクロ
ックを使って誤りを訂正後のデータをワード単位でシリ
アル出力する。

【０００６】図３は、デインターリーブ処理及びＢＣＨ
誤り検出訂正処理を行う従来の受信データ処理回路の全
体構成を示すブロック図である。

【０００７】図３において、従来の受信データ処理回路
は、２面のデインターリーブ回路１Ａ及び１Ｂと、２面
のＢＣＨ誤り検出訂正回路（以下、単に誤り検出訂正回
路と呼ぶ）２Ａ及び２Ｂとを備えている。

【０００８】Ａ面のデインターリーブ回路１Ａ及び誤り
検出訂正回路２Ａと、Ｂ面のデインターリーブ回路１Ｂ
及び誤り検出訂正回路２Ｂとに、第１の制御回路４の制
御下で、再生されたデータDATA-INが再生クロックCLK1
と共に、ブロック単位で交互に入力されるものである。
第１の制御回路４は、再生クロックCLK1に基づいて、デ
ータの入力面を切り替えると共に、現在到来しているデ
ータ（ビット値）がブロック内の何ワード目の何ビット
かを指示する格納制御信号を、Ａ面のデインターリーブ
回路１Ａ及び誤り検出訂正回路２Ａ、又は、Ｂ面のデイ
ンターリーブ回路１Ｂ及び誤り検出訂正回路２Ｂに出力
する。

【０００９】各デインターリーブ回路１Ａ、１Ｂは、自
己が入力対象のときには、格納制御信号に基づいて、入
力データの格納場所を切り替えることを通じてデインタ
ーリーブを行う。

【００１０】また、各誤り検出訂正回路２Ａ、２Ｂは、
自己が入力対象のときには、格納制御信号に基づいて、
入力データの格納場所を切り替えることを通じてデイン
ターリーブを行い、その後、第２の制御回路５が再生ク
ロックCLK1に基づいて形成した演算制御信号に基づい
て、誤り検出訂正のための演算を行うものである。

【００１１】第２の制御回路５は、誤り検出訂正回路２
Ａ、２Ｂが誤り検出訂正のための演算を終了した後のタ
イミングで、誤り検出訂正演算が終了した面のデインタ
ーリーブ回路１Ａ及び誤り検出訂正回路２Ａ、又は、デ
インターリーブ回路１Ｂ及び誤り検出訂正回路２Ｂに、
ブロック内の何ワード目の何ビット目を出力するかを指
示する訂正制御信号を与える。

【００１２】各デインターリーブ回路１Ａ、１Ｂは、訂
正制御信号に基づいて、デインターリーブした再生デー
タをシリアルに出力し、各誤り検出訂正回路２Ａ、２Ｂ
は、訂正制御信号に基づいて、同一面のデインターリー
ブ回路１Ａ、１Ｂから誤っているデータが出力されてい
るときに「１」で、正しいデータが出力されているとき
に「０」をとる訂正用データをシリアルに出力する。

【００１３】これにより、訂正実行回路（例えば、イク
スクルーシブオア回路でなる）３Ａ、３Ｂは、デインタ
ーリーブ回路１Ａ、１Ｂからシリアルに出力されたデー
タのうち、誤っているデータの論理レベルを反転して、
誤り訂正を実行し、このような誤り実行後のしかもデイ
ンターリーブされている再生データDATA-A、DATA-Bが面
セレクタ３に入力される。そして、面セレクタ３がその
時点で有効な出力面のデータDATA-A又はDATA-Bを選択し
て、出力データDATA-OUTとする。

【００１４】図４は、上述したデインターリーブ回路１
Ａ、１Ｂの詳細構成を示すブロック図である。

【００１５】デインターリーブ回路１Ａ、１Ｂは、１ブ
ロック内の各ワード用の８個の３２ビットシフトレジス
タ１０−０〜１０−７と、第１の制御回路４からの格納
制御信号又は第２の制御回路５からの訂正制御信号を選
択して、シフトレジスタ群１０−０〜１０−７に与え
て、シフトレジスタ群１０−０〜１０−７に入力データ
DATA-INの書込み（デインターリーブ処理）又は格納デ
ータの各ワード毎の読出しを実行させるセレクタ１１
と、第２の制御回路５からの訂正制御信号に基づいて、
シフトレジスタ群１０−０〜１０−７から順次出力され
る各ワードのシリアルデータをワード単位に選択するワ
ードセレクタ１２から構成されている。

【００１６】なお、詳細構成の図示は省略するが、各誤
り検出訂正回路２Ａ、２Ｂも、１ブロック内の各ワード
用の８個の３２ビットシフトレジスタを内蔵している。

【００１７】ここで、ＢＣＨ誤り検出訂正においては、
図２から明らかなように、１ワード分のデータが格納さ
れるまでは誤り検出訂正演算を実行できない。すなわ
ち、デインターリーブ処理と、誤り検出訂正を伴った出
力処理とを同時に行なうことができない。そのため、従
来回路では、デインターリーブ回路とＢＣＨ誤り検出訂
正回路とを２面構成とし、再生データの入力処理（デイ
ンターリーブ処理）と再生データの出力処理（誤り訂正
処理を含む）とを各面で並行的にかつ交互に実行させる
ようにしている。

【００１８】

【発明が解決しようとする課題の説明】しかしながら、
従来の受信データ処理回路においては、デインターリー
ブ回路１Ａ、１Ｂと、ＢＣＨ誤り検出訂正回路２Ａ、２
Ｂとが２面必要であって、しかも、これら各回路１Ａ、
１Ｂ、２Ａ、２Ｂがそれぞれ１ブロック分のデータを格
納するシフトレジスタを有するので、受信データ処理回
路全体が複雑、大型化するという課題がある。

【００１９】ページャー端末装置の場合には、装置を小
型にすることが求められ、多くの回路を集積回路で実現
することが考えられるが、上述した理由により、ゲート
規模が膨大となり、１個の集積回路で受信データ処理回
路を形成できないか、又は、形成してもかなり大きな集
積回路チップとなって、装置の全体を小型化する制約と
なる。

【００２０】また、従来の受信データ処理回路において
は、受信データを、１ブロック（８ワード）分だけ格納
した後に受信データのシンボルレートと同一クロックを
使って訂正処理するため、受信データに対して、１ブロ
ック分の格納時間だけ遅れて訂正処理後のデータが出力
される。すなわち、受信データのリアルタイム処理がで
きないという課題がある。ページャー端末装置におい
て、できるだけ速く、受信した内容をユーザに提示する
ことは望ましいことである。

【００２１】そのため、受信データに対するデインター
リーブ処理及び誤り検出訂正処理をほぼリアルタイムで
実行できる、しかも、全体構成が小型な受信データ処理
回路が望まれている。

【００２２】

【課題を解決するための手段】かかる課題を解決するた
め、本発明は、１ワードが誤り検出訂正用ビットを含め
てＮビットでなり、インターリーブの単位である１ブロ
ックがＭワードで構成されているインターリーブされて
いる受信データに対して、デインターリーブ処理及び誤
り検出訂正処理を行う受信データ処理回路において、
（１）入力されてきた受信データに対して、内蔵するメ
モリへの格納、読出しを通じてデインターリーブを行う
と共に、全Ｎビットがそろったワードのデータを、次の
ブロックのデインターリーブ処理に影響を与えないタイ
ミングで次々と出力する１個のデインターリーブ手段
と、（２）このデインターリーブ手段から出力されたワ
ードデータに対して、誤り検出訂正演算処理を実行し、
その後、訂正用データを出力する誤り検出訂正手段と、
（３）デインターリーブ手段から出力されたワードデー
タを、誤り検出訂正手段が誤り検出訂正演算処理を実行
している期間だけ保持すると共に、その保持しているワ
ードデータを、誤り検出訂正手段からの訂正用データの
出力と同期して出力するワードデータ保持手段と、
（４）このワードデータ保持手段から出力されたワード
データに対して、誤り検出訂正手段から出力された訂正
用データに基づいた誤り訂正を実行する訂正実行手段と
を備え、（５）誤り検出訂正手段、ワードデータ保持手
段、及び、訂正実行手段による１ワードデータに対する
処理時間が、デインターリーブ手段からの同一ブロック
内の相前後するワードのデータの出力周期の１倍若しく
は小さな整数倍に選定されていることを特徴とする。

【００２３】本発明の受信データ処理回路においては、
デインターリーブ手段を１個設けても、誤り検出訂正手
段、ワードデータ保持手段、及び、訂正実行手段がワー
ド単位に高速処理するものであるので、受信データ処理
回路の全体構成を簡易、小型なものとすることができる
と共に、受信データのデインターリーブ処理及び誤り検
出訂正処理に要する時間をごく短いものとすることがで
きる。

【００２４】

【発明の実施の形態】以下、本発明による受信データ処
理回路の一実施形態を図面を参照しながら詳述する。

【００２５】ここで、図１が、この実施形態の受信デー
タ処理回路の全体構成を示すブロック図であり、図５
が、そのデインターリーブ回路の詳細構成を示すブロッ
ク図である。

【００２６】図１において、この実施形態の受信データ
処理回路は、デインターリーブ回路２１、デインターリ
ーブ制御回路２２、誤り検出訂正起動回路２３、ＢＣＨ
誤り検出訂正回路２４、誤り検出訂正ワード用のシフト
レジスタ２５、誤り検出訂正制御回路２６及び訂正実行
回路２７から構成されている。

【００２７】デインターリーブ制御回路２２には、図示
しないデータ再生回路によって再生された受信データDA
TA-INに同期したクロック（以下、第１のクロックと呼
ぶ）CLK1が入力され、デインターリーブ制御回路２２
は、この第１のクロックCLK1に基づいて、今、入力され
てきている受信データDATA-INが、ブロック内の何ワー
ド目であるかを指示する（何ビット目かも指示するもの
であっても良い）格納制御信号（タイミング信号）を形
成してデインターリーブ回路２１に与えるものである。

【００２８】デインターリーブ回路２１には、受信デー
タDATA-INと、この受信データDATA-INに同期した第１の
クロックCLK1と、デインターリーブ制御回路２２が出力
した格納制御信号とが与えられる。

【００２９】デインターリーブ回路２１は、第１のクロ
ックCLK1に基づいて、到来した受信データDATA1を取り
込み、格納制御信号によって定まる内部の格納位置にそ
の受信データを格納させることを通じて、図２に示すよ
うにインターリーブされている受信データをデインター
リーブするものである。

【００３０】また、デインターリーブ回路２１は、格納
制御信号に基づいて、３２ビット全てが完結したワード
の３２ビットデータを、完結した次の第１のクロックCL
K1の周期でパラレルに出力するものである。

【００３１】デインターリーブ回路２１は、詳細には、
図５に示すように、１ブロック内の各ワード用の８個の
３２ビットシフトレジスタ３０−０〜３０−７と、デイ
ンターリーブ制御回路２２からの格納制御信号に基づい
て、シフトレジスタ群３０−０〜３０−７から順次出力
される各ワードのパラレルデータをワード単位に選択す
るワードセレクタ３１とから構成されている。

【００３２】例えば、１ブロック内の最初のデータが入
力されたときには、ワード０用のシフトレジスタ３０−
０に入力させ、２番目のデータが入力されたときには、
ワード１用のシフトレジスタ３０−１に入力させ、以下
同様に、入力されるデータが切り替わることに格納する
シフトレジスタを、ワード０用のものからワード７用の
ものまでの間で巡回させることを通じて、デインターリ
ーブを行う。

【００３３】そして、１ブロック内のワード０の３２ビ
ット目がシフトレジスタ３０−０に入力された次のタイ
ミングでは、そのときの入力データをワード１用のシフ
トレジスタ３０−１に入力させると共に、そのとき、ワ
ード０用のシフトレジスタ３０−０に格納されているワ
ード０の３２ビットのデータをパラレルに出力させる。
さらに、次のタイミングでは、そのときの入力データを
ワード２用のシフトレジスタ３０−２に入力させると共
に、そのとき、ワード１用のシフトレジスタ３０−１に
格納されているワード１の３２ビットのデータをパラレ
ルに出力させる。

【００３４】以下同様にして、あるワードの３２ビット
が全てそろった次のタイミングにおいて、そのワードの
３２ビットのデータがパラレルに出力される。なお、最
終ワード７の３２ビットがパラレルに出力されるのは、
次のブロックのワード０の１ビット目が入力されたタイ
ミングである。

【００３５】誤り検出訂正起動回路２３には第１のクロ
ックCLK1が与えられ、誤り検出訂正起動回路２３は、デ
インターリーブ回路２１から各ワードの３２ビットがパ
ラレルに出力される毎に、誤り検出訂正制御回路２６に
対して起動信号を与えるものである。

【００３６】誤り検出訂正制御回路２６には、このよう
な起動信号に加えて、第１のクロックCLK1より高速なク
ロック（以下、第２のクロックと呼ぶ）CLK2が入力さ
れ、誤り検出訂正制御回路２６は、起動信号が与えられ
た以降、現時点でのワードに対する誤り検出訂正処理が
終了するまでの間で、演算制御信号及び訂正制御信号を
この順に形成し、演算制御信号をＢＣＨ誤り検出訂正回
路２４に与えると共に、訂正制御信号をＢＣＨ誤り検出
訂正回路２４及びシフトレジスタ２５に与えるものであ
る。

【００３７】ＢＣＨ誤り検出訂正回路２４は、誤り検出
訂正制御回路２６から演算制御信号が与えられたとき、
第２のクロックCLK2に同期して、その時点でのワード
（３２ビット）に対して、誤り検出訂正のための演算を
行うものである。また、ＢＣＨ誤り検出訂正回路２４
は、訂正制御信号に基づいて、シフトレジスタ２５から
誤っているデータが出力されているときに「１」で、正
しいデータが出力されているときに「０」をとる訂正用
データをシリアルに出力するものである。

【００３８】シフトレジスタ２５は、デインターリーブ
回路２１から出力された３２ビットのパラレルデータを
取り込んでシリアルに出力するものである。ここで、パ
ラレルデータの取り込みは、第２のクロックCLK2に基づ
いて、出力された時点で行う。これに対して、シリアル
出力は、訂正制御信号が与えられている期間において、
第２のクロックCLK2に同期して行われる。すなわち、シ
フトレジスタ２５は、ＢＣＨ誤り検出訂正回路２４が誤
り検出訂正のための演算を実行している際には、出力動
作を実行しないで、パラレル入力された３２ビットをそ
のまま保持しており、その後、シリアル出力するもので
ある。

【００３９】訂正実行回路（例えば、イクスクルーシブ
オア回路でなる）２７は、ＢＣＨ誤り検出訂正回路２４
からシリアル出力された訂正用データに基づいて、シフ
トレジスタ２５からシリアルに出力されたデータのう
ち、誤っているデータの論理レベルを反転して誤り訂正
を実行し、このような誤り実行後のしかもデインターリ
ーブされている受信データDATA-OUTを出力するものであ
る。

【００４０】ここで、上述した第２のクロックCLK2の周
期は、デインターリーブ回路２１から出力された１ワー
ド分の３２ビットデータに対して、第１のクロックCLK1
の１周期で誤り検出訂正処理が終了して、出力データDA
TA-OUTが出力し終わる程度の周期に選定されている。

【００４１】次に、以上のような各部からなるこの実施
形態の受信データ処理回路の動作を説明する。

【００４２】デインターリーブ制御回路２２において、
第１のクロックCLK1をカウントすることにより、現在、
当該受信データ処理回路に入力されてきたデータDATA-I
Nがブロック内の何ワード目（かつ何ビット目）かを指
示する格納制御信号が形成され、この格納制御信号がデ
インターリーブ回路２１に与えられる。

【００４３】入力されてきた受信データDATA-INは、こ
の格納制御信号によって定まるデインターリーブ回路２
１内のシフトレジスタ３０−ｉ（ｉは０〜７）に入力さ
れ、このような入力させるシフトレジスタ３０−ｉの切
換を通じて、インターリーブされている受信データDATA
-INがデインターリーブされる。

【００４４】デインターリーブ回路２１内のワード０用
のシフトレジスタ３０−０に、そのブロックにおけるワ
ード０の全てのビットが格納された、第１のクロックCL
K1で規定される次のタイミングでは、そのワード０の３
２ビットがデインターリーブ回路２１からパラレルに出
力され、シフトレジスタ３２にロードされると共に、Ｂ
ＣＨ誤り検出訂正回路２４に入力される。なお、実際
上、ＢＣＨ誤り検出訂正回路２４内にも、３２ビットの
パラレルデータをラッチするためのメモリ（例えばシフ
トレジスタ）が設けられている。

【００４５】一方、誤り検出訂正起動回路２３も、第１
のクロックCLK1をカウントすることによってタイミング
を監視しており、ワード０の３２ビットがデインターリ
ーブ回路２１からパラレルに出力されたタイミングで、
起動信号を誤り検出訂正制御回路２６に出力する。

【００４６】誤り検出訂正制御回路２６においては、こ
の起動信号が入力されることにより、まず、演算制御信
号が形成されてＢＣＨ誤り検出訂正回路２４に与えら
れ、ワード０の３２ビットに対して誤り検出訂正演算を
実行する。

【００４７】このようなＢＣＨ誤り検出訂正回路２４に
おける誤り検出訂正演算の実行終了後に、誤り検出訂正
制御回路２６によって、訂正制御信号が形成されてシフ
トレジスタ２７及びＢＣＨ誤り検出訂正回路２４に与え
られる。

【００４８】この訂正制御信号の入力により、シフトレ
ジスタ２５から保持されていたワード０の３２ビットが
第２のクロックCLK2に同期して出力され、また、ＢＣＨ
誤り検出訂正回路２４からは、シフトレジスタ２５から
誤っているデータが出力されているときに「１」で、正
しいデータが出力されているときに「０」をとる訂正用
データがシリアルに出力される。

【００４９】これにより、訂正実行回路２７において、
シフトレジスタ２５からシリアルに出力されたワード０
のデータのうち、誤っているデータ（ビット）の論理レ
ベルが反転されて、誤り訂正が実行され、このような誤
り実行後のしかもデインターリーブされているワード０
の再生データDATA-OUTが次段の回路に引き渡される。

【００５０】また、デインターリーブ回路２１内のワー
ド１用のシフトレジスタ３０−１に、そのブロックにお
けるワード１の全てのビットが格納された、第１のクロ
ックCLK1で規定される次のタイミングでは、そのワード
１の３２ビットがデインターリーブ回路２１からパラレ
ルに出力され、シフトレジスタ３２にロードされると共
に、ＢＣＨ誤り検出訂正回路２４に入力される。

【００５１】このワード１の３２ビットに対しても、上
述と同様な処理により、誤り検出訂正動作が実行され
る。他のワードの３２ビットについても、上述と同様に
してデインターリーブ回路２１から出力されて誤り検出
訂正処理が実行される。

【００５２】上記実施形態によれば、１ブロック分のデ
ータを格納処理する１個のデインターリーブ回路と、１
ワード分の処理能力を有する１個のＢＣＨ誤り検出訂正
回路とを備える構成であるので、従来の受信データ処理
回路に比較して、構成を大幅に小型、簡単なものとする
ことができる。

【００５３】例えば、この受信データ処理回路を、集積
回路で構成するとしても、ゲート規模を、従来回路に比
較して、大幅に削減でき、１チップ化が可能となると共
に、チップサイズを小さなものとすることができる。

【００５４】また、上記実施形態によれば、高速な第２
のクロックCLK2を用いて、デインターリーブされたパラ
レル出力の受信データ１ワード分の出力時間内で誤り検
出訂正処理を実行するようにしたので、従来に比較し
て、高速に、言い換えると、ほぼリアルタイムでデイン
ターリーブ処理及び誤り検出訂正処理を実行することが
できる。

【００５５】なお、上記実施形態においては、ＲＣＲ−
ＳＴＤ４３方式に基づく受信データを処理するデータ受
信装置を示したが、本発明はこれに限定されるものでは
なく、チェックビットを有するしかもインターリーブさ
れている受信データを処理する受信データ処理回路に広
く適用することができるものである。

【００５６】従って、本発明の受信データ処理回路の適
用装置は、ページャー端末装置に限定されるものではな
い。また、誤り検出訂正方式もＢＣＨ方式に限定される
ものではない。

【００５７】上記実施形態においては、パラレル／シリ
アル変換用のシフトレジスタ２５と、ＢＣＨ誤り検出訂
正回路とが１個のものを示したが、ここの部分を多面構
成にしても良い。このようにしても、例えば、２面構成
であれば、シフトレジスタ部分の容量は２ワード分であ
り、ＢＣＨ誤り検出訂正回路としての２ワード対応であ
るので、従来回路より、構成は小型、簡単なものとな
る。

【００５８】また、上記実施形態においては、デインタ
ーリーブ回路として、受信データの取込み時に、デイン
ターリーブを実行するものを示したが、シフトレジスタ
以外のメモリを用いて構成するものであれば、取り込み
時にはそのまま格納して読出しアドレスを制御すること
でデインターリーブを行うものであっても良い。

【００５９】さらに、上記実施形態においては、デイン
ターリーブ回路から１ワード分のデータをパラレルに出
力するものを示したが、上述した第２のクロックCLK2以
上に高速なクロックを用いてシリアルに出力するように
しても良い。要は、後段の誤り検出訂正処理構成で、１
ワード分の処理を、入力される受信データにおける１ビ
ット分の期間で実行できるように、デインターリーブ回
路から読み出せれば良いものである。

【００６０】さらにまた、上記実施形態においては、デ
インターリーブ回路において、３２ビットのデータがそ
ろったワードのデータを、そのそろった直後の第１のク
ロックCLK1の周期で読み出すものを示したが、それよ
り、遅く読み出すものであっても良い。要は、次のブロ
ックのデインターリーブ処理に影響を与えずに読み出せ
るタイミングで読み出せば良い。

【００６１】また、上記実施形態においては、最終的な
出力データDATA-OUTがシリアルなものを示したが、パラ
レル出力であっても良い。この場合、シフトレジスタ２
５やＢＣＨ誤り検出訂正回路２４からもパラレルに出力
し、誤り訂正の実行もパラレルに行うようにしても良
い。逆に、デインターリーブ回路への入力データDATA-I
Nもパラレルなものであっても良い。

【００６２】

【発明の効果】以上のように、本発明の受信データ処理
回路によれば、デインターリーブ手段が、デインターリ
ーブ処理後の全ビットがそろったワードのデータを、次
のブロックのデインターリーブ処理に影響を与えないタ
イミングで出力し、誤り検出訂正手段、ワードデータ保
持手段、及び、訂正実行手段が、デインターリーブ手段
からの同一ブロック内の相前後するワードのデータの出
力周期の１倍若しくは小さな整数倍の期間で、１ワード
データに対する誤り検出、訂正を行うようにしたので、
受信データ処理回路の全体構成を簡易、小型なものとす
ることができると共に、受信データのデインターリーブ
処理及び誤り検出訂正処理に要する時間をごく短いもの
とすることができる。

【図面の簡単な説明】

【図１】実施形態の全体構成を示すブロック図である。

【図２】ＲＣＲ−ＳＴＤ４３方式に従う送信データのフ
ォーマット図である。

【図３】従来の受信データ処理回路の全体構成を示すブ
ロック図である。

【図４】従来の受信データ処理回路のデインターリーブ
回路の詳細構成を示すブロック図である。

【図５】実施形態の受信データ処理回路のデインターリ
ーブ回路の詳細構成を示すブロック図である。

【符号の説明】

２１…デインターリーブ回路、２２…デインターリーブ
制御回路、２３…誤り検出訂正起動回路、２４…ＢＣＨ
誤り検出訂正回路、２５…シフトレジスタ、２６…誤り
検出訂正制御回路、２７…訂正実行回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １ワードが誤り検出訂正用ビットを含め
   てＮビットでなり、インターリーブの単位である１ブロ
   ックがＭワードで構成されているインターリーブされて
   いる受信データに対して、デインターリーブ処理及び誤
   り検出訂正処理を行う受信データ処理回路において、 入力されてきた受信データに対して、内蔵するメモリへ
   の格納、読出しを通じてデインターリーブを行うと共
   に、全Ｎビットがそろったワードのデータを、次のブロ
   ックのデインターリーブ処理に影響を与えないタイミン
   グで次々と出力する１個のデインターリーブ手段と、 このデインターリーブ手段から出力されたワードデータ
   に対して、誤り検出訂正演算処理を実行し、その後、訂
   正用データを出力する誤り検出訂正手段と、上記デイン
   ターリーブ手段から出力されたワードデータを、上記誤
   り検出訂正手段が誤り検出訂正演算処理を実行している
   期間だけ保持すると共に、その保持しているワードデー
   タを、上記誤り検出訂正手段からの訂正用データの出力
   と同期して出力するワードデータ保持手段と、 このワードデータ保持手段から出力されたワードデータ
   に対して、上記誤り検出訂正手段から出力された訂正用
   データに基づいた誤り訂正を実行する訂正実行手段とを
   備え、 上記誤り検出訂正手段、上記ワードデータ保持手段、及
   び、上記訂正実行手段による１ワードデータに対する処
   理時間が、上記デインターリーブ手段からの同一ブロッ
   ク内の相前後するワードのデータの出力周期の１倍若し
   くは小さな整数倍に選定されていることを特徴とする受
   信データ処理回路。
2. 【請求項２】 上記デインターリーブ手段からのワード
   データの出力がパラレル出力であり、 上記ワードデータ保持手段がパラレル／シリアル変換機
   能をも担うものであり 、 上記誤り検出訂正手段が訂正用データをシリアル出力す
   るものであることを特徴とする請求項１に記載の受信デ
   ータ処理装置。