JPH04168811A - デインターリーブ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ通信システム等に利用されるデインタ
ーリーブ回路に関するものである。

［従来の技術］ 従来のデインターリーブ回路として第４図に示すような
回路がある。入力データ１をフレーム同期ビットのビッ
ト数に等しい５個の縦列接続された入力シフトレジスタ
２１〜２Ｊと、並列接続されたバッファメモリ４．５に
入力する。フレーム同期検出回路７（許容誤りビット数
ε）から出力される同期検出フラグ８による書込・読出
制御回路９のセレクタ制御によって、書込カウンタ１１
と読出カウンタ１３からのカウンタ出力を交互にバッフ
ァメモリ４とバッファメモリ５に出力し、入力データ１
をフレームデータ毎にバッファメモリ４とバッファメモ
リ５に交互に順次書込みと読出を行い、デインターリー
ブされた出力データ６を出力する。

次に第４図のブロック図とともに第５図のタイミングチ
ャート、第６図のデータのみをインターリーブする場合
のインターリーブおよびデインターリーブの動作図を用
いて詳細動作を説明する。

送信される直列データ列は第５図（Ｃ）の入力データ１
に示すように、インターリーブを行なっていないデータ
すなわち、Ｊビットのデータパターンのフレーム同期ビ
ットＦｌ　・・・・ＦＪ　　（記号ＦＢＩで表されるデ
ータブロック）を先頭とし、Ｉ）ｔｔ・Ｄ１２．　　”
　−’　Ｄｉｍ、Ｄ２１・Ｄ２２゛°゛Ｄ２ｍ、”ａｌ
＋　Ｄ＠２・・・・Ｄ　ａｍのデータ（第５図（ａ）の
記号ＦＤＩ〜ＦＤ５で表されるデータブロック）に第６
図に示すようなｍ行ｎ列のインターリーブを行い、Ｄｌ
ｌ、　Ｄ２１＋−・・・Ｄ、ｌ、　Ｄ□２．　Ｄ２２・
・・・Ｄａ２、・・・・Ｄ、ａ、　Ｄ２ｍ　　・・・・
Ｄ　ａｍのデータ（第５図（ｂ）の記号ＦＤＩ〜ＦＤ５
で表されるデータブロック）をフレーム同期ビットの後
に配列し、組み合わせてフレームデータとし、このフレ
ームデータの繰り返しとなっている。

なお、記号ＦＤＩ〜ＦＤ５のデータはここでは配列を主
体に考えており、実際は各々で異なるデータとなってい
る。

受信した直列データはＪＩＷの入力シフトレジスタ２に
順次シフトしながら入力し、入力シフトレジスタ出力信
号３（第５図（ｄ））をフレーム同期検出回路７におい
て、送信側で設定したフレーム同期データパターンと比
較し、比較した結果が許容誤りビット数（ε）以下であ
る場合、そのタイミングでＬレベルからＨレベルとなる
同期検出フラグ８（第５図（ｅ））を出力する。

同期検出フラグ８のＬレベルからＨレベルのタイミング
で、書込・続出制御回路９はＬレベルからＨレベルへの
変化、ＨレベルからＬレベルへの変化を交互に繰り返す
セレクタ制御信号１０（第５図（ｆ））を出力し、セレ
クタ１５およびセレクタ１７の切換動作を行う、また、
書込カウンタ１１からの書込カウンタ出力１２（第５Ｎ
（ｇ））と読出カウンタ１３からの読出カウンタ出力１
４（第５１ｇ（ｈ））を交互に出力する。したがってこ
れがバッファメモリ４およびバッファメモリ５へ交互に
供給される。

第４図に示したように、セレクタ１５はＨレベルで書込
カウンタ出力１２を選択し、Ｌレベルで読出カウンタ出
力１４を選択するように構成され、セレクタ１７はＨレ
ベルで続出カウンタ出力１４を選択し、Ｌレベルで書込
カウンタ出力１２を選択するように構成されている。こ
のため、書込・続出制御回路９からのセレクタ＠御信号
１０によって第４図に示すように、セレクタ１５のカウ
ント出力１６は書込カウンタ出力と、浸出カウンタ出力
が交互に繰り返される。（第５図（ｉ））また、セレク
タ１７のカウンタ出力１８は書込カウンタ出力と、読出
カウンタ出力が交互にの繰り返される（第５図（ｋ））
、そして、セレクタ１７のカウンタ出力１８はセレクタ
１５のカウンタ出力に対して１フレームデータ時間遅れ
て書込カウンタ出力および、読出カウンタ出力を交互に
繰り返し出力することになる。

ここで、書込カウンタ１１および読出カウンタ出力１３
のカウント動作は第６図に示すようなｎ行同列読出し、
およびｍ行ｎ列読出をバッファメモリに行わせるため、
バッファメモリのアドレス上位ｍビットと下位ｎビット
について、書込カウンタ１１では入力データクロック１
９に従い、ｎカウント動作をｍ回行うｍ４−ｎカウント
動作を、読出カウンタ１３では出力データクロック２０
に従い、ｍカウント動作をｎ回行なうｍ−＋ｎカウント
動作を行い、書込カウンタ出力１２および読出カウンタ
出力１４を出力している。

このようにカウンタ出力およびカウンタ出力制御によっ
て第５図（ｊ）に示すように、入力したフレームデータ
ＦＤＩ、ＦＤ２・・・・についてバッファメモリ４は入
力フレームデータＦＤＩの書込・読出、入力フレームデ
ータＦＤ３の書込・読出・・・・の動作、第５図（ｋ）
に示すようにバッファメモリ５は入力フレームデータＦ
Ｄ２の書込−続出、入力フレームデータＦＤ４の書込・
読出・・・・の動作を順次行い、第５図（ｍ）に示すよ
うに出力データ６にフレームデータＦＤＩ。

ＦＤ２．ＦＤ３・・・・のデインターリーブデータを出
力する。

［発明が解決しようとする課Ｗ］ しかしながらこのような従来の装置は、データにインタ
ーリーブを施しているが、フレーム同期ビットについて
もインターリーブを施すと、フレーム同期ビットをデイ
ンターリーブできなくなるため、フレーム同期ビットの
検出が不可能になるという課題を有していた。

［課題を解決するための手段］ このような課題を解決するために本発明は、ｍ行に列の
インターリーブをデータとともに行ったフレーム同期ビ
ットを検出するフレーム同期検出回路（７）と、（ｋ＋
ｎ）列にわたって縦列接続されたｍ行構成のシフトレジ
スタからなる直列・並列変換部（２）と、この直列−並
列変換部のシフトレジスタのデータ出力最終段に複数回
に分けて出現するｍビット構成の並列データをフレーム
単位のデータ毎に２個のバッファメモリ（４，５＞を切
換えて書込・読出しを行う書込・続出制御回路（９，１
１，１３，１５，１７，２２，２１）とを備えたもので
ある。

［作用］ ｍ行ｎ列のフレームデータ、ｍ行に列のフレーム同期ビ
ットデータを入力可能なｍ行（ｋ＋ｎ）列の入力シフト
レジスタで、受信データを順次シフトすることによって
、フレームデータと共にインターリーブを施したフレー
ム同期ビットデータについて送信フレーム同期ビットデ
ータパターンとの比較により、同期検波が行われる。

［実施例］ 第１図は本発明の一実施例を示すブロック図、第２図は
タイミングチャート第３図はデータのフレーム同期ビッ
トをインターリーブする場合のインターリーブおよびデ
インターリーブの動作図である。

第１のブロック図は従来のブロック図である第４図と比
較すると、データとフレーム同期ビットを合わせたフレ
ームデータ単位のインターリーブビット同期に等しいｍ
行（ｋ＋ｎ）列の縦列接続した入力シフトレジスタ２を
入力部に、ｍ列の縦列接続した出力シフトレジスタ２２
を出力部に設けている。そして例えば、５Ｆｋ＝〜ＳＦ
１．の部分について説明すると、ここにはに個のシフト
レジスタがあり、各段の出力が全てフレーム同期検出回
路に供給されている。

インターリーブされた直列データを入力シフトレジスタ
２によってデインターリーブし、フレーム同期ヒツトデ
ータに対応するｍ行に列の入力シフトレジスタ２の出力
３ａにより、フレーム同期検出回路７から同期フラグ８
を出力しく第２図（ｅ））データに対応するｍ行ｎ列の
入力シフトレジスタの出力３ｂはｎ列レジスタの最終列
よりｍ行の並列データにてバッファメモリ４およびバッ
ファメモリ５に入力する。

同期検出フラグ８による書込・読出制御回路９のセレク
タ制御によって、書込カウンタ１１と、読出カウンタ１
３からのカウンタ出力を交互にバッファメモリ４、バッ
ファメモリ５に出力し、ｍ行ｎ列のフレームデータ毎に
順次書込み、浸出しを行い、出力シフトレジスタ２２に
おいて直列データに変換し、デインターリーブされた出
力データ６を出力する。

次に詳細動作について説明する。送信される直列のデー
タ列はｍ行に列ビットのデータパターンのフレーム同期
ビットＦ□１．Ｆ１２・・・・Ｆ！、。

Ｆ２□、Ｆ２２・　・　・　・Ｆ１ａ、Ｆｋｌ・　・　
・　・Ｆｋｓを先頭とし、ｍ行ｎ列ビットのデータＤ１
１＋　Ｄ　１２・・・・Ｄ　１ｍ−Ｄ　２１＋　Ｄ　２
２・・・・Ｄ２ｍ・・・・Ｄｌｌ・−・−Ｄ□を組合せ
、第３図（ａ）の点線で読出方向と記載したような、ｍ
行（ｋ＋ｎ）列のインターリーブを施したＦｉｌ・・・
・Ｆ　ｋｌ＋　Ｄ１１＋Ｉ）２ｔ”　”　Ｄ■１．Ｆ１
２°、、−Ｆｋｌ・Ｉ）２．−−−Ｄ、２、・・・・、
Ｆ、ｍ・・・・Ｆ　１（＠、　Ｄ　ｉｍ・・・・Ｄ□の
データ列をフレームデータとし、このフレームデータの
繰り返しとなっている。

受信した直列データは、ｍ行（ｋ＋ｎ）列の縦列接続し
た入力シフトレジスタ２に順次シフトしながら入力し、
フレーム同期ビットデータに対応するｍ行に列の入力シ
フトレジスタの出力信号３ａを、フレーム同期検出回路
７で送信側において設定されたフレーム同期ビットパタ
ーンと比較し、比較した結果が許容誤りビット数（ε）
以下であると、そのタイミンクでＬレベルからＨレベル
となる同期検出フラグ８を出力する（第２図（ｅ））、
　　Ｖ４Ｍ検出フラグ８のＬレベルからＨレベルのタイ
ミングで書込・読出制御回路９はＬレベルからＨレベル
、ＨレベルからＬレベルを交互に繰り返すセレクタ制御
信号ｌＯを出力しく第２１Ｊ　（ｆ　））、セレクタ１
５およびセレクタ１７の切換動作を行い、書込カウンタ
１１からの書込カウンタ出力１２と読出カウンタ１３か
らの読出カウンタ出力１４を交互にバッファメモリ４お
よびバッファメモリ５へのアドレスカウンタ出力とする
。　第１図に示したように、セレクタ１５ではＨレベル
で書込カウンタ出力１２、Ｌレベルで浸出カウンタ出力
１４、セレクタ１７ではＨレベルで読出カウンタ出力１
４、Ｌレベルで書込カウンタ出力１２を選択する動作を
行うようになっている。このため、書込・読出制御回路
９からのセレクタＩＩＮｗ信号１０によって第２図（ｉ
）に示すように、セレクタ１５のカウンタ出力１６は書
込カウンタ１１の出力と読出カウンタ１３の出力を繰り
返し出力することになる。またセレクタ１７のカウンタ
出力１８は第２図（ｋ）に示すように、セレクタ１５の
カウンタ出力１６に対し１フレームデータ時間遅れて、
書込読出の繰り返しを行うことになる。

ここで、書込カウンタ１１および読出カウンタ１３のカ
ウンタはｍ行ｎ列ビットのデインターリーブされたデー
タを入力シフトレジスタの出力信号３ｂから並列ｍビッ
ト単位でバッファメモリ４とバッファメモリ５に順次書
込み、読出しを行うためのアドレスカウンタデータを出
力する。

書込カウンタ１１では入力シフトレジスタの出力３ｂか
らバッファメモリへの書込を、書込んでいるフレームデ
ータの次のフレームデータを入力シフトレジスタ２に入
力しながら行うため、入力データクロック１９に従い第
２図に示すような同期検出フラグ８のＬレベルからＨレ
ベルのタイミング毎にｎカウント動作をし、書込カウン
タ出力１２をアドレスカウンタデータとして出力する。

なお、ｎカウント動作は、入力シフトレジスタ２に入力
したｍ行ｎ列のデータをｍ行ずつｎ回にわたってバッフ
ァメモリに書き込むため、入力データクロック１９に従
い行われることになる。また、書込カウンタ１１のカウ
ント動作はデータをカウントするのではなく、アップカ
ウント動作によってｎ回分のアドレスを出力し、バッフ
ァメモリに入力シフトレジスタ２のデータを書き込むた
めの対応アドレスとする。

読出カウンタ１３ではバッファメモリから並列データを
順次読出し、出力シフトレジスタ２２で出力データクロ
ック２０のクロック速度の直列データに変換し、出力デ
ータ６を出力するため、出力データクロック２０のｍ分
周したクロγりに従い、第２図に示すような同期検出フ
ラグ８のＬレベルからＨレベルのタイミング毎にｎカウ
ント動作をし、続出カウンタ出力１４をアドレスカウン
タデータとして出力する。

なお、バッファメモリには１つのアドレスでｍビットず
つデータを書き込んでいるため、出力シフトレジスタ２
２により並列・直列変換し、データを出力することが必
要になる。従って読出カウンタは出力データクロック２
０のｍ分周クロックにてｎカウント動作をし、バッファ
メモリよりｍビットずつデータを出力させることになる
。

前述したカウンタ出力制御およびカウンタ出力により、
第２図に示すように、入力したフレームデータＦＤＩ、
ＦＤ２・・・・について、バッファメモリ４はＦＤＩの
書込み、読出し、ＦＤ３の書込み、読出し・・・・等の
動作、バッファメモリ５はＦＤ２の書込み、読出し、Ｆ
Ｄ４の書込み、読出し・・・−の動作を順次行い、ｍ行
ビット単位でバッファメモリ４の続出並列データ６ａと
バッファメモリ５の読出並列データ６ｂを交互に出力し
、これを出力シフトレジ２２で受け、出力データクロッ
ク２０に従い直列データに変換し、出力データ６にデイ
ンターリーブしたデータを出力する。

なお、この動作は書込・読出がｍビット並列データにて
行われていることが従来のものと異なり、それ以外は従
来のものと同様であるから説明を省略する。

［発明の効果］ 以上説明したように本発明の装置は、ｍ行ｎ列のフレー
ムデータ、ｍ行に列のフレーム同期ビットデータを入力
可能なｍ行（ｋ＋ｎ）列の入力シフトレジスタを設け、
受信データを順次シフトすることによって、フレームデ
ータと共にインターリーブを施したフレームＦ４ｗ１ビ
ットデータについて送信フレーム同期ビットデータパタ
ーンとの比較により、同期検出を行うことが可能となる
。したがって、車載移動通信におけるフェージング等に
よる連続誤りを発生する伝送路の通信においても、フレ
ーム同期ビットの誤りをランダム化し、同期ビットの検
出確率を高めることができ、安定した同期検出が可能に
なると言う効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
その動作を説明するためのタイミングチャート、第３図
は本願のインターリーブおよびデインターリーブの状態
を示す図、第４図は従来の一例を示すブロック図、第５
図は従来方式のｌ！Ｆ作を示すタイミングチャート、第
６図は従来方式のインターリーブおよびデインターリー
ブの状態を示す図である。 ２．２２・・・・シフトレジスタ、４．５・・・・バッ
ファメモリ、７・・・−フレーム同期検出回路、９・・
・・書込・読出制御回路、１１・・・・書込カウンタ、
１３・・・・読出カウンタ、１５．１７・−・・セレク
タ、２１・・−・ｍ分周器。 特許出願人　　日立電子株式会社

Claims (1)

1. 【特許請求の範囲】 ｍ行（ｋ＋ｎ）列のフレーム単位でインターリーブを行
   ったデータ群を、順次（ｋ＋ｎ）ビットｍ行の元の直列
   データに変換してゆくデインターリーブ回路において、 ｍ行ｎ列のデータと共に、ｍ行ｋ列のインターリーブを
   行ったフレーム同期ビットを検出するフレーム同期検出
   回路（７）と、 （ｋ＋ｎ）列にわたって縦列接続されたｍ行構成のシフ
   トレジスタからなる直列・並列変換部（２）と、 この直列・並列変換部のシフトレジスタのデータ出力最
   終段に複数回に分けて出現するｍビット構成の並列デー
   タをフレーム単位のデータ毎に２個のバッファメモリ（
   ４、５）を切換えて書込・読出しを行う書込・読出制御
   回路（９、１１、１３、１５、１７、２２、２１）とを
   備えたことを特徴とするデインターリーブ回路。