CN1538698B - 存储器接口系统 - Google Patents

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Abstract

本发明涉及半导体存储器件，以及更具体地说，涉及用于半导体存储器件的接口系统。接口包括能响应第一和第二时钟，分别将第一和第二输入信号编码为多位符号信号的发射机，所述第一时钟与所述第二时钟异相。以及能响应第三和第四时钟，通过解码所述符号信号，分别生成第一和第二输出信号的接收机。示例说明和描述了其他实施例。

Description

存储器接口系统
本申请要求2003年4月18日提交的韩国专利申请号03-24781的优先权，其内容在此引入以供参考。
技术领域
本发明申请半导体存储器件，以及更具体地说，涉及用于半导体存储器件的接口系统。
背景技术
当在有效距离上并行路由两个或多个信号时，通常使用总线。总线通常包含每个信号两条导线，导致传输差分信号。差分信号提高总线速度。然而，几个发展不利地影响总线速度。在它们中的一个是由于线路电阻导致增加线路延迟，线路电阻增加是由线路宽度缩减以及线路长度拉长引起的。以及当不同线路间的间隔降低日益增加的线间电容时，线路延迟增加。
提高总线速度的一种方法是编码多个信号电平上的数字数据并在单个线路上传送它。在几个专利中描述这一方法以及其他方法，包括Suh的U.S.专利号6,211,698以及Kirsch的U.S.专利号6,275,067、6,300,795、6,320,417以及其他。然而，在所有这些案例中，所描述的设备遭受各种不利之处，包括缺乏实现灵活性、降低时间余量以及导致降低速度和增加数据误差的状态不连续性。
因此，仍然需要用于半导体存储器件的改进的接口系统。
附图说明
从参考下述附图的实施例的详细描述，本发明的上述和其他目的、特征和优点将更显而易见。
图1A是存储器接口实施例的框图。
图1B是与图1A所示的存储器接口实施例有关的时序图。
图2A是发射机实施例的框图。
图2B是与图2A所示的发射机有关的时序图。
图3A和3B是与图1A所示的存储器接口有关的符号定义的时序图。
图4A是接收机实施例的框图。
图4B-C是图4A所示的接收机实施例的框图。
图5是与图4A-C所示的发射机有关的时序图。
图6是与图1所示的本发明的实施例有关的时序图。
图7是本发明的实施例的框图。
图8是与图4A-C所示的接收机实施例有关的参考电压的图。
具体实施方式
图1A是根据本发明的实施例的接口系统的框图。参考图1A，接口系统100包括发射机102、接收机104和传输线路106。接收机102接收输入信号TX_D1和TX_D2以及分别响应第一和第二发送时钟TCLK1和TCLK2，生成多个位符号数据D1D2。
输入信号TX_D1和TX_D2是例如一位(single bit)或二电平信号。另一方面，符号数据D1D2是例如多位或至少三电平信号。在一个实施例中，符号数据D1D2由叠加输入信号TX_D1和TX_D2产生。符号数据D1D2可以例如每个位时间提供两个数据位。通过这样做，接口100增加带宽。
在一个实施例中，位时间是外部时钟的周期的一半。本领域的普通技术人员应当意识到位时间可以具有不同的周期以及根据各种内部或外部时钟改变。
传输线路106将符号数据D1D2传送到接收机104。接收机104解码符号数据D1D2以便分别响应第一和第二接收时钟RCLK1和RCLK2，生成输出信号RX_D1和RX_D2。输出信号RX_D1和RX_D2是例如一位信号。
图1B是图1A所示的本发明实施例的时序图。参考图1B，第一发射机和接收机时钟TCLK1和RCLK1与外部时钟CLK同步。在一个实施例中，第二发射机和接收机时钟TCLK2和RCLK2相对于第一发射机和接收机时钟TCLK1和RCLK1异相，例如异相90度。
图2A是图1A所示的发射机102的实施例的框图。发射机202包括连接到叠加节点214的第一和第二发射电路210和212。叠加节点214连接到传输线路206。第一发射电路210接收第一输入信号TX_D1并响应第一发射时钟TCLK1，生成第一发射信号TX_D1’。同样地，第二发射电路212接收第二输入信号TX_D2以及响应第二发射时钟TCLK2，生成第二发射信号TX_D2’。节点214叠加第一和第二发射信号TX_D1’和TX_D2’以便生成符号数据D1D2并提供给传输线路206。第一和第二发射电路210和212的操作和结构是非常公知的，并且在例如Kirsch的U.S.专利号6,184,714中公开，其内容在此引入以供参考。
在一个实施例中，输入信号TX_D1和TX_D2是二电平信号。在一个实施例中，符号数据D1D2至少是三电平(three level)信号。这意味着符号数据D1D2至少使用三个电压电平，例如高电压电平H、低电压电平L和中间电压电平M以表示数据状态。在一个实施例中，中间电压电平M分别是高和低电压电平H和L的算术平均值。
图2B是发射机202的时序图。第一发射电路210发射第一输入信号TX_D1作为用于发射机时钟TCLK1的位时间A的第一发射信号TX_D1’。在双倍数据率设备中，第一发射电路210在第一发射器时钟TCLK1的下降和上升沿发射。第一发射信号TX_D1’是与第一发射机时钟TCLK1同步的第一输入信号TX_D1的型式。
第二发射电路212发射用于发射机时钟TCLK2的位时间B的第二输入信号TX_D2。在双倍数据率设备中，第二发射电路212在第二发射机时钟TCLK2的下降和上升沿发射。第二发射机信号TX_D2’是与第二发射机时钟TCLK2同步的第二输入信号TX_D2的型式。
节点214叠加彼此异相的第一和第二发射信号TX_D1’和TX_D2’。在一个实施例中，节点214叠加彼此异相90度的第一和第二发射信号TX_D1’和TX_D2’。叠加节点214生成符号数据D1D2。
符号数据D1D2编码不同状态或符号。符号是以预定时间单元，例如位时间A或B的唯一信号形状。符号数据D1D2包括相对于第一发射机参考时钟TCLK1的符号序列S2-S7-S4-S5-S3-S3-S2-S5-S2和相对于第二发射机参考时钟TCLK2的序列S6-S5-S6-S1-S3-S3-S6-S1-S6。
图3A和3B是与图1中所示的存储器接口有关的符号定义实施例的时序图。参考图3A，符号数据D1D2采用两位数据。因为通过异相输入信号的叠加创建符号数据D1D2，一个两位数据是相对于位时间A的第一输入信号TX_D1的全位数据(full bit data)和TX_D2的两个半位(half bit)。相对于位时间B，符号数据D1D2包括第二输入信号TX_D2的全位数据和第一输入信号TX_D1的两个半位。
在一个实施例中，符号S2是TX_D1的全位数据A3和TX_D2的第二半位B2和第一半位B3的叠加。S2的第一半位是由TX_D1的A3的第一半位叠加B2的第二半位产生的逻辑高H。S2的第二半位是由TX_D1的A3的第二半位叠加TX_D2的B3的第一半位产生的逻辑中M。因此，符号S2具有H和M序列。
符号S3具有H与H序列。符号S5具有L与M序列。符号S6具有M与L序列。符号S7具有L与L序列。
除符号S4外，所有符号具有对应于第一和第二输入信号TX_D1和TX_D2的组合的唯一信号形状。符号S4具有二重性。在第一种情况下，符号S4包括TX_D1的全位数据A7和B6的第二半位和B7的第一半位的叠加。数据A7是逻辑H以及数据B6和B7是L。在第二种情况下，符号S4包括TX_D2’的全位数据C7和D6的第二半位以及D7的第一半位的叠加。数据C7是逻辑L以及数据D6和D7是逻辑H。对本领域的普通技术人员来说，符号S4的全位数据是半位数据的倒数应当是显而易见的。接收机104将使用这一关系来解释符号S4。
图4A是图1A所示的接收机104的实施例的框图。参考图1和4A，接收机404分别包括第一和第二接收电路410和420。第一和第二接收电路410和420接收符号数据D1D2。第一接收电路410响应第一接收时钟RCLK1和RCLK1B，通过解释符号数据D1D2来生成信号RX_D1。同样地，第二电路420响应第二接收时钟RCLK2和RCLK2B，通过解释符号数据D1D2来生成信号RX_D2。
第一接收电路410生成信号RX_D1_even和RX_D1_odd并将它们提供到第二接收电路420。第二接收电路420生成信号RX_D2_even和RX_D2_odd并将它们提供到第一接收电路410。
图4B是图4A中所示的第一接收电路410的框图。参考图4A-B，接收机410包括响应中间参考电压VrefM，分别能生成第一偶和奇数据信号RX_D1_even’和RX_D1_odd’的第一检测器411。放大器411_a将符号数据D1D2与中间参考电压VrefM进行比较，将比较结果提供到积分器411_b和411_c以及读出电路(sense circuit)411_d和411_e。在一个实施例中，放大器411_a是差分放大器。积分器411_b以及读出电路411_d响应第一接收时钟RCLK1操作。积分器411_c和读出电路411_e响应时钟RCLK1b操作。位时间积分器411_b求时钟RCLK1的高电平期间的放大器411_a的输出的积分。读出电路411_d确定和维持时钟RCLK1的低电平期间的积分器411_b的输出。同样地，位时间积分器411_c求时钟RCLK1b的高电平期间的放大器411_a的输出。读出电路411_e确定和维持时钟RCLK1b的低电平期间的积分器411_c的输出。在一个实施例中，时钟RCLK1相对于时钟RCLK1b异相达例如180度，如图5所示。
第二检测器412能响应高和低参考电压VrefH和VrefL，分别生成第一偶和奇选择信号DATASEL1_e和DATASEL0_o。第二检测器412响应时钟RCLK1_1st和RCLK1_2nd操作。放大器412_a将符号数据D1D2与高低参考电压VrefH和VrefL比较，将结果提供到积分器412_b至412_e以及读出放大器412_f至412_i。在一个实施例中，放大器412_a是折叠式放大器(folded amplifier)。当符号数据D1D2的电压电平位于VrefH和VrefL之间时，前置放大器412_a的输出是逻辑高。在所有其他情形中，放大器412_a的输出为逻辑低。对本领域的普通技术人员来说，这种逻辑能被颠倒并且仍然在本发明的范围内应当是显而易见的。
积分器412_b至412_e以及读出电路412_f至412_i响应时钟信号RCLK_1st、RCLK_2nd、RCLK1b_1st和RCLK1b_2nd操作，它们间的关系如图5所示。在一个实施例中，积分器412_b至412_e是例如半位时间积分器。读出电路411_d确定和保持积分器411_b的输出。读出电路411_e确定和保持积分器411_c的输出。读出电路412_f和412_g分别确定和保持积分412_b和412_c的输出。读出电路412_h和412_i分别确定和保持积分器412_d和412_e的输出。
逻辑门412_j和412_k分别逻辑地处理读出放大器412_f和412_g以及412_h和412_i的输出以便分别生成第一偶和奇选择信号DATASEL1_e和DATASEL0_o。信号DATASEL1_e当读出电路412_f和412_g的输出均为逻辑高时为逻辑高。另一方面，信号DATASEL1_e当读出电路412_f或412_g的输出为低时为逻辑低。同样地，信号DATASEL1_o当读出电路412_h和412_i的输出均为逻辑高时为逻辑高。另一方面，信号DATASEL1_o当读出电路412_h或412_i的输出为低时为逻辑高。
多路复用器413响应第一偶选择信号DATASEL1_e，在信号RX_D1_even’和RX_D2_odd间选择。以及多路复用器413响应第一奇选择信号DATASEL1_o，在信号RX_D1_odd’和RX_D2_even间选择。
在一个实施例中，当DATASEL1_e的逻辑值为高时，多路复用器413_e选择反相RX_D2_odd作为其输出。当DATASEL1_e的逻辑值为低时，多路复用器413_e选择RX_D1_even’作为其输出。在一个实施例中，当DATASEL1_o的逻辑值为高时，多路复用器413_o选择反向RX_D2_even作为其输出。当DATASEL1_0的逻辑值为低时，多路复用器413_o选择RX_D1_odd’作为其输出。
为实现双倍数据率操作，如从上述说明可以看出，接收机410具有偶和奇数数据通路。偶数据通路包括放大器411_a和412_a、积分器411_b(全位)、积分器412_b和412_c(半位)、读出电路411_d、411_f以及411_g，以及数据选择电路412_j。奇数据通路包括放大器411_a和412_a、积分器411_c(全位)、积分器412_d和412_e(半位)、读出电路411_e、411_h以及411_i，以及数据选择电路412_k。
接收机410覆盖下述基本操作：积分和读出以及锁存。例如，积分器411_b、412_b和412_c使用接收机参考信号RClk1、RClk1_1st以及RClK1_2nd求积分。同样地，读出和锁存电路411_e、412_h和412_i同时使用接收机参考时钟RClk1b、RClk1b_1st以及RClk1b_2nd来读出和锁存。
多路复用器415通过接收RX_D_even和RX_D1_odd生成输出信号RX_D1。图4C是图4A中所示的第二接收电路420的框图。由于图4C与图4B类似，因此简化其操作说明。
图5是如图4A-C所示的接收机参考时钟的时序图。参考图4A-C和5，接收机404包括两种参考时钟：全位定时时钟以及半位定时参考时钟。在一个实施例中，时钟RClk1和RClk1b是相对于彼此异相的全位定时时钟。在一个实施例中，时钟RClk1和RClk1b异相180度。在一个实施例中，另一方面，时钟RClk1_1st和RClk1_2nd是半位定时时钟。
由全位定时参考时钟RClk1生成半位定时时钟RClk1_1st和RClk1_2nd。在一个实施例中，半位参考时钟RClk_1st的位时间位于0度和90度之间。在一个实施例中，半位参考时钟RClk_2nd的位时间位于90度和180度之间。
由全位定时参考时钟RClk1b生成半位定时参考时钟RClk1b_1st和RClk1b_2nd。在一个实施例中，半位参考时钟RClk1b_1st的位时间位于180度和270度之间。在一个实施例中，半位参考时钟RClk1b_2nd的位时间位于270度和360度之间。
全位参考时钟RClk2和RClk2b与半位定时参考时钟RClk2_1st、RClk2_2nd、RClk2b_1st以及RClk2b_2nd间的关系与上述参考RCLK1和RCLK1b所述的关系类似。
图4c是图4A所示的第二接收电路420的框图。第一和第二接收电路410和420类似地操作。
图6是图1-6所示的电路100的操作的时序图。参考图1-6，标记为G1的图的部分对应于与发射机102(图2A中为202)有关的时序。符号数据D1D2通过发射机102被提供到接收机104。
G2部分对应于与接收电路410有关的时序以及G3部分对应于与第二接收电路420有关的时序。入站符号数据(inbound symbol data)D1D2由接收电路410和420接收，作为例如D1D2A和D1D2B。时间片T1至T8表示相对于时钟RClk1和RClk1b的全位时间。每个符号包括TX_D1’的全位数据以及TX_D2’的两个半位数据。
在G2的T3的例子中，第一接收电路410接收符号数据D1D2A的符号S2。符号S2是TX_D1’逻辑值高的一个全位数据以及TX_D2’逻辑值低和逻辑值高的两个半位数据。第一接收电路410根据RClk1、RClk1_1st以及RClk1_2nd，将符号S2解释为RX_D1_even’的一个全位数据。
在G3的T45的例子中，第二接收电路420接收符号数据D1D2B的符号S2。符号S2是TX_D2’逻辑值高的一个全位数据以及TX_D1’逻辑值高和逻辑值低的两个半位数据。第二接收电路420根据时钟RClk2b、RClk2b_1st以及RClk2b_2nd，将符号S2解释为RX_D1_odd’的一个全位数据。
在G2的T5的例子中，第一接收电路410接收符号数据D1D2A的符号S4。符号S4是TX_D1’逻辑值低的一个全位数据以及TX_D2’逻辑值高和逻辑值高的两个半位数据。第一接收电路410根据时钟RClk1、RClk1_1st以及RClk1_2nd，将符号S4解释为RX_D1_even’的一个全位数据。
图7是具有本发明的实施例的数据收发信机的框图。参考图7，半导体器件700可以是例如微处理器、控制器、存储器件或任何其他半导体器件。半导体器件700包括能接收和发射信号的数据收发信机701。数据收发信机包括共同连接到传输线路706上的发射机702和接收机704。
图8是用在如上述详细描述过的接收机104中的信号的电压电平。
已经示例说明和描述了本发明的原理，对本领域的技术人员来说，在不背离这些原理的情况下，能在排列和细节方面改进本发明是显而易见的。我们要求落在附加权利要求书的精神和范围内的所有改进的权利。

Claims (24)

1.一种半导体器件，包括：
发射机，能响应第一和第二时钟，分别将第一和第二输入信号编码为多位符号信号，所述第一时钟与所述第二时钟异相；以及
接收机，能响应第三和第四时钟，通过解码所述符号信号，分别生成第一和第二输出信号，并且能够生成第一和第二偶和奇数据；
其中，所述接收机包括：
第一接收电路，能响应所述第三时钟和一第五时钟，通过处理所述符号信号，生成所述第一输出信号，所述第五时钟与所述第三时钟异相，所述第一接收电路适于响应所述第三和第五时钟分别生成第一偶和奇数据；以及
第二接收电路，能响应所述第四时钟和一第六时钟，通过处理所述符号信号，生成所述第二输出信号，所述第六时钟与所述第四时钟异相，所述第二接收电路适于响应所述第四和第六时钟，分别生成第二偶和奇数据；以及
其中，所述第一接收电路包括：
第一检测器，能根据中间参考电压，生成所述第一偶和奇数据；
第二检测器，能根据高和低参考电压，通过检测中间电平数据，生成第一选择信号；以及
多路复用器，能响应所述选择信号，在所述第一偶和第二奇数据以及所述第一奇和第二偶数据之间选择。
2.如权利要求1所述的半导体器件，其中，所述多位符号信号为至少两位数据。
3.如权利要求2所述的半导体器件，其中，所述至少两位数据为三电平数据。
4.如权利要求3所述的半导体器件，其中，所述三电平数据包括第一、第二和第三电平。
5.如权利要求2所述的半导体器件，其中，所述至少两位数据为四电平数据。
6.如权利要求5所述的半导体器件，其中，所述四电平数据包括第一、第二、第三和第四电平。
7.如权利要求1所述的半导体器件，其中，所述第二时钟与所述第一时钟异相90度。
8.如权利要求1所述的半导体器件，其中，所述第四时钟与所述第三时钟异相90度。
9.如权利要求1所述的半导体器件，其中，所述符号信号包括多个符号。
10.如权利要求1所述的半导体器件，其中，所述发射机包括：
第一发射电路，能响应所述第一时钟，通过处理所述第一输入信号，生成第一发射信号；
第二发射电路，能响应所述第二时钟，通过处理所述第二输入信号，生成第二发射信号；以及
叠加节点，能通过叠加所述第一和第二发射信号，生成所述符号信号。
11.如权利要求1所述的半导体器件，
其中，所述第五时钟与所述第三时钟异相180度；以及
所述第六时钟与所述第四时钟异相180度。
12.一种半导体器件，包括：
发射机，能响应第一和第二时钟，分别将第一和第二输入信号编码为多位符号信号，所述第一时钟与所述第二时钟异相；以及
接收机，能响应第三和第四时钟，通过解码所述符号信号，分别生成第一和第二输出信号，并且能够生成第一和第二偶和奇数据；
其中，所述接收机包括：
第一接收电路，能响应所述第三时钟和一第五时钟，通过处理所述符号信号，生成所述第一输出信号，所述第五时钟与所述第三时钟异相，所述第一接收电路适于响应所述第三和第五时钟分别生成第一偶和奇数据；以及
第二接收电路，能响应所述第四时钟和一第六时钟，通过处理所述符号信号，生成所述第二输出信号，所述第六时钟与所述第四时钟异相，所述第二接收电路适于响应所述第四和第六时钟，分别生成第二偶和奇数据；以及
其中，所述第二接收电路包括：
第一检测器，能根据中间参考电压，生成所述第二偶和奇数据；
第二检测器，能根据高和低参考电压，通过检测中间电平数据，生成选择信号；以及
多路复用器，能响应所述选择信号，在所述第一和第二偶数据以及所述第一和第二奇数据之间选择。
13.一种半导体器件，包括：
发射装置，响应彼此异相的至少两种发射时钟，将输入数据编码为多位符号数据；以及
接收装置，响应至少两个接收时钟，通过解码所述符号数据，生成输出数据；
其中，所述接收装置包括：
第一接收电路装置，能响应所述至少两个接收时钟的一个，通过处理所述符号数据，生成第一输出数据以及第一偶和奇数据；以及
第二接收电路装置，能响应所述至少两个接收时钟的另一个，通过处理所述符号数据，生成第二输出数据以及第二偶和奇数据；。
其中，所述第一接收电路装置将所述第一偶和奇数据提供到所述第二接收电路装置，而所述第二接收电路装置将所述第二偶和奇数据提供到所述第一接收电路装置；
其中，所述第一接收电路装置包括：
第一检测装置，能根据中间参考电压，生成第一偶前(first preeven)和奇前(pre odd)数据；
第二检测装置，能根据高和低参考电压，通过检测中间电平数据，生成第一奇和偶选择信号；以及
第一多路复用装置，能响应所述第一奇和偶选择信号，分别在所述第一奇前和偶前数据与所述第二偶和奇数据之间选择。
14.如权利要求13所述的半导体器件，其中，所述多位符号数据是至少两位数据。
15.如权利要求13所述的半导体器件，其中，所述至少两个发射时钟彼此异相90度。
16.如权利要求13所述的半导体器件，其中，所述至少两个接收时钟彼此异相90度。
17.如权利要求13所述的半导体器件，其中，所述发射装置包括：
第一发射电路装置，能响应所述至少两个发射时钟的一个，通过处理所述输入数据，生成第一发射信号；
第二发射电路装置，能响应所述至少两个发射时钟的另一个，通过处理所述输入数据，生成第二发射信号；以及
叠加装置，能通过叠加所述第一和第二发射信号，生成所述符号数据。
18.如权利要求13所述的半导体器件，其中，所述第一接收电路装置进一步包括：
第一生成装置，响应所述接收时钟的一个，生成第一偶和奇数据。
19.如权利要求18所述的半导体器件，其中，所述第二接收电路装置包括：
第三检测装置，能根据所述中间参考电压，生成第二偶前和奇前数据；
第四检测装置，能根据所述高和低参考电压，通过检测中间电平数据，生成所述第二奇和偶选择信号；以及
第二多路复用装置，能响应所述第二偶和奇选择信号，分别在所述第二偶前和奇前数据与第一偶和奇数据之间选择。
20.如权利要求19所述的半导体器件，其中所述第二接收电路装置进一步包括：
第二生成装置，响应所述接收时钟的另一个，生成第二偶和奇数据。
21.一种接收机，包括：
第一接收电路，能响应第一和第二时钟，通过处理符号数据，生成第一输出数据和第一偶和奇数据，所述第一输出数据为一位数据，所述符号数据为多位数据，所述第一接收电路能够接收第二偶和奇数据；以及
第二接收电路，能响应第三和第四时钟，通过处理所述符号数据，生成第二输出数据和第二偶和奇数据，所述第二输出数据为一位数据，所述第二接收电路能够接收所述第一偶和奇数据；
其中，所述第二时钟与所述第一时钟异相以及所述第四时钟与所述第三时钟异相；以及
其中，所述第一接收电路包括：
第一检测器，能响应中间参考电压，生成第一奇前和偶前数据；
第二检测器，能响应高和低参考电压，通过检测中间电压数据，生成第一奇和偶选择信号；以及
多路复用器，能响应所述第一偶选择信号，在所述第一偶前数据和所述第二奇数据间选择，以及响应所述第一奇选择信号，在所述第一奇前数据和所述第二偶数据之间选择。
22.如权利要求21所述的接收机，
其中，所述第二检测器能响应分别从所述第一和第二时钟导出的多个第一和多个第二相位时钟操作，所述第一相位时钟具有不同于所述第一时钟的占空比，以及所述第二相位时钟具有与所述第二时钟不同的占空比。
23.如权利要求21所述的接收机，所述第二接收电路包括：
第三检测器，能响应所述中间参考电压，生成第二奇前和偶前数据；
第四检测器，能响应所述高和低参考电压，通过检测中间电平数据，生成第二奇和偶选择信号；以及
多路复用器，响应所述第二偶选择信号，在所述第二偶前数据和所述第一偶数据之间选择，以及响应所述第二奇选择信号，在所述第二奇前数据和所述第一奇数据之间选择。
24.如权利要求23所述的接收机，
其中，所述第四检测器能响应分别从所述第三和第四时钟导出的多个第三和多个第四相位时钟操作，所述第三相位时钟具有不同于所述第三时钟的占空比，以及所述第四相位时钟具有与所述第四时钟不同的占空比。
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