JP2856575B2 - 多重変換器 - Google Patents
多重変換器Info
- Publication number
- JP2856575B2 JP2856575B2 JP3214250A JP21425091A JP2856575B2 JP 2856575 B2 JP2856575 B2 JP 2856575B2 JP 3214250 A JP3214250 A JP 3214250A JP 21425091 A JP21425091 A JP 21425091A JP 2856575 B2 JP2856575 B2 JP 2856575B2
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- JP
- Japan
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- signal
- cmi
- converter
- input
- converted
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- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、同一伝送速度を有しか
つ同期のとれた第１系統，第２系統の２値信号を各々Ｃ
ＭＩ符号器を介して１系統の信号に変換する多重変化器
に関し、特にＣＭＩ符号変換された信号の多重回路に関
するものである。
つ同期のとれた第１系統，第２系統の２値信号を各々Ｃ
ＭＩ符号器を介して１系統の信号に変換する多重変化器
に関し、特にＣＭＩ符号変換された信号の多重回路に関
するものである。
【０００２】
【従来の技術】従来のＣＭＩ符号変換を前提とした２系
統の信号の多重変換器においては、パラレル信号をシフ
トレジスタ等を介して２倍以上の伝送速度のシリアル信
号に変換しているのが普通である。
統の信号の多重変換器においては、パラレル信号をシフ
トレジスタ等を介して２倍以上の伝送速度のシリアル信
号に変換しているのが普通である。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の多重変換器は、シリアル信号速度がパラレル信号速
度の２倍以上になるため、パラレル信号伝送時に比べ
て、伝送路および受信回路の周波数帯域を広げる必要が
あった。
来の多重変換器は、シリアル信号速度がパラレル信号速
度の２倍以上になるため、パラレル信号伝送時に比べ
て、伝送路および受信回路の周波数帯域を広げる必要が
あった。
【０００４】本発明は以上の点に鑑みてなされたもの
で、その目的は、 同一伝送速度を有しかつ同期のとれ
た２系統の２値信号を、伝送速度を変えずに多重化でき
る多重変換器を提供することにある。
で、その目的は、 同一伝送速度を有しかつ同期のとれ
た２系統の２値信号を、伝送速度を変えずに多重化でき
る多重変換器を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、同一伝送速度を有しかつ同期のとれた第
１系統，第２系統の２値信号を、２個のＣＭＩ符号器を
各々介したのち、１系統の信号に変換する多重変換器に
おいて、第１系統，第２系統の２値信号が入力され、そ
の２系統の２値信号の異なる論理を検出する論理比較回
路と、この論理比較回路から出力する制御信号により、
１つのＣＭＩ符号器で変換される信号「１」のＣＭＩ符
号「００」または「１１」の入力に対して「００」に変
換する第１の変換器と、前記論理比較回路の制御信号に
よって、もう１つのＣＭＩ符号器で変換される信号
「１」のＣＭＩ符号「００」または「１１」の入力に対
し「１１」に変換する第２の変換器と、これら第１，第
２の変換器で変換される出力信号を加算する電圧加算器
とを備えたものである。
めに本発明は、同一伝送速度を有しかつ同期のとれた第
１系統，第２系統の２値信号を、２個のＣＭＩ符号器を
各々介したのち、１系統の信号に変換する多重変換器に
おいて、第１系統，第２系統の２値信号が入力され、そ
の２系統の２値信号の異なる論理を検出する論理比較回
路と、この論理比較回路から出力する制御信号により、
１つのＣＭＩ符号器で変換される信号「１」のＣＭＩ符
号「００」または「１１」の入力に対して「００」に変
換する第１の変換器と、前記論理比較回路の制御信号に
よって、もう１つのＣＭＩ符号器で変換される信号
「１」のＣＭＩ符号「００」または「１１」の入力に対
し「１１」に変換する第２の変換器と、これら第１，第
２の変換器で変換される出力信号を加算する電圧加算器
とを備えたものである。
【０００６】また本発明の別の発明は、上記のものにお
いて、第１の変換器は、論理比較回路の制御信号が入力
された時に、１つのＣＭＩ符号器で変換される信号
「１」のＣＭＩ符号「００」または「１１」の入力に対
して「１１」に変換する機能を有し、第２の変換器は、
論理比較回路の制御信号が入力された時に、もう１つの
ＣＭＩ符号器で変換される信号「１」のＣＭＩ符号「０
０」または「１１」の入力に対して「００」に変換する
機能を有するものである。
いて、第１の変換器は、論理比較回路の制御信号が入力
された時に、１つのＣＭＩ符号器で変換される信号
「１」のＣＭＩ符号「００」または「１１」の入力に対
して「１１」に変換する機能を有し、第２の変換器は、
論理比較回路の制御信号が入力された時に、もう１つの
ＣＭＩ符号器で変換される信号「１」のＣＭＩ符号「０
０」または「１１」の入力に対して「００」に変換する
機能を有するものである。
【０００７】
【作用】本発明においては、パラレル−シルアル変換に
２値から３値への符号変換を行うことにより、２系統の
２値信号を伝送速度を変えずに多重化することが可能に
なる。
２値から３値への符号変換を行うことにより、２系統の
２値信号を伝送速度を変えずに多重化することが可能に
なる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明による多重変換器の一実施例を示すブ
ロック図である。図１において、１及び２は同一伝送速
度を有しかつ同期のとれた第１系統，第２系統の２値信
号ＩＮ1，ＩＮ2がそれぞれ入力されるＣＭＩ符号器、３
はこの２系統の２値信号ＩＮ1，ＩＮ2の異なる論理を検
出する排他的論理和回路等からなる論理比較回路であ
る。また、４は論理比較回路３から出力する制御信号が
入力されると前記ＣＭＩ符号器１で符号変換された信号
「１」のＣＭＩ符号「００」または「１１」の入力に対
して「００」に変換する第１の変換器、５は同じく論理
比較回路３の制御信号が入力されると前記ＣＭＩ符号器
２で符号変換された信号「１」のＣＭＩ符号「００」ま
たは「１１」の入力に対し「１１」に変換する第２の変
換器であり、６は電圧加算器である。
る。図１は本発明による多重変換器の一実施例を示すブ
ロック図である。図１において、１及び２は同一伝送速
度を有しかつ同期のとれた第１系統，第２系統の２値信
号ＩＮ1，ＩＮ2がそれぞれ入力されるＣＭＩ符号器、３
はこの２系統の２値信号ＩＮ1，ＩＮ2の異なる論理を検
出する排他的論理和回路等からなる論理比較回路であ
る。また、４は論理比較回路３から出力する制御信号が
入力されると前記ＣＭＩ符号器１で符号変換された信号
「１」のＣＭＩ符号「００」または「１１」の入力に対
して「００」に変換する第１の変換器、５は同じく論理
比較回路３の制御信号が入力されると前記ＣＭＩ符号器
２で符号変換された信号「１」のＣＭＩ符号「００」ま
たは「１１」の入力に対し「１１」に変換する第２の変
換器であり、６は電圧加算器である。
【０００９】ここで、第１系統，第２系統の２値信号Ｉ
Ｎ1，ＩＮ2として、例えば図２(a)及び(b)に示すような
信号ａ，ｂが各々ＣＭＩ符号器１，２に入力されると、
これら２値信号は図２(c)及び(d)に示すＣＭＩ符号化信
号ｃ，ｄに変換される。そしてこのＣＭＩ符号信号ｃは
さらに第１の変換器４を介して、他方のＣＭＩ符号信号
ｄはさらに第２の変換器５を介して、共に電圧加算器６
に入力される。
Ｎ1，ＩＮ2として、例えば図２(a)及び(b)に示すような
信号ａ，ｂが各々ＣＭＩ符号器１，２に入力されると、
これら２値信号は図２(c)及び(d)に示すＣＭＩ符号化信
号ｃ，ｄに変換される。そしてこのＣＭＩ符号信号ｃは
さらに第１の変換器４を介して、他方のＣＭＩ符号信号
ｄはさらに第２の変換器５を介して、共に電圧加算器６
に入力される。
【００１０】一方、２系統の２値信号ＩＮ1，ＩＮ2とし
ての図２(a)及び(b)に示す信号ａ，ｂは論理比較回路３
に入力されており、その出力が各変換器４，５に制御信
号ｅとして入力される。すなわち、論理比較回路３は２
値信号ＩＮ1，ＩＮ2の論理が異なる場合有効な制御信号
ｅを出力し、それらＩＮ1，ＩＮ2 の論理が同一の場合
無効な制御信号ｅを出力する（図２(e)参照）。
ての図２(a)及び(b)に示す信号ａ，ｂは論理比較回路３
に入力されており、その出力が各変換器４，５に制御信
号ｅとして入力される。すなわち、論理比較回路３は２
値信号ＩＮ1，ＩＮ2の論理が異なる場合有効な制御信号
ｅを出力し、それらＩＮ1，ＩＮ2 の論理が同一の場合
無効な制御信号ｅを出力する（図２(e)参照）。
【００１１】これにより、第１の変換器４は論理比較回
路３からの制御信号が有効の場合、２値信号ＩＮ1の
「１」のＣＭＩ符号「００」または「１１」の入力に対
して「００」に変換して電圧加算器６に出力し、制御信
号が無効の場合、２値信号ＩＮ1の「１」のＣＭＩ符号
を通過する機能をもつ（図２(f)）。また、第２の変換
器５は論理比較回路３からの制御信号が有効の場合、２
値信号ＩＮ2の「１」のＣＭＩ符号「００」または「１
１」の入力に対して「１１」に変換して電圧加算器６に
出力し、制御信号が無効の場合ＩＮ1の「１」のＣＭＩ
符号を通過する機能をもつ（図２(g)）。
路３からの制御信号が有効の場合、２値信号ＩＮ1の
「１」のＣＭＩ符号「００」または「１１」の入力に対
して「００」に変換して電圧加算器６に出力し、制御信
号が無効の場合、２値信号ＩＮ1の「１」のＣＭＩ符号
を通過する機能をもつ（図２(f)）。また、第２の変換
器５は論理比較回路３からの制御信号が有効の場合、２
値信号ＩＮ2の「１」のＣＭＩ符号「００」または「１
１」の入力に対して「１１」に変換して電圧加算器６に
出力し、制御信号が無効の場合ＩＮ1の「１」のＣＭＩ
符号を通過する機能をもつ（図２(g)）。
【００１２】そのため、電圧加算器６は、各々変換器
４，５で変換された図２(f)及び(g)に示す出力信号ｆ，
ｇを加算することにより、図２(h)に示すような３値の
信号ｈが出力ＯＵＴとして得られる。このとき、シルア
ル−パラレル変換器に、α，βなる閾値を設け、立上り
遷移を監視する回路を構成することにより、元の２値信
号ａ，ｂ（図２(a)，(b)）が再生されることになる。
４，５で変換された図２(f)及び(g)に示す出力信号ｆ，
ｇを加算することにより、図２(h)に示すような３値の
信号ｈが出力ＯＵＴとして得られる。このとき、シルア
ル−パラレル変換器に、α，βなる閾値を設け、立上り
遷移を監視する回路を構成することにより、元の２値信
号ａ，ｂ（図２(a)，(b)）が再生されることになる。
【００１３】なお、本発明は図１の実施例のものに限ら
ず、第１の変換器４と第２の変換器５との機能を置き換
えてもよい。すなわち、第１の変換器４に、論理比較回
路３から制御信号が入力されたとき２値信号「１」のＣ
ＭＩ符号「００」または「１１」の入力に対して「１
１」に変換する機能を持たせ、第２の変換器５には、同
じく論理比較回路３から制御信号が入力されたとき２値
信号「１」のＣＭＩ符号「００」または「１１」の入力
に対して「００」に変換する機能を持たせてもよく、上
記実施例と同様の効果を有する。
ず、第１の変換器４と第２の変換器５との機能を置き換
えてもよい。すなわち、第１の変換器４に、論理比較回
路３から制御信号が入力されたとき２値信号「１」のＣ
ＭＩ符号「００」または「１１」の入力に対して「１
１」に変換する機能を持たせ、第２の変換器５には、同
じく論理比較回路３から制御信号が入力されたとき２値
信号「１」のＣＭＩ符号「００」または「１１」の入力
に対して「００」に変換する機能を持たせてもよく、上
記実施例と同様の効果を有する。
【００１４】
【発明の効果】以上説明したように本発明は、２系統の
２値信号を各々ＣＭＩ符号器を介して１系統の信号に多
重変換する際に、パラレル−シルアル変換に２値から３
値への符号変換を行うようにしたので、シルアル化され
た伝送路及び受信回路の周波数帯域を広げる必要がない
という効果がある。
２値信号を各々ＣＭＩ符号器を介して１系統の信号に多
重変換する際に、パラレル−シルアル変換に２値から３
値への符号変換を行うようにしたので、シルアル化され
た伝送路及び受信回路の周波数帯域を広げる必要がない
という効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の各部のタイミングチャートである。
１，２ ＣＭＩ符号器 ３ 論理比較回路 ４ 第１の変換器 ５ 第２の変換器 ６ 電圧加算器
フロントページの続き (56)参考文献 特開 平２−119352（ＪＰ，Ａ) 特開 昭62−142435（ＪＰ，Ａ) 特開 昭55−117362（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 15/00 H04L 25/49
Claims (2)
- 【請求項１】 同一伝送速度を有しかつ同期のとれた第
１系統，第２系統の２値信号を、２個のＣＭＩ符号器を
各々介したのち、１系統の信号に変換する多重変換器に
おいて、 前記第１系統，第２系統の２値信号が入力され、その２
系統の２値信号の異なる論理を検出する論理比較回路
と、 この論理比較回路から出力する制御信号により、前記１
つのＣＭＩ符号器で変換される信号「１」のＣＭＩ符号
「００」または「１１」の入力に対して「００」に変換
する第１の変換器と、 前記論理比較回路から出力する制御信号によって、前記
もう１つののＣＭＩ符号器で変換される信号「１」のＣ
ＭＩ符号「００」または「１１」の入力に対し「１１」
に変換する第２の変換器と、 前記第１及び第２の変換器で変換される各出力信号を加
算する電圧加算器と、を備えたことを特徴とする多重変
換器。 - 【請求項２】 請求項１において、第１の変換器は、論
理比較回路の制御信号が入力された時に、１つのＣＭＩ
符号器で変換される信号「１」のＣＭＩ符号「００」ま
たは「１１」の入力に対して「１１」に変換する機能を
持ち、 第２の変換器は、論理比較回路の制御信号が入力された
時に、もう１つのＣＭＩ符号器で変換される信号「１」
のＣＭＩ符号「００」または「１１」の入力に対して
「００」に変換する機能を持つことを特徴とする多重変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214250A JP2856575B2 (ja) | 1991-08-01 | 1991-08-01 | 多重変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214250A JP2856575B2 (ja) | 1991-08-01 | 1991-08-01 | 多重変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537494A JPH0537494A (ja) | 1993-02-12 |
| JP2856575B2 true JP2856575B2 (ja) | 1999-02-10 |
Family
ID=16652656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214250A Expired - Lifetime JP2856575B2 (ja) | 1991-08-01 | 1991-08-01 | 多重変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856575B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555498B1 (ko) * | 2003-04-18 | 2006-03-03 | 삼성전자주식회사 | 데이터 전송속도를 향상시키는 송신기, 수신기 및 이를포함하는 데이터 인터페이스 시스템 |
| JP2018113088A (ja) | 2017-01-12 | 2018-07-19 | 株式会社東芝 | 記憶装置、コントローラ回路、及び記録再生方法 |
-
1991
- 1991-08-01 JP JP3214250A patent/JP2856575B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0537494A (ja) | 1993-02-12 |
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