RU2001126575A - Гибкий интерфейс и способ его применения - Google Patents
Гибкий интерфейс и способ его примененияInfo
- Publication number
- RU2001126575A RU2001126575A RU2001126575/09A RU2001126575A RU2001126575A RU 2001126575 A RU2001126575 A RU 2001126575A RU 2001126575/09 A RU2001126575/09 A RU 2001126575/09A RU 2001126575 A RU2001126575 A RU 2001126575A RU 2001126575 A RU2001126575 A RU 2001126575A
- Authority
- RU
- Russia
- Prior art keywords
- data
- clock signal
- output
- input
- period
- Prior art date
Links
- 230000000875 corresponding Effects 0.000 claims 9
- 230000000295 complement Effects 0.000 claims 2
- 241000282326 Felis catus Species 0.000 claims 1
- 230000003993 interaction Effects 0.000 claims 1
- PNDPGZBMCMUPRI-UHFFFAOYSA-N iodine Chemical compound II PNDPGZBMCMUPRI-UHFFFAOYSA-N 0.000 claims 1
- 229910052740 iodine Inorganic materials 0.000 claims 1
- 239000011630 iodine Substances 0.000 claims 1
- 230000001360 synchronised Effects 0.000 claims 1
Claims (26)
1. Интерфейс, имеющий первое запоминающее устройство для хранения первого набора данных, второе запоминающее устройство для хранения второго набора данных и соединенные с этими первым и вторым запоминающими устройствами схемы, предназначенные для последовательного вывода в ответ по меньшей мере на один управляющий сигнал первых данных из первого запоминающего устройства и вторых данных из второго запоминающего устройства, при этом указанные данные хранятся в первом и втором запоминающих устройствах в течение заданного количества периодов первого тактового сигнала, а первая и вторая схемы выбора имеют по выходу, соединенному с соответствующими входами первого и второго запоминающих устройств и имеют по первому входу для приема потока данных и по второму входу, соединенному с соответствующим выходом первого и второго запоминающих устройств, причем указанные первая и вторая схемы выбора выполнены с возможностью выбора предназначенного для последующего вывода сигнала на одном из указанных первых или вторых входах в ответ на первый и второй управляющий сигналы.
2. Интерфейс по п.1, в котором указанный вывод синхронизирован со вторым тактовым сигналом.
3. Интерфейс по п.2, в котором период второго тактового сигнала равен периоду первого тактового сигнала.
4. Интерфейс по любому из предыдущих пунктов, в котором первое и второе запоминающие устройства выполнены с возможностью приема потока данных, состоящего из множества данных.
5. Интерфейс по любому из предыдущих пунктов, в котором первое запоминающее устройство выполнено с возможностью фиксации данных по первому заданному фронту второго тактового сигнала, а второе запоминающее устройство выполнено с возможностью фиксации данных по второму заданному фронту второго тактового сигнала.
6. Интерфейс по п.5, в котором второй тактовый сигнал получают на основании тактового сигнала, принимаемого от передающего устройства.
7. Интерфейс по любому из предыдущих пунктов, в котором период первого и второго управляющих сигналов в два раза превышает период первого тактового сигнала, а второй управляющий сигнал является дополнением к первому управляющему сигналу.
8. Интерфейс по любому из предыдущих пунктов, в котором первая и вторая схемы выбора представляют собой соответственно первый и второй мультиплексоры.
9. Интерфейс по п.1, в котором схемы, предназначенные для избирательного последовательного вывода первых и вторых данных, содержат мультиплексор, имеющий первый вход для приема первых данных и второй вход для приема вторых данных, при этом указанный мультиплексор выбирает для вывода первые или вторые данные в ответ на управляющий сигнал выбора, период которого в заданное число раз превышает период первого тактового сигнала.
10. Интерфейс по п.9, в котором период управляющего сигнала выбора в два раза превышает период первого тактового сигнала.
11. Интерфейс по п.1, в котором схемы, предназначенные для избирательного последовательного вывода первых и вторых данных, имеют первую схему-защелку, вход которой предназначен для приема первых данных, вторую схему-защелку, вход которой предназначен для приема вторых данных, и мультиплексор, первый вход которого соединен с выходом первой схемы-защелки, а второй его вход соединен с выходом второй схемы-защелки и который выполнен с возможностью выбора предназначенных для последующего вывода первых или вторых данных в ответ управляющий сигнал выбора, период которого в заданное число раз превышает период первого тактового сигнала, при этом первая и вторая схемы-защелки сохраняют данные по первому и второму заданным уровням первого тактового сигнала.
12. Интерфейс по п.11, в котором первый запоминающий элемент имеет третью схему-защелку, а второй запоминающий элемент имеет четвертую схему-защелку, при этом третья схема-защелка является прозрачной схемой-защелкой, сохраняющей данные по первому заданному уровню второго тактового сигнала, а четвертая схема-защелка является прозрачной схемой-защелкой, сохраняющей данные по уровню, являющемуся дополнением к указанному заданному первому уровню тактового сигнала.
13. Интерфейс по п.12, имеющий также третий и четвертый мультиплексоры, выходы которых соответственно соединены с третьей и четвертой схемами-защелками и которые имеют по первому входу для приема потока данных и по второму входу, соединенному с выходом соответственно третьей и четвертой схем-защелок, при этом третий мультиплексор выполнен с возможностью выбора указанных первого или второго входов в ответ на первый стробирующий импульс, а четвертый мультиплексор выполнен с возможностью выбора указанных первого или второго входов в ответ на второй стробирующий импульс, являющийся дополнением к первому стробирующему импульсу.
14. Интерфейс по п.1, имеющий множество М первых мультиплексоров, каждый из которых имеет первый вход для приема потока данных и выход, множество М первых схем-защелок, каждая из которых имеет вход, соединенный с выходом соответствующего первого мультиплексора, и каждая из которых имеет первый выход и второй выход, соединенный со вторым входом соответствующего первого мультиплексора, множество М вторых мультиплексоров, каждый из которых имеет первый вход для приема потока данных и выход, множество М вторых схем-защелок, каждая из которых имеет пару защелок, при этом первая защелки из указанной пары имеет вход, соединенный с выходом соответствующего второго мультиплексора, и выход, а вторая защелка из указанной пары имеет вход, соединенный с выходом указанной первой защелки в их паре, и выход, соединенный со вторым входом соответствующего второго мультиплексора, множество третьих схем-защелок, каждая из которых имеет вход, соединенный с первым выходом одной из соответствующих первых схем-защелок, и выход, соединенный с соответствующим входом третьего мультиплексора, и множество четвертых защелок, каждая из которых имеет вход, соединенный с выходом первой защелки из их пары, и выход, соединенный с соответствующим входом третьего мультиплексора, который выполнен с возможностью вывода последовательности данных в ответ на управляющий сигнал выбора, который содержит множество к сигналов, при этом полупериод первого сигнала из множества к сигналов равен периоду первого тактового сигнала, каждая из первых и вторых схем-защелок выполнена с возможностью срабатывания в ответ на второй тактовой сигнал, полупериод которого равен периоду первого тактового сигнала, а каждая из третьих схем-защелок выполнена с возможностью срабатывания в ответ на первый тактовый сигнал.
15. Интерфейс по п.14, в котором первый тактовый сигнал представляет собой локальный тактовый сигнал микросхемы, а второй тактовый сигнал представляет собой тактовый сигнал ввода-вывода.
16. Интерфейс по п.14, в котором величина 2(k-l) равняется М.
17. Способ обеспечения взаимодействия между интегральными схемами, заключающийся в том, что сохраняют первый набор данных в первом запоминающем устройстве, в котором каждые данные из первого их набора хранятся в течение заданного количества периодов первого тактового сигнала, сохраняют второй набор данных во втором запоминающем устройстве, в котором каждые данные из второго их набора хранятся в течение заданного числа периодов первого тактового сигнала, последовательно выводят первые данные из первого запоминающего устройства и вторые данные из второго запоминающего устройства за счет соединения схемы с первым и вторым запоминающими устройствами и подачи в эту схему управляющего сигнала, период которого в заданное число раз превышает период первого тактового сигнала, принимают поток данных на первом входе первой и второй схем выбора, выходные сигналы первого и второго запоминающих устройств передают на второй вход первой и второй схем выбора соответственно, в ответ на первый сигнал выбора каждые данные из первого их набора передают из первой схемы выбора в первое запоминающее устройство и в ответ на второй сигнал выбора передают каждые данные из второго их набора из второй схемы выбора во второе запоминающее устройство.
18. Способ по п.17, в котором данные первого и второго их наборов содержат множество данных, принимаемых в потоке данных.
19. Способ по п.17, в котором первый и второй сигналы выбора являются взаимно дополняющими сигналами.
20. Способ по п.17, в котором период первого и второго сигналов выбора в два раза превышает период первого тактового сигнала.
21. Способ по п.17, в котором период первого и второго сигналов выбора в заданное число раз превышает период первого тактового сигнала.
22. Способ по п.17, в котором дополнительно осуществляют инициализацию первого и второго сигналов выбора.
23. Способ по п.22, в котором инициализация первого и второго сигналов выбора заключается в том, что передают предварительно выбранный поток данных и в соответствии с этим предварительно выбранным потоком данных регулируют фазу первого и второго сигналов выбора.
24. Способ по п.23, в котором для регулирования фазы каждого сигнала выбора дополнительно выбирают фазу, на которой первые заданные данные в потоке данных перехватываются первым запоминающим элементом, а вторые заданные данные перехватываются вторым запоминающим элементом.
25. Способ по п.23, в котором поток данных содержит синхронизирующую последовательность или комбинацию.
26. Система обработки данных, имеющая первое устройство обработки данных и второе устройство обработки данных, соединенное с первым устройством обработки данных гибким интерфейсом по любому из пп.1-13.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/263,661 | 1999-03-05 | ||
| US09/263,661 US6334163B1 (en) | 1999-03-05 | 1999-03-05 | Elastic interface apparatus and method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2001126575A true RU2001126575A (ru) | 2003-08-27 |
| RU2212048C2 RU2212048C2 (ru) | 2003-09-10 |
Family
ID=23002731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2001126575/09A RU2212048C2 (ru) | 1999-03-05 | 2000-03-03 | Гибкий интерфейс и способ его применения |
Country Status (17)
| Country | Link |
|---|---|
| US (2) | US6334163B1 (ru) |
| EP (1) | EP1166210B1 (ru) |
| JP (1) | JP4384819B2 (ru) |
| KR (1) | KR100457868B1 (ru) |
| CN (1) | CN1129853C (ru) |
| AT (1) | ATE239945T1 (ru) |
| AU (1) | AU2925000A (ru) |
| BR (1) | BRPI0009250B1 (ru) |
| CA (1) | CA2366898C (ru) |
| CZ (1) | CZ302550B6 (ru) |
| DE (1) | DE60002571T2 (ru) |
| ES (1) | ES2193940T3 (ru) |
| HU (1) | HUP0200283A3 (ru) |
| IL (2) | IL145275A0 (ru) |
| PL (1) | PL200520B1 (ru) |
| RU (1) | RU2212048C2 (ru) |
| WO (1) | WO2000054163A1 (ru) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE232317T1 (de) * | 1997-10-10 | 2003-02-15 | Rambus Inc | Verfahren und vorrichtung zur ausfallsicheren resynchronisation mit minimaler latenzzeit |
| US6636980B1 (en) * | 1999-08-19 | 2003-10-21 | International Business Machines Corporation | System for launching data on a bus by using first clock for alternately selecting data from two data streams and using second clock for launching data thereafter |
| US6775339B1 (en) * | 1999-08-27 | 2004-08-10 | Silicon Graphics, Inc. | Circuit design for high-speed digital communication |
| US6571346B1 (en) * | 1999-11-05 | 2003-05-27 | International Business Machines Corporation | Elastic interface for master-slave communication |
| US6542999B1 (en) * | 1999-11-05 | 2003-04-01 | International Business Machines Corp. | System for latching first and second data on opposite edges of a first clock and outputting both data in response to a second clock |
| US6675331B1 (en) * | 1999-12-22 | 2004-01-06 | Texas Instruments Incorporated | Testable transparent latch and method for testing logic circuitry that includes a testable transparent latch |
| US7031420B1 (en) | 1999-12-30 | 2006-04-18 | Silicon Graphics, Inc. | System and method for adaptively deskewing parallel data signals relative to a clock |
| JP2001195355A (ja) * | 2000-01-14 | 2001-07-19 | Sony Corp | データ処理回路 |
| US6977979B1 (en) * | 2000-08-31 | 2005-12-20 | Hewlett-Packard Development Company, L.P. | Enhanced clock forwarding data recovery |
| US7117126B2 (en) * | 2001-09-05 | 2006-10-03 | International Business Machines Corporation | Data processing system and method with dynamic idle for tunable interface calibration |
| JP3798292B2 (ja) * | 2001-10-31 | 2006-07-19 | 富士通株式会社 | データ同期化回路及び通信インターフェース回路 |
| US6661726B2 (en) * | 2002-01-09 | 2003-12-09 | International Business Machines Corporation | Multiple mode elastic data transfer interface |
| US6954870B2 (en) * | 2002-03-12 | 2005-10-11 | International Business Machines Corporation | Method for receiver delay detection and latency minimization for a source synchronous wave pipelined interface |
| US6934867B2 (en) * | 2002-05-17 | 2005-08-23 | International Business Machines Corporation | Digital system having a multiplicity of self-calibrating interfaces |
| US6891406B2 (en) * | 2003-01-09 | 2005-05-10 | International Business Machines Corporation | Method and apparatus for supplying a reference voltage for chip-to-chip communication |
| US7313210B2 (en) * | 2003-02-28 | 2007-12-25 | Hewlett-Packard Development Company, L.P. | System and method for establishing a known timing relationship between two clock signals |
| US7143304B2 (en) | 2003-05-30 | 2006-11-28 | Sun Microsystems, Inc. | Method and apparatus for enhancing the speed of a synchronous bus |
| KR100594294B1 (ko) * | 2004-09-21 | 2006-06-30 | 삼성전자주식회사 | 메모리 장치 및 데이터 트레이닝 방법 |
| US7254656B2 (en) | 2004-11-13 | 2007-08-07 | International Business Machines Corporation | Method and service and computer program code for broadcast of interface group bring-up in a multiprocessor computer system having multiple nodes |
| US7412618B2 (en) * | 2005-02-11 | 2008-08-12 | International Business Machines Corporation | Combined alignment scrambler function for elastic interface |
| US20060188046A1 (en) * | 2005-02-24 | 2006-08-24 | Broadcom Corporation | Prediction of an optimal sampling point for clock resynchronization in a source synchronous data channel |
| US7684534B2 (en) * | 2005-07-11 | 2010-03-23 | International Business Machines Corporation | Method and apparatus for handling of clock information in serial link ports |
| US20070098020A1 (en) * | 2005-10-27 | 2007-05-03 | Yee Ja | Methods and arrangements to model an asynchronous interface |
| US7752475B2 (en) * | 2006-06-27 | 2010-07-06 | International Business Machines Corporation | Late data launch for a double data rate elastic interface |
| US7734944B2 (en) * | 2006-06-27 | 2010-06-08 | International Business Machines Corporation | Mechanism for windaging of a double rate driver |
| US7739538B2 (en) * | 2006-06-27 | 2010-06-15 | International Business Machines Corporation | Double data rate chaining for synchronous DDR interfaces |
| US7783911B2 (en) * | 2006-06-27 | 2010-08-24 | International Business Machines Corporation | Programmable bus driver launch delay/cycle delay to reduce elastic interface elasticity requirements |
| US7882322B2 (en) * | 2006-06-27 | 2011-02-01 | International Business Machines Corporation | Early directory access of a double data rate elastic interface |
| US7739545B2 (en) * | 2006-09-13 | 2010-06-15 | International Business Machines Corporation | System and method to support use of bus spare wires in connection modules |
| US7624244B2 (en) * | 2007-06-22 | 2009-11-24 | International Business Machines Corporation | System for providing a slow command decode over an untrained high-speed interface |
| US7979616B2 (en) * | 2007-06-22 | 2011-07-12 | International Business Machines Corporation | System and method for providing a configurable command sequence for a memory interface device |
| JP5921264B2 (ja) * | 2012-03-09 | 2016-05-24 | キヤノン株式会社 | シリアル通信システムおよびその通信初期化の方法、並びにシリアル通信装置およびその通信初期化の方法 |
| US9645965B2 (en) * | 2013-03-15 | 2017-05-09 | Intel Corporation | Apparatus, system, and method for improving equalization with a hardware driven algorithm |
| US10274922B2 (en) * | 2013-04-16 | 2019-04-30 | Siemens Aktiengesellschaft | Programmable logic controller having low latency |
| CN104348889B (zh) * | 2013-08-09 | 2019-04-16 | 鸿富锦精密工业（深圳）有限公司 | 切换开关及电子装置 |
| US9547609B2 (en) * | 2013-10-25 | 2017-01-17 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Data interface for point-to-point communications between devices |
| DE102017217051A1 (de) | 2017-09-26 | 2019-03-28 | Spinner Gmbh | Vorrichtung und Verfahren zur Übertragung von Daten zwischen zwei physikalischen Schnittstellen |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060280A (en) * | 1986-09-30 | 1991-10-22 | Canon Kabushiki Kaisha | Masking control for image processing systems |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US5560017A (en) * | 1990-11-09 | 1996-09-24 | Wang Laboratories, Inc. | System with clock frequency controller responsive to interrupt independent of software routine and software loop repeatedly executing instruction to slow down system clock |
| WO1993018463A1 (en) * | 1992-03-06 | 1993-09-16 | Rambus, Inc. | Method and circuitry for minimizing clock-data skew in a bus system |
| US5229668A (en) | 1992-03-25 | 1993-07-20 | North Carolina State University Of Raleigh | Method and apparatus for high speed digital sampling of a data signal |
| US5424996A (en) * | 1992-09-29 | 1995-06-13 | Hewlett-Packard Company | Dual transparent latch |
| US5394106A (en) * | 1993-08-31 | 1995-02-28 | Gadzoox Microsystems | Apparatus and method for synthesis of signals with programmable periods |
| US5509038A (en) * | 1994-04-06 | 1996-04-16 | Hal Computer Systems, Inc. | Multi-path data synchronizer system and method |
| JPH07311735A (ja) | 1994-05-18 | 1995-11-28 | Hitachi Ltd | データ転送装置 |
| US5598113A (en) * | 1995-01-19 | 1997-01-28 | Intel Corporation | Fully asynchronous interface with programmable metastability settling time synchronizer |
| US5603050A (en) * | 1995-03-03 | 1997-02-11 | Compaq Computer Corporation | Direct memory access controller having programmable timing |
| US5835729A (en) * | 1996-09-13 | 1998-11-10 | Silicon Graphics, Inc. | Circuit to separate and combine color space component data of a video image |
| US5915128A (en) * | 1997-01-29 | 1999-06-22 | Unisys Corporation | Serial speed-matching buffer utilizing plurality of registers where each register selectively receives data from transferring units or sequentially transfers data to another register |
| US5838936A (en) | 1997-03-10 | 1998-11-17 | Emulex Corporation | Elastic bus interface data buffer |
| US6031847A (en) | 1997-07-01 | 2000-02-29 | Silicon Graphics, Inc | Method and system for deskewing parallel bus channels |
| US6041417A (en) * | 1998-06-04 | 2000-03-21 | Hewlett-Packard Company | Method and apparatus for synchronizing data received in an accelerated graphics port of a graphics memory system |
-
1999
- 1999-03-05 US US09/263,661 patent/US6334163B1/en not_active Expired - Lifetime
-
2000
- 2000-03-03 CA CA002366898A patent/CA2366898C/en not_active Expired - Lifetime
- 2000-03-03 JP JP2000604320A patent/JP4384819B2/ja not_active Expired - Lifetime
- 2000-03-03 HU HU0200283A patent/HUP0200283A3/hu unknown
- 2000-03-03 ES ES00907773T patent/ES2193940T3/es not_active Expired - Lifetime
- 2000-03-03 WO PCT/GB2000/000754 patent/WO2000054163A1/en active IP Right Grant
- 2000-03-03 EP EP00907773A patent/EP1166210B1/en not_active Expired - Lifetime
- 2000-03-03 AT AT00907773T patent/ATE239945T1/de not_active IP Right Cessation
- 2000-03-03 AU AU29250/00A patent/AU2925000A/en not_active Abandoned
- 2000-03-03 KR KR10-2001-7011288A patent/KR100457868B1/ko not_active IP Right Cessation
- 2000-03-03 BR BRPI0009250A patent/BRPI0009250B1/pt active IP Right Grant
- 2000-03-03 DE DE60002571T patent/DE60002571T2/de not_active Expired - Lifetime
- 2000-03-03 RU RU2001126575/09A patent/RU2212048C2/ru not_active IP Right Cessation
- 2000-03-03 IL IL14527500A patent/IL145275A0/xx active IP Right Grant
- 2000-03-03 CN CN00804683A patent/CN1129853C/zh not_active Expired - Lifetime
- 2000-03-03 CZ CZ20013178A patent/CZ302550B6/cs not_active IP Right Cessation
- 2000-03-03 PL PL350133A patent/PL200520B1/pl not_active IP Right Cessation
-
2001
- 2001-09-04 IL IL145275A patent/IL145275A/en not_active IP Right Cessation
- 2001-09-24 US US09/961,506 patent/US6671753B2/en not_active Expired - Lifetime
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2001126575A (ru) | Гибкий интерфейс и способ его применения | |
| US6025744A (en) | Glitch free delay line multiplexing technique | |
| US5428800A (en) | Input/output (I/O) bidirectional buffer for interfacing I/O ports of a field programmable interconnection device with array ports of a cross-point switch | |
| US5282271A (en) | I/O buffering system to a programmable switching apparatus | |
| US5995629A (en) | Encoding device | |
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| US8912831B1 (en) | Apparatus and method for routing of signals | |
| JPS6257191A (ja) | デイジタル信号遅延用回路装置 | |
| TW374170B (en) | Clock-synchronized input circuit and semiconductor memory device that utilizes same | |
| US7030655B2 (en) | Memory interface system | |
| GB2240907A (en) | Digital signal time difference correcting circuit | |
| JP2687788B2 (ja) | クロックスキュー自動調整回路 | |
| US7705651B2 (en) | Delay circuit of semiconductor memory apparatus | |
| GB2403858A (en) | Analog-to-digital interfacing device | |
| JP3909509B2 (ja) | シリアルインタフェース回路 | |
| KR100921003B1 (ko) | 신호 전송 장치 및 신호 전송 방법 | |
| JP2586712B2 (ja) | 非同期信号選択回路 | |
| JP3013767B2 (ja) | フレームタイミング位相調整回路 | |
| US6801055B1 (en) | Data driven clocking | |
| JPH03222539A (ja) | スタートビット検出回路 | |
| KR100200736B1 (ko) | 마이콤 인터페이스 장치 | |
| JPS59158190A (ja) | 時間スイツチ回路 | |
| RU2152135C1 (ru) | Генератор тактовых импульсов для систем управления фотоприемными устройствами | |
| SU1714612A1 (ru) | Устройство дл обмена информацией | |
| JP3590036B2 (ja) | Ｐｌｌ周波数シンセサイザシステム及びｐｌｌ周波数シンセサイザ |