JP4603282B2 - メモリインターフェースシステム - Google Patents

Description

本発明は半導体メモリ装置に係り、特に半導体メモリ装置のインターフェースシステムに関する。

相当離れている距離で２以上の信号が並列に連結された時、主にバスが使われる。バスは大体信号伝送で差動信号を伝送できるように２線を含む。前記差動信号はバス速度を向上させる。しかし、メモリ装置の技術が発展するにつれてむしろバス速度を低下させる場合もある。このような理由のうち何れか１つがライン幅の減少とライン長の増加によってライン抵抗が増加して生じたライン遅延である。ライン遅延は差動ラインが分離されるほど増加し、ライン対ラインのキャパシタンスが増加するほど減少する。

バス速度を向上させる方法の１つは、デジタルデータを多重信号レベルにエンコーディングし、これを１つの信号ラインに送ることである。これと異なるバス速度向上方法が特許文献１ないし４を含めて多様に紹介されている。しかし、前記特許に開示された技術は、具現の融通性が不足し、タイムマージンが減り、かつ速度の減少及びデータエラーを増加させる状態不連続などの様々な短所を有している。

したがって、半導体メモリ装置の安定でかつ伝送速度を向上させる新たなインターフェースシステムが要求される。
米国特許６，２１１，６９８号公報 米国特許６，２７５，０６７号公報 米国特許６，３００，７９５号公報 米国特許６，３２０，４１７号公報

従って、本発明が解決しようとする技術的課題は、クロックを増加させなくてもデータインターフェース速度を向上させうる送信器、受信器、前記送信器及び受信器を集積した半導体装置及び前記送信器と受信器とを含むデータインターフェースシステムを提供することである。

前記技術的課題を達成するための本発明の一実施例に係る送信器は、第１送信基準クロックに応答して第１出力データを出力する第１出力ドライバーと、前記第１送信基準クロックに比べて９０°の位相差を有する第２送信基準クロックに応答して第２出力データを出力する第２出力ドライバーと、を備え、前記第１出力データと前記第２出力データとの重畳信号を伝送線を通じて伝送する。望ましくは、前記送信器は前記伝送線に電気的に連結され、前記第１出力データと前記第２出力データとが重畳されて前記重畳信号が発生するノードをさらに備える。

前記技術的課題を達成するための本発明の一実施例に係る受信器は、第１受信基準クロックに応答して重畳信号を受信し、第１入力データを抽出する第１受信回路と、前記第１受信基準クロックに比べて９０°の位相差を有する第２受信基準クロックに応答して前記重畳信号を受信し、第２入力データを抽出する第２受信回路と、を備え、前記重畳信号は少なくとも２データが重畳された信号である。
望ましくは、第１受信基準クロックは所定の外部クロックに同期される。

前記技術的課題を達成するための本発明の一実施例に係るデータインターフェースシステムは、伝送線と、第１データ及び第２データを９０°の位相差を持って重畳して前記伝送線に出力する送信器と、前記重畳された信号（以下、重畳信号）を９０°の位相差を持って各々解釈して前記第１データ及び前記第２データを復元する受信器と、を備える。

望ましくは、前記送信器は、第１送信基準クロックに応答して前記第１データを出力する第１出力ドライバーと、前記第１送信基準クロックに比べて９０°の位相差を有する第２送信基準クロックに応答して第２データを出力する第２出力ドライバーと、を備える。
さらに望ましくは、前記受信器は第１受信基準クロックに応答して前記重畳信号を解釈して前記第１データを復元する第１受信回路と、前記第１受信基準クロックの位相と実質的に９０°の位相差を有する第２受信基準クロックに応答して前記重畳信号を解釈して前記第２データを復元する第２受信回路と、を備える。

前記技術的課題を達成するための本発明の一実施例に係る半導体装置は、第１出力データ及び第２出力データを９０°の位相差を持って重畳して重畳出力信号を発生させる送信器と、重畳入力信号を９０°の位相差を持って各々解釈して第１入力データ及び第２入力データを発生させる受信器と、前記送信器及び受信器を制御するロジック部と、を備える。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

本発明によれば、クロックの周波数を増加させなくても帯域幅を増加させる効果がある。したがって、データの伝送速度が向上する。

以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図１Ａは、本発明の一実施例に係るデータインターフェースシステムの概略的なブロック図である。これを参照すれば、本発明の一実施例に係るインターフェースシステム１００は送信器１０２、受信器１０４及び伝送線１０６を備える。送信器１０２は入力信号ＴＸ＿Ｄ１及びＴＸ＿Ｄ２を受信し、第１及び第２送信基準クロックＴＣｌｋ１、ＴＣｌｋ２に応答して第１及び第２入力信号ＴＸ＿Ｄ１、ＴＸ＿Ｄ２の多重ビットシンボルデータＤ１Ｄ２を生成し、伝送線１０６を通じて伝送する。送信器１０２は１つの装置から２つの出力信号を、または相異なる２つの装置からそれぞれの出力信号を発生させうる。

入力信号ＴＸ＿Ｄ１及びＴＸ＿Ｄ２は単一ビットまたは２レベルの信号である。シンボルデータＤ１Ｄ２は多重ビットまたは３レベル以上の信号である。一実施例でシンボルデータＤ１Ｄ２は入力信号ＴＸ＿Ｄ１、ＴＸ＿Ｄ２を重畳させて生成できる。シンボルデータＤ１Ｄ２はビットタイム当り２データビットを提供しうる。このようにしてインターフェース１００は帯域幅を増加させる。
一実施例で、ビットタイムは外部クロックの周期の半分となる。当業者ならばビットタイムが異なる周期を有し、かつ内部または外部のクロックの変化によって可変されうることが分かる。

伝送線１０６はシンボルデータＤ１Ｄ２を受信器１０４に伝送する。受信器１０４は第１及び第２受信基準クロックＲＣｌｋ１、ＲＣｌｋ２に応答してシンボルデータＤ１Ｄ２をデコーディングすることによって、第１及び第２出力信号ＲＸ＿Ｄ１、ＲＸ＿Ｄ２を抽出する。出力信号ＲＸ＿Ｄ１及びＲＸ＿Ｄ２は単一ビット信号である。

図１Ｂは、図１Ａに示された本発明の一実施例で使われる基準クロックの位相関係を示す図面である。図１Ｂを参照すれば、第１送信基準クロックＴＣｌｋ１及び第１受信基準クロックＲＣｌｋ１は外部クロックＣｌｋに同期される。そして、第２送信基準クロックＴＣｌｋ２及び第２受信基準クロックＲＣｌｋ２は外部クロックＣｌｋに比べて約９０°の位相差を有する。

図２Ａは、図１Ａに示された送信器１０２の概略的なブロック図である。
送信器２０２は第１送信回路２１０、第２送信回路２１２及び重畳ノード２１４を備える。重畳ノード２１４は伝送線２０６に連結される。

第１送信回路２１０は第１入力信号ＴＸ＿Ｄ１を受信し、第１送信基準クロックＴＣｌｋ１に応答して第１送信信号ＴＸ＿Ｄ１’を生成する。第２送信回路２１２は第２入力信号ＴＸ＿Ｄ２を受信し、第１送信基準クロックＴＣｌｋ１と９０°の位相差を有する第２送信基準クロックＴＣｌｋ２に応答して第２送信信号ＴＸ＿Ｄ２’を生成する。ノード２１４は第１及び第２送信信号ＴＸ＿Ｄ１’及びＴＸ＿Ｄ２’を重畳してシンボルデータＤ１Ｄ２を伝送線２０６に出力する。第１及び第２送信回路２１０及び２１２の構成及び動作は米国特許６，１８４，７１４号に開示されており、当業者によく知られている。

一実施例で入力信号ＴＸ＿Ｄ１、ＴＸ＿Ｄ２は２レベル信号である。一実施例で、シンボルデータＤ１Ｄ２は少なくとも３レベルの信号である。これは、シンボルデータＤ１Ｄ２がデータ状態を示すためにハイ電圧レベルＨ、ミディアム電圧レベルＭ及びロー電圧レベルＬの少なくとも３つの電圧レベルを使用するからである。一実施例で、ミディアム電圧レベルＭはハイ及びロー電圧レベルＨ及びＬの算術平均値である。

図２Ｂは、送信器２０２の動作を示すタイミング図である。
第１送信回路２１０は送信クロックＴＣＬＫ１のビットタイムＡの間に第１入力信号ＴＸ＿Ｄ１を第１送信信号ＴＸ＿Ｄ１’として伝送する。ダブルデータレート装置の場合、第１送信回路２１０は第１送信クロックＴＣＬＫ１の下降及び上昇エッジ双方に応答して送信する。第１送信信号ＴＸ＿Ｄ１’は第１入力信号ＴＸ＿Ｄ１の第１送信クロックＴＣＬＫ１に同期された信号バージョンである。

第２送信回路２１２は送信クロックＴＣＬＫ２のビットタイムＢの間に第２入力信号ＴＸ＿Ｄ２を第２送信信号ＴＸ＿Ｄ２として伝送する。ダブルデータレート装置の場合、第２送信回路２１２は第２送信クロックＴＣＬＫ２の下降及び上昇エッジ双方に応答して送信する。第２送信信号ＴＸ＿Ｄ２’は第２入力信号ＴＸ＿Ｄ２の第２送信クロックＴＣＬＫ２に同期された信号バージョンである。

ノード２１４は相異なる位相差を有する第１及び第２送信信号ＴＸ＿Ｄ１’及びＴＸ＿Ｄ２’を重畳させる。一実施例で、ノード２１４は相互９０°の位相差を有する第１及び第２送信信号ＴＸ＿Ｄ１’及びＴＸ＿Ｄ２’を重畳させる。重畳ノード２１４はシンボルデータＤ１Ｄ２を生成する。

シンボルデータＤ１Ｄ２は多様な状態またはシンボルを有する。シンボルは所定のタイム単位、例えば、ビットタイムＡまたはＢでの信号形態を示す。シンボルデータＤ１Ｄ２は第１送信基準クロックＴＣＬＫ１に対応するシンボルシーケンスＳ２−Ｓ７−Ｓ４−Ｓ５−Ｓ３−Ｓ３−Ｓ２−Ｓ５−Ｓ２と第２送信基準クロックＴＣＬＫ２に対応するシンボルシーケンスＳ６−Ｓ５−Ｓ６−Ｓ１−Ｓ３−Ｓ３−Ｓ６−Ｓ１−Ｓ６を含む。

図３Ａ及び図３Ｂは、図１に示されたメモリインターフェースと関連した本発明に用いられるシンボル定義を示す図面である。図３Ａを参照すれば、シンボルデータＤ１Ｄ２は２ビットデータを含む。シンボルデータＤ１Ｄ２が位相差の異なる入力信号の重畳により生成されるために、１つの２ビットデータはビットタイムＡの観点で見れば、第１入力信号ＴＸ＿Ｄ１の１つのフルビットデータであり、第２入力信号ＴＸ＿Ｄ２の２つのハーフビットデータである。ビットタイムＢの観点で見れば、シンボルデータＤ１Ｄ２は第２入力信号ＴＸ＿Ｄ２の１つのフルビットデータであり、第１入力信号ＴＸ＿Ｄ１の２つのハーフビットデータである。

一実施例で、シンボルＳ２は第１入力信号ＴＸ＿Ｄ１の１つのフルビットデータＡ３と第２入力信号ＴＸ＿Ｄ２のＢ２の２番目ハーフビットとＢ３の最初のハーフビットとを重畳した信号である。Ｓ２の最初のハーフビットは、第１入力信号ＴＸ＿Ｄ１のＡ３の最初のハーフビットと第２入力信号ＴＸ＿ｄ２のＢ２の２番目のハーフビットとの重畳の結果、ロジックハイＨを有する。Ｓ２の２番目のハーフビットは、第１入力信号ＴＸ＿Ｄ１のＡ３の２番目のハーフビットと第２入力信号ＴＸ＿Ｄ２のＢ３の最初のハーフビットとの重畳の結果、ロジックミディアムＭを有する。つまり、Ｓ２シンボルはロジックハイレベルＨのフルビットデータＨ−ＨとロジックハイレベルＨのハーフビット及びロジックローレベルＬのハーフビットよりなるデータＨ−Ｌの重畳である。したがって、Ｓ２シンボルはビットタイムの間にＨ−Ｍのシーケンスを有する。

シンボルＳ３はＨ−Ｈのシーケンスを有する。前記と類似した方式で、ビットタイムの間に、Ｓ１シンボルはＭ−Ｈのシーケンス、Ｓ５シンボルはＬ−Ｍのシーケンス、Ｓ６シンボルはＭ−Ｌのシーケンス、Ｓ７シンボルはＬ−Ｌのシーケンスを有する。

シンボルＳ４を除いた残りのシンボルは第１及び第２入力信号ＴＸ＿Ｄ１、ＴＸ＿Ｄ２の結合に対応する固有の信号形態を有する。シンボルＳ４は二重性を有する。第１の場合で、シンボルＳ４は第１伝送信号ＴＸ＿Ｄ１’のフルビットデータＡ７と第２伝送信号ＴＸ＿Ｄ２’のｂ６の２番目のハーフビット及びＢ７の最初のハーフビットとの重畳である。この際、データＡ７はロジックハイＨ、データＢ６及びデータＢ７はロジックローＬである。第２の場合には、シンボルＳ４は第１送信信号ＴＸ＿Ｄ１’のフルビットデータＣ７及び第２送信信号ＴＸ＿Ｄ２’のＤ６の２番目のハーフビットデータ、Ｄ７の最初のハーフビットデータの重畳である。データＣ７はロジックローＬ、データＤ６及びＤ７はロジックハイＨである。当業者ならばシンボルＳ４のフルビットデータがハーフビットデータの反転であることが分かる。

図４Ａは、図１Ａに示された受信器１０４の概略的なブロック図である。図１及び図４Ａを参照すれば、受信器４０４は第１及び第２受信回路４１０及び４２０を備える。第１及び第２受信回路４１０、４２０はシンボルデータＤ１Ｄ２を備える。第１受信回路４１０は第１受信クロックＲＣＬＫ１、ＲＣＬＫ１Ｂに応答してシンボルデータＤ１Ｄ２を解釈して信号ＲＸ＿Ｄ１を生成する。同様に、第２受信回路４２０は第２受信クロックＲＣＬＫ２、ＲＣＬＫ２Ｂに応答してシンボルデータＤ１Ｄ２を解釈して信号ＲＸ＿Ｄ２を生成する。

第１受信回路４１０は信号ＲＸ＿Ｄ１＿ｅｖｅｎ、ＲＸ＿Ｄ１＿ｏｄｄを生成し、第２受信回路４２０に出力する。第２受信回路４２０は信号ＲＸ＿Ｄ２＿ｅｖｅｎ、ＲＸ＿Ｄ２＿ｏｄｄを生成し、第１受信回路４１０に出力する。
図４Ｂは、図４Ａに示された第１受信回路４１０を示すブロック図である。

図４Ａ及び図４Ｂを参照すれば、受信器４１０はミディアム基準電圧ＶｒｅｆＭに応答して第１偶数及び奇数データ信号ＲＸ＿Ｄ１＿ｅｖｅｎ’及びＲＸ＿Ｄ１＿ｏｄｄ’を各々生成できる第１検出器４１１を含む。増幅器４１１＿ａはシンボルデータＤ１Ｄ２をミディアム基準信号ＶｒｅｆＭに比較し、前記比較の結果を積分器４１１＿ｂ、４１１＿ｃ及び感知増幅器４１１＿ｄ、４１１＿ｅに提供する。一実施例で、増幅器４１１＿ａは差動増幅器である。積分器４１１＿ｂ及び感知増幅器４１１＿ｄは第１受信クロックＲＣＬＫ１に応答して動作する。積分器４１１＿ｃ及び感知増幅器４１１＿ｅはクロックＲＣＬＫ１ｂに応答して動作する。ビットタイム積分器４１１＿ｂはクロックＲＬＣＫ１がハイレベルであるうちに増幅器４１１＿ａの出力を積分する。感知増幅器４１１＿ｄはクロックＲＣＬＫ１がローレベルであるうちに積分器４１１＿ｂの出力を検出及び維持する。同様に、ビットタイム積分器４１１＿ｃはクロックＲＣＬＫ１ｂがハイレベルであるうちに増幅器４１１＿ａの出力を積分する。感知増幅器４１１＿ｅはクロックＲＣＬＫ１ｂがローレベルであるうちに積分器４１１＿ｃの出力を検出及び維持する。一実施例で、クロックＲＣＬＫ１はクロックＲＣＬＫ１ｂの位相と図５に示されたように１８０°の位相差を有する。

第２検出器４１２はハイ及びロー基準電圧ＶｒｅｆＨ、ＶｒｅｆＬに応答して第１偶数及び奇数選択信号ＤＡＴＡＳＥＬ１＿ｅ、ＤＡＴＡＳＥＬ０＿ｏを各々生成できる。第２検出器４１２はクロックＲＣＬＫ１＿１ｓｔ、ＲＣＬＫ１＿２ｎｄに応答して動作する。増幅器４１２＿ａはシンボルデータＤ１Ｄ２をハイ及びロー基準電圧ＶｒｅｆＨ、ＶｒｅｆＬと比較し、前記比較結果を積分器４１２＿ｂ、４１２−ｅ及び感知増幅器４１２＿ｆ、４１２＿ｉに出力する。一実施例で、増幅器４１２＿ａはフォールデッド増幅器である。シンボルデータＤ１Ｄ２の電圧レベルがＶｒｅｆＨとＶｒｅｆＬとの間であれば、プリアンプ４１２＿ａはロジックハイを出力する。他の場合であれば、増幅器４１２＿ａはロジックローを出力する。当業者ならばこの動作が反転でき、本発明の範囲に属するということが分かる。

積分器４１２＿ｂないし４１２＿ｅ及び感知増幅器４１２＿ｆないし４１２＿ｉはクロック信号ＲＣｌｋ１＿１ｓｔ、ＲＣｌｋ１＿２ｎｄ、ＲＣｌｋ１ｂ＿１ｓｔ、ＲＣｌｋ１ｂ＿２ｎｄに応答して動作する。前記クロック信号の関係は図５に示される。一実施例で、積分器４１２−ｂないし４１２＿ｅはハーフビットタイムの積分器である。感知増幅器４１１＿ｄは積分器４１１＿ｂの出力を検出して保持する。感知増幅器４１１＿ｅは増幅器４１１＿ｃの出力を検出して保持する。感知増幅器４１２＿ｆ及び４１２＿ｇはそれぞれの積分器４１２＿ｂ及び４１２＿ｃの出力を検出して保持する。感知増幅器４１２＿ｈ及び４１２＿ｉはそれぞれの積分器４１２＿ｄ及び４１２＿ｅの出力を各々検出して保持する。

ロジックゲート４１２＿ｊ及び４１２＿ｋは感知増幅器４１２＿ｆと４１２＿ｇ及び４１２＿ｈと４１２＿ｉの出力を各々論理的に調節し、各々第１偶数及び奇数選択信号ＤＡＴＡＳＥＬ１＿ｅ及びＤＡＴＡＳＥＬ１＿ｏを生成する。感知増幅器４１２＿ｈ及び４１２＿ｇの出力がロジックハイであれば、信号ＤＡＴＡＳＥＬ１＿ｅはロジックハイとなる。一方、感知増幅器４１２＿ｆまたは感知増幅器４１２＿ｇの出力がロジックローであれば、信号ＤＡＴＡＳＥＬ１＿ｅはロジックローとなる。同様に、感知増幅器４１２＿ｈ及び４１２＿ｉの出力がロジックハイであれば、信号ＤＡＴＡＳＥＬ１＿ｏはロジックハイとなる。一方、感知増幅器４１２＿ｈまたは感知増幅器４１２＿ｉの出力がロジックローであれば、信号ＤＡＴＳＥＬ１＿ｏはロジックローとなる。

マルチプレクサ４１３は第１偶数選択信号ＤＡＴＡＳＥＬ１＿ｅに応答して信号ＲＸ＿Ｄ１＿ｅｖｅｎ’及び信号ＲＸ＿Ｄ２＿ｏｄｄのうち何れか１つを選択する。また、マルチプレクサ４１３は第１奇数選択信号ＤＡＴＡＳＥＬ１＿ｏに応答して信号ＲＸ＿Ｄ１＿ｏｄｄ’及び信号ＲＸ＿Ｄ２＿ｅｖｅｎのうち何れか１つを選択する。

一実施例で、ＤＡＴＡＳＥＬ１＿ｅのロジック値がハイであれば、マルチプレクサ４１３＿ｅは反転されたＲＸ＿Ｄ２＿ｏｄｄをその出力値に選択する。また、ＤＡＴＡＳＥＬ１＿ｅのロジック値がローであれば、マルチプレクサ４１３＿ｅはＲＸ＿Ｄ１＿ｅｖｅｎ’をその出力値として選択する。一実施例で、ＤＡＴＡＳＥＬ１＿ｏのロジック値がハイであれば、マルチプレクサ４１３＿ｏは反転されたＲＸ＿Ｄ２＿ｅｖｅｎ値をその出力値として選択する。また、ＤＡＴＡＳＥＬ１＿ｅのロジック値がローであれば、マルチプレクサ４１３＿ｏはＲＸ＿Ｄ１＿ｏｄｄ’をその出力値として選択する。

ダブルデータレート動作を行うために、受信器４１０は前述した内容から偶数及び奇数データ経路を有することが分かる。偶数データ経路は増幅器４１１＿ａ、４１２＿ａ、積分器４１１＿ｂ（フルビット）、積分器４１２＿ｂ、４１２＿ｃ（ハーフビット）、感知増幅器４１１＿ｄ、４１１＿ｆ、及び４１１＿ｇ、及びデータ選択回路４１２＿ｊを含む。奇数データ経路は増幅器４１１＿ａ、４１２＿ａ、積分器４１１−ｃ（フルビット）、の積分器４１２＿ｄ、４１２＿ｅ（ハーフビット）、感知増幅器４１１＿ｅ、４１１＿ｈ及び４１１＿ｉ、及びデータ選択回路４１２＿ｋを含む。

受信器４１０は次の基本的な動作、すなわち積分、感知、及びラッチングを有する。例えば、積分器４１１＿ｂ、４１２＿ｂ及び４１２−ｃは受信基準クロックＲＣＬＫ１、ＲＣＬＫ１＿１ｓｔ、及びＲＣＬＫ１＿２ｎｄを使用して積分する。一方、感知及びラッチング回路４１１＿ｅ、４１２＿ｈ及び４１２＿ｉは受信クロック信号ＲＣＬＫ１ｂ、ＲＣＬＫ１ｂ＿１ｓｔ、ＲＣＬＫ１ｂ＿２ｎｄを同時に使用して感知及びラッチングする。

マルチプレクサ４１５はＲＸ＿Ｄ１＿ｅｖｅｎ及びＲＸ＿Ｄ１＿ｏｄｄを受信して出力信号ＲＸ＿Ｄ１を生成する。図４Ｃは、図４Ａに示された第２受信回路４１０を示したブロック図である。図４Ｃに示された回路の動作は図４Ｂの回路と類似しているので、その詳細な説明は省略する。

図５は、図４Ａないし図４Ｃに示された受信基準クロックのタイミング図である。図４Ａないし図４Ｃ及び図５を参照すれば、受信器４０４は２種の基準クロック、すなわちフルビットタイム基準クロックとハーフビットタイム基準クロックとを含む。一実施例で、クロックＲＣＬＫ１及びＲＣＬＫ１ｂは相互位相差を有するフルビットタイムクロックである。一実施例で、クロックＲＣＬＫ１及びＲＣＬＫ１ｂは相互１８０°の位相差を有する。一方、一実施例で、クロックＲＣＬＫ１＿１ｓｔ及びＲＣＬＫ１＿２ｎｄはハーフビットタイムクロックである。

ハーフビットタイム基準クロックＲＣＬＫ１＿１ｓｔ及びＲＣＬＫ１＿２ｎｄはフルビットタイム基準クロックＲＣＬＫ１から生成される。一実施例で、ハーフビット基準クロックＲＣＬＫ１＿１ｓｔのビットタイムは０°ないし９０°である。一実施例で、ハーフビット基準クロックＲＣＬＫ１＿２ｎｄのビットタイムは９０°ないし１８０°である。

ハーフビットタイム基準クロックＲＣＬＫ１ｂ＿１ｓｔ及びＲＣＬＫ１ｂ＿２ｎｄはフルビットタイム基準クロックＲＣＬＫ１ｂから生成される。一実施例で、ハーフビット基準クロックＲＣＬＫ１ｂ＿１ｓｔのビットタイムは１８０°ないし２７０°の間である。一実施例で、ハーフビット基準クロックＲＣＬＫ１ｂ＿２ｎｄのビットタイムは２７０°ないし３６０°の間である。

フルビットタイム基準クロックＲＣＬＫ２及びＲＣＬＫ２ｂの関係とハーフビットタイム基準クロックＲＣＬＫ２＿１ｓｔ、ＲＣＬＫ２＿２ｎｄ、ＲＣＬＫ２ｂ＿１ｓｔ、及びＲＣＬＫ２ｂ＿２ｎｄ間の関係は前述したＲＣＬＫ１及びＲＣＬＫ１ｂと類似している。

図４Ｃは、図４Ａに示された第２受信回路４２０のブロック図である。第１及び第２受信回路４１０及び４２０は相互類似した方式で動作する。

図６は、図１に示された回路１００の動作を示すタイミング図である。図１ないし図６を参照すれば、Ｇ１で表示されたタイミング図は送信器１０２（図２Ａの２０２）と関連したタイミング図である。シンボルデータＤ１Ｄ２は送信器１０２により受信器１０４に提供される。

Ｇ２部分は受信回路４１０と関連したタイミング図であり、Ｇ３部分は受信回路４２０と関連したタイミング図である。円で表示されたシンボルデータＤ１Ｄ２は受信回路４１０及び４２０で、例えばＤ１Ｄ２Ａ及びＤ１Ｄ２Ｂに受信される。タイムスライスＴ１ないしＴ８はクロックＲＣＬＫ１及びＲＣＬＫ１ｂに関連したフルビットタイムを示す。それぞれのシンボルはＴＸ＿Ｄ１’の１つのフルビットデータとＴＸ＿Ｄ２’の２つのハーフビットデータとを示す。

Ｇ２のＴ３の例では、第１受信回路４１０がシンボルデータＤ１Ｄ２ＡのシンボルＳ２を受信する。シンボルＳ２は、ロジック値ハイを有する１つのＴＸ＿Ｄ１’フルビットデータと、ロジック値ローとロジック値ハイとを有する２つのＴＸ＿Ｄ２’ハーフビットデータとである。第１受信回路４１０はクロックＲＣＬＫ１、ＲＣＬＫ１＿１ｓｔ及びＲＣＬＫ１＿２ｎｄによってシンボルＳ２を１つのＲＸ＿Ｄ１＿ｅｖｅｎ’フルビットデータと解釈する。

Ｇ３のＴ４５の例では、第２受信回路４２０がシンボルデータＤ１Ｄ２ＢのシンボルＳ２を受信する。シンボルＳ２は、ロジック値ハイを有するＴＸ＿Ｄ２’の１つのフルビットデータと、ロジック値ハイ及びロジック値ローを有するＴＸ＿Ｄ１’の２つのハーフビットデータとである。第２受信回路４２０はクロックＲＣＬＫ２ｂ、ＲＣＬＫ２ｂ＿１ｓｔ及びＲＣＬＫ２ｂ＿２ｎｄによってシンボルＳ２を１つのＲＸ＿Ｄ２＿ｏｄｄ’フルビットデータと解釈する。

Ｇ２のＴ５の例では、第１受信回路４１０はシンボルデータＤ１Ｄ２ＡのシンボルＳ４を受信する。シンボルＳ４は、ロジック値ローを有するＴＸ＿Ｄ１’の１つのフルビットデータと、ロジック値ハイとロジック値ハイとを有するＴＸ＿Ｄ２’の２つのハーフビットデータとである。第１受信回路４１０はクロックＲＣＫＬ１、ＲＣＬＫ１＿１ｓｔ、及びＲＣＬＫ１＿２ｎｄに応答してシンボルＳ４を１つのＲＸ＿Ｄ１＿ｅｖｅｎ’フルビットデータと解釈する。

図７は、本発明の一実施例に係るデータ送受信器を備える半導体装置を示すブロック図である。図７を参照すれば、半導体装置７００は、例えば、マイクロプロセッサー、コントローラー、メモリ装置、または他の何れの半導体装置で有り得る。半導体装置７００は信号を受信して送信できるデータ送受信器７０１を含む。データ送受信器は主に伝送線７０６に連結された送信器７０２及び受信器７０４を含む。

図８は、前述した受信器１０４で使われる信号の電圧レベルを示す図面である。
本発明は図面に示された一実施例を参考に説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施例が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。

本発明のメモリインターフェースシステムは、マイクロプロセッサー、コントローラー、メモリ装置、またはデータ送受信するためのインターフェースが用いられる全ての半導体装置に適用されうる。

Ａは本発明の一実施例に係るメモリインターフェースの概略的なブロック図であり、ＢはＡに示されたメモリインターフェースに用いられる基準クロックの位相関係を示す図面である。 Ａは本発明の一実施例に係る送信器の概略的なブロック図であり、ＢはＡに示された送信器の動作を示すタイミング図である。 Ａ及びＢは、本発明に用いられるシンボル定義を示す図面である。 Ａは本発明の一実施例に係る受信器の概略的なブロック図であり、ＢはＡに示された第１受信回路を示すブロック図であり、ＣはＡに示された第２受信回路を示すブロック図である。 本発明の一実施例に係る受信器で用いられる受信基準クロックを示す図面である。 本発明の一実施例に係る送信器及び受信器の動作を示すタイミング図である。 本発明の一実施例に係るデータ送受信器を備える半導体装置を示すブロック図である。 本発明の一実施例に係る受信器で用いられる基準電圧を示す図面である。

符号の説明

４１０ 第１受信回路
ＶｒｅｆＭ ミディアム基準電圧
ＲＸ＿Ｄ１＿ｅｖｅｎ’及びＲＸ＿Ｄ１＿ｏｄｄ’ 第１偶数及び奇数データ信号
４１１ 第１検出器
Ｄ１Ｄ２ シンボルデータ
４１１＿ｂ、４１１＿ｃ 積分器
４１１＿ｄ、４１１＿ｅ 感知増幅器
４１１＿ａ 増幅器
ＲＣＬＫ１ 第１受信クロック
４１２ 第２検出器
ＶｒｅｆＨ、ＶｒｅｆＬ ハイ及びロー基準電圧
ＤＡＴＡＳＥＬ１＿ｅ、ＤＡＴＡＳＥＬ０＿ｏ 第１偶数及び奇数選択信号
４１２＿ａ 増幅器
４１２＿ｂないし４１２＿ｅ 積分器
４１２＿ｆないし４１２＿ｉ 感知増幅器
ＲＣｌｋ１＿１ｓｔ、ＲＣｌｋ１＿２ｎｄ、ＲＣｌｋ１ｂ＿１ｓｔ、ＲＣｌｋ１ｂ＿２ｎｄ クロック信号
４１２＿ｊ及び４１２＿ｋ ロジックゲート
ＤＡＴＡＳＥＬ１＿ｅ及びＤＡＴＡＳＥＬ１＿ｏ 第１偶数及び奇数選択信号

Claims (32)

1. 第１クロック信号に応答して第１入力信号をラッチングして第１送信信号を生成する第１送信回路と、前記第１クロック信号と位相差を有する第２クロックに応答して第２入力信号をラッチングして第２送信信号を生成する第２送信回路とを含み、前記第１及び第２送信信号を重畳してシンボル信号を生成する送信器と、
   前記第１クロック信号と同位相の第３クロック信号に応答して前記シンボル信号をデコーディングすることによって第１出力信号を生成する第１受信器回路と、前記第２クロック信号と同位相の第４クロック信号に応答して前記シンボル信号をデコーディングすることによって第２出力信号を生成する第２受信器回路とを含む受信器とを有する半導体装置。
2. 前記複数ビットのシンボル信号は２以上のビットデータであることを特徴とする請求項１に記載の半導体装置。
3. 前記２以上のビットデータは３レベルのデータであることを特徴とする請求項２に記載の半導体装置。
4. 前記３レベルのデータは第１ないし第３レベルを含むことを特徴とする請求項３に記載の半導体装置。
5. 前記２以上のビットデータは４レベルのデータであることを特徴とする請求項２に記載の半導体装置。
6. 前記４レベルのデータは第１ないし第４レベルを含むことを特徴とする請求項５に記載の半導体装置。
7. 前記第２クロックは前記第１クロックと９０°の位相差を有することを特徴とする請求項１に記載の半導体装置。
8. 前記第４クロックは前記第３クロックと９０°の位相差を有することを特徴とする請求項１に記載の半導体装置。
9. 前記シンボル信号は多数のシンボルを含むことを特徴とする請求項１に記載の半導体装置。
10. 前記多数のシンボルはＭＨ、ＨＭ、ＨＨ、ＭＭ、ＬＭ、ＭＬ、及びＬＬの変化を含むことを特徴とする請求項９に記載の半導体装置。
11. 前記送信器は、
    第１クロック信号に応答して前記第１入力信号を操作して第１送信信号を生成する第１送信回路と、
    第２クロック信号に応答して前記第２入力信号を操作して第２送信信号を生成する第２送信回路と、
    前記第１及び第２送信信号を重畳してシンボル信号を生成する重畳ノードを含むことを特徴とする請求項１に記載の半導体装置。
12. 前記受信器は、
    前記第３及び第５クロックに応答して前記シンボル信号を操作して前記第１出力信号を生成し、前記第５クロックは前記第３クロックと位相差のある第１受信回路と、
    前記第４及び第６クロックに応答して前記シンボル信号を操作して前記第２出力信号を生成し、前記第６クロックは前記第４クロックと位相差のある第２受信回路と、を含むことを特徴とする請求項１に記載の半導体装置。
13. 前記第５クロックは前記第３クロックと１８０°の位相差を有し、前記第６クロックは前記第４クロックと１８０°の位相差を有することを特徴とする請求項１０に記載の半導体装置。
14. 前記第１受信回路は前記第３及び第５クロックに各々応答し、第１偶数及び奇数データを生成し、
    前記第２受信回路は前記第４及び第６クロックに各々応答し、第２偶数及び奇数データを生成することを特徴とする請求項１２に記載の半導体装置。
15. 前記第１受信回路は、
    ミディアム基準電圧によって前記第１偶数及び奇数データを生成する第１検出器と、
    ハイ及びロー基準電圧によって中間レベルのデータを検出して第１選択信号を生成する第２検出器と、
    前記選択信号に応答して前記第１偶数及び前記第２奇数データ及び前記第１奇数及び第２偶数データ間でデータを選択するためのマルチプレクサを含むことを特徴とする請求項１４に記載の半導体装置。
16. 前記第２受信回路は、
    ミディアム基準電圧によって前記第２偶数及び奇数データを生成する第１検出器と、
    ハイ及びロー基準電圧によって中間レベルデータを検出して選択信号を生成する第２検出器と、
    前記選択信号に応答して前記第１及び第２偶数データ及び前記第１及び第２奇数データ間でデータを選択するためのマルチプレクサと、を含むことを特徴とする請求項１４に記載の半導体装置。
17. 相異なる位相差を有する第１及び第２送信基準クロックに応答して第１及び第２入力信号を複数ビットシンボルデータにエンコーディングするための送信手段と、
    前記第１及び第２送信基準クロックにそれぞれ同位相の第１及び第２受信基準クロックに応答して前記シンボルデータをデコーディングすることによって出力データを生成するための受信手段と、を含む装置。
18. 前記複数ビットシンボルデータは２以上のビットデータであることを特徴とする請求項１７に記載の装置。
19. 前記２以上の送信クロックは相互９０°の位相差を有することを特徴とする請求項１７に記載の装置。
20. 前記２以上の受信クロックは相互９０°の位相差を有することを特徴とする請求項１７に記載の装置。
21. 前記送信手段は、
    前記２以上の送信クロックのうち１つに応答して前記入力データを操作して第１送信信号を生成する第１送信回路手段と、
    前記２以上の送信クロックのうち他の１つに応答して前記入力データを操作して第２送信信号を生成する第２送信回路手段と、
    前記第１及び第２送信信号を重畳してシンボルデータを生成する重畳手段と、を含むことを特徴とする請求項１７に記載の装置。
22. 前記受信手段は、
    前記２以上の受信クロックのうち１つに応答して前記シンボルデータを操作して第１出力データを生成する第１受信回路手段と、
    前記２以上の受信クロックのうち他の１つに応答して前記シンボルデータを操作して第２出力データを生成する第２受信回路手段と、を含むことを特徴とする請求項１７に記載の装置。
23. 第１及び第２クロックに応答してシンボルデータを操作することによって第１出力データ及び第１偶数及び奇数データを生成し、前記第１出力データは単一ビットデータであり、前記シンボルデータは複数ビットデータの第１受信回路と、
    第３及び第４クロックに応答して前記シンボルデータを操作することによって第２出力データ及び第２偶数及び奇数データを生成し、前記第２出力データは単一ビットデータの第２受信回路と、を含み、
    前記第２クロックは前記第１クロックと１８０度の相互位相差を有し、前記第４クロックは前記第３クロックと１８０度の相互位相差を有し、前記第１、第２クロックと前記第３、第４クロックとは相異なる位相差を有することを特徴とする受信器。
24. 第１受信回路は第２偶数及び奇数データを受信し、第２受信回路は第１偶数及び奇数データを受信することを特徴とする請求項２３に記載の受信器。
25. 前記第１受信回路は、
    ミディアム基準電圧に応答して第１プレ奇数及びプレ偶数データを生成する第１検出器と、
    ハイ及びロー基準電圧に応答して中間レベルデータを検出して第１奇数及び偶数選択信号を生成する第２検出器と、
    前記第１偶数選択信号に応答して前記第１プレ偶数データ及び前記第２奇数データ間でデータを選択し、前記第１奇数選択信号に応答して前記第１プレ奇数データ及び前記第２偶数データ間でデータを選択するマルチプレクサと、を含むことを特徴とする請求項２３に記載の受信器。
26. 前記第２検出器は、前記第１及び第２クロックから抽出された多数の第１位相クロック及び多数の第２位相クロックに各々応答して動作し、前記第１位相クロックは第１クロックとは異なるデューティーサイクルを有し、前記第２位相クロックは前記第２クロックとは異なるデューティーサイクルを有することを特徴とする請求項２５に記載の受信器。
27. 前記第２受信回路は、
    前記ミディアム基準電圧に応答して第２プレ奇数及びプレ偶数データを生成する第３検出器と、
    前記ハイ及びロー基準電圧に応答して中間レベルデータを検出し、第２奇数及び偶数選択信号を生成する第４検出器と、
    第２偶数選択信号に応答して第２プレ偶数データ及び第１偶数データ間でデータを選択し、第２奇数選択信号に応答して第２プレ奇数データ及び第１奇数データ間でデータを選択するマルチプレクサと、を含む請求項２５に記載の受信器。
28. 前記第４検出器は、前記第３及び第４クロックから抽出された多数の第３位相クロック及び多数の第４位相クロックに各々応答して動作し、前記第３位相クロックは第３クロックとは異なるデューティーサイクルを有し、前記第４位相クロックは前記第４クロックとは異なるデューティーサイクルを有することを特徴とする請求項２７に記載の受信器。
29. 第１送信クロックに応答して第１送信データを生成する第１ドライバーと、
    第２送信クロックに応答して第２送信データを生成する第２ドライバーと、
    前記第１及び第２送信データを重畳してマルチビットシンボルデータを生成する重畳ノードと、を含み、
    前記第１送信クロックは前記第２送信クロックと異なる位相差を有することを特徴とする送信器。
30. 前記シンボルデータは２以上のビットデータで表現されることを特徴とする請求項２９に記載の送信器。
31. 前記第２送信クロックは前記第１送信クロックと９０°の位相差を有することを特徴とする請求項２９に記載の送信器。
32. 前記第２送信クロックは前記第１送信クロックとハーフビットタイムの位相差を有する特徴とする請求項２９に記載の送信器。

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