JP2007525061A - パーシャルレスポンス受信機 - Google Patents

Abstract

電気信号導体を介して送信された信号を受信するための受信回路。第１のサンプリング回路は、信号が第１の閾値レベルを越えるかどうかを示す第１のサンプル値を生成し、第２のサンプリング回路は、信号が第２の閾値レベルを越えるかどうかを示す第２のサンプル値を生成する。第１の選択回路は第１および第２サンプリング回路からの第１および第２のサンプル値を受信し、選択されたサンプル値として出力されるべき第１のサンプル値か第２のサンプル値のいずれかを以前に生成されたサンプル値に従って選択する。

Description

関連出願の相互参照
本出願は２００３年４月９日申請の米国仮特許出願第６０／４６１，７２９号明細書と、２００３年９月１６日申請の米国特許出願第１０／６６２，８７２号明細書の優先権を主張するものであり、完全なる参照のためこれらを共に本明細書に加える。

発明の分野
本発明は一般的には通信分野に関し、特には集積回路装置内および集積回路装置間の高速電子信号方式に関する。

背景
帯域制限された信号経路上へ送信された電気パルスは送信元から送信先へ移動するにつれて時間とともに分散する。レベルが符号化された電気パルス系列としてデータが送信されるシステムでは、このような時間領域における分散により隣接パルスが混合することになる（分散型符号間干渉（ＩＳＩ）として知られる効果）。分散型ＩＳＩは、より高速の通信速度ではより顕著となり最終的には元の送信信号レベル間の差異が失われ得る点まで信号品質を低下させる。

図１は、信号経路１０２上の信号送信から生じる分散型ＩＳＩを軽減するための等化出力ドライバ１０９と等化受信機１０３を有する従来技術の信号システムを示す。受信機１０３は、入力信号がディジタル化されたサンプル１０６を生成するサンプリング回路１０５と、ごく最近受信されたサンプルのうちある数（Ｎ）を格納するシフトレジスタ１０７と、シフトレジスタ１０７内に格納されたサンプルに基づいて等化信号１１４を生成する等化器１１２とを含む。等化信号１１４は、理想的には入力信号のうち以前に受信されたＮ個のサンプルの送信路１０２上の残留信号レベルを表わすので、差分回路１１５において入力信号から等化信号１１４を減じることにより前の送信に起因する分散型ＩＳＩは相殺される。サンプリング回路１０５の以前の決定がサンプリング回路の入力へ等化信号１１４形式で帰還されるので、一般的に受信機１０３は判定帰還型等化器（ＤＦＥ）と呼ばれる。

ＤＦＥ１０３の主要な制約の１つは、最小待ち時間（ｌｅａｓｔ ｌａｔｅｎｔ）サンプル（すなわちごく最近捕獲されたサンプル１０６）が等化帰還信号１１４に含まれる場合、サンプリング回路１０５から差分回路１１５へまでの全体帰還経路における時間遅れが、直後に続くデータ値の信号レベルを等化するための等化帰還信号１１４を時間内に生成することを困難にすることである。ごく短期間（例えば、毎秒１ギガビットを越える通信速度に対して１ナノ秒未満）、入力符号が信号経路１０２上に存在する最近の高速信号システムにおいては、等化信号内に最小待ち時間サンプルを含むことは特に難しい。最小待ち時間サンプル問題の１つの解決策は、１つ以上の最小待ち時間サンプルが判定帰還等化信号の生成に寄与することを省略することである。あいにく、当該入力符号に時間的に最も近い最小待ち時間サンプルは、分散型ＩＳＩに対する最大の寄与要素となり、従ってＤＦＥにより相殺される主要な対象となる傾向がある。結局、最小待ち時間サンプルが判定帰還等化への寄与から省略された信号システムでは、多くの場合、送信側のプリエンファシスが使用され最小待ち時間符号により生じる分散型ＩＳＩを減少させる。すなわち、与えられた符号が等化出力ドライバ１０９により送信される場合、シフトレジスタ１１３に格納された１つ以上前に送信された符号（すなわち、出力符号に対し最小待ち時間符号）が、受信機で観測される分散型ＩＳＩを減少するための出力波形を予め成形するように使用される。あいにく、図２に示す原パルス応答と等化パルス応答において理解できるように、最小待ち時間サンプルＤ_Ｎ−１を無理やりゼロ（あるいはゼロ近く）にすると全体の信号レベルに著しい減衰をもたらし、これにより信号マージンを減少させ最終的には信号システムのデータレートを制限することになる。

本発明は一例として添付図面の図において示されるがこれに制限されるものではない。図中、同様な参照番号は同様の素子を参照する。

詳細な説明
以下の説明および添付の図面における特定の用語および図面の符号は、本発明を完全に理解できるように定義される。いくつかの例ではその用語および符号が、本発明を実行するためには必要とされない特定の詳細を意味する場合がある。例えば、回路素子あるいは回路ブロック間の相互接続を複数の導体信号線あるいは単一の導体信号線として図示するかあるいは説明する場合がある。該複数導体信号線のそれぞれが二者択一で単一導体信号線であってもよいし、また単一導体信号線のそれぞれが二者択一で複数導体信号線であってもよい。シングルエンドとして図示するかあるいは説明した信号および信号経路が差動であってよいし逆も同様である。同様に、アクティブ・ハイあるいはアクティブ・ローの論理レベルを有するものとして説明し、あるいは図示された信号が別の実施形態では逆の論理レベルを有してもよい。別の例としては、金属酸化膜半導体（ＭＯＳ）トランジスタを含んで説明あるいは図示された回路が、別の場合ではバイポーラ技術か、あるいは信号制御された電流を実現できる他の技術を使用することにより実現できる。用語に関しては、信号が特定の状態を示すローまたはハイの論理状態に駆動された（あるいはハイの論理状態へ充電されたか、ローの論理状態へ放電された）場合、信号は「アサートされた」と言う。逆に、信号がアサートされた状態以外の状態（ハイかローの論理状態、あるいは回路を駆動する信号がオープンドレインあるいはオープンコレクタの状態のようなハイインピーダンス状態へ移行された場合に発生し得るフローティング状態を含む）に駆動された（すなわち充電または放電された）ことを示すために信号は「アサートされなかった」と言う。信号駆動回路が信号駆動回路と信号受信回路間に接続された信号線上の信号をアサートする（あるいは、文脈により明確に説明または示された場合はアサートしない）場合、信号駆動回路が信号受信回路へ信号を「出力する」と言う。信号が信号線上でアサートされた場合、信号線は「アクティブにされる」と言い、信号がアサートされなかった場合は「非アクティブにされる」と言う。さらに、信号の名称に添えられた接頭部符号「／」は、信号がアクティブ・ローの信号である（すなわち、アサートされた状態が論理的なロー状態である）ことを示す。信号名の上の線（例えば、
）もアクティブ・ローの信号を示すために使用される。

電気信号システムにおいて用いられる新規な信号受信回路を種々の実施形態で開示する。一実施形態では、信号受信回路は入力電気信号をそれぞれの閾値レベルと比較する１対の比較器を含んでおり、各閾値レベルは以前に受信された信号の分散された成分のレベルに従って設定される。より具体的には、一方の閾値レベルは、第１のディジタル状態を表す、以前に送信された信号により導入される分散型ＩＳＩに対応し、また、他方の閾値レベルは、以前に送信された信号が第２のディジタル状態を表す場合に導入される分散型ＩＳＩに対応する。２進信号システムの場合は、以前に送信された信号は受信回路により２状態のうちの１状態に分解され、後続のサンプル対を選択するために使用されるサンプルをどちらの比較器が供給するかを選択するように使用される。この配置によって、各比較器は入力信号と、それぞれのＩＳＩの予想レベルに従って定格値からオフセットされた閾値とを比較する。上記各比較器は、最終的にサンプルソースとして選択される、前に受信された信号の状態に対応する方向に閾値レベルオフセットを有する。サンプルは、以前に捕獲されたサンプル（すなわち最小待ち時間サンプル）の可能な両方の状態に起因する分散型ＩＳＩを前提として捕獲されるので、以前に捕獲されたサンプルの状態が分解されると両方のサンプルはその後の選択に利用することができる。こうして、分散型ＩＳＩの可能な様々なレベルに従って別々の閾値レベルを確立するとともに入力信号を各閾値レベルと比較することにより、最小待ち時間サンプルを含む等化信号の生成に伴うタイミング問題が回避される。各比較器に供給される閾値レベルは、以前に送信された信号に対する信号経路の残留パーシャルレスポンスに基づいたオフセットを含むので、このようなオフセット閾値の比較器を有する受信回路をここではパーシャルレスポンス受信機と呼ぶ。

本発明の別の実施形態においては、多値信号受信機（すなわち単一の２進ビットより多いビットを表す符号を受信可能な受信機）を２進信号のパーシャルレスポンス・モードに切り替えることができる。一実装例においては、パーシャルレスポンス動作を支援するために追加の比較器が必要とならないように、多重ＰＡＭ受信機（パルス振幅変調受信機：一種の多値信号受信機）は可能な様々なレベル（例えば４−ＰＡＭ受信機の４レベル、８−ＰＡＭ受信機の８レベル等）を識別するための複数の比較器を含む。その代りに、パーシャルレスポンス・モードが使用可能となった場合、比較器に供給される閾値レベルは、最小待ち時間符号（あるいはＮ個の最小待ち時間符号の一組）のためのパーシャルレスポンス・レベルと一致するように調整されるとともに、比較器出力の後処理は符号復号化動作からサンプル選択動作に切り替えられる。

本発明の他の実施形態では、パーシャルレスポンス閾値レベルを生成する方法と回路が開示される。選択された前の送信ビットからのパーシャルレスポンスを含むパーシャルレスポンス・データ信号を送信する方法と回路もまた開示される。さらに、パーシャルレスポンス・データ信号からクロック信号を回復する方法と回路も開示される。

信号システムの概要
図３は、本発明の実施形態を使用することができる信号システム１１７を示す。システム１１７は、高速信号経路１２２を介して相互に接続された等化送信機１１８および等化受信機１１６と、相対的に低速である信号経路１４２Ａ、１４２Ｂとを介して送信機１１８および受信機１１６にそれぞれ接続された制御装置１４１とを含む。一実施形態では、信号の送信路１２２は構成要素の信号経路１２２Ａ、１２２Ｂ、１２２Ｃ（例えば、ゼロでない伝播遅延をそれぞれ導入し、それぞれのインピーダンス特性を示す送信線）により形成され、各信号経路は回路基板インタフェース１２５と１２７（例えばコネクター）を介して相互に接続された各回路基板に配置される。具体的な実装例では、信号の送信路１２２Ｂはバックプレーン上に形成され、信号の送信路１２２Ａと１２２Ｃは、回路基板インタフェース１２５と１２７を介してバックプレーンに取り外し可能に接続されるそれぞれのドーターボード（例えばラインカード）上に形成される。送信機１１８と受信機１１６は、ドーターボードに搭載されたそれぞれの集積回路（ＩＣ）装置にて実現される。汎用あるいは特殊用途プロセッサ、ステートマシン、あるいは他の論理回路であってもよい制御装置は、さらに別の回路基板に搭載された第３の集積回路装置内に実現される。図３の実施形態において、信号経路１４２Ａと１４２Ｂは、コンフィギュレーション情報を制御装置１４１から送信機１１８および受信機１１６のそれぞれに伝達するように使用されるとともに、同一回路基板（または複数の回路基板）上に信号経路１２２として配置することができるか、あるいはケーブルのような代替構造により実現することができる。あるいは、制御装置は分岐方式バスのような共用の信号経路により送信機１１８と受信機１１６に接続してもよい。制御装置１４１の動作について以下詳細に議論する。別の実施形態では、送信機１１８、受信機１１６、制御装置１４１を含むＩＣ装置は、ＩＣ装置（例えば回路基板へ搭載され、回路基板トレースを介して相互に接続された３つのＩＣすべて、あるいは、ボンディング線か他の導電構造によりＩＣ間に形成された信号経路１２２と１４２を有する単一のマルチチップ・モジュール内にパッケージされた３つのすべてのＩＣ）に直接接続された信号経路１２２、１４２Ａ、１４２Ｂを有する共通構造に搭載することができる。また、送信機１１８、受信機１１６と制御装置１４１、あるいはそれらの任意のサブセットは同一のＩＣ装置（例えばシステム・オンチップ）に含むことができ、金属層あるいは他の導電構造により実現された信号経路１２２及び／または１４２はＩＣ装置内に含むことができる。

等化送信機１１８は、ここにではシンボル時間と呼ばれる連続時間中に、データを信号経路１２２上へ送信する。図４のタイミング図に示す一実施形態において、各シンボル時間Ｔ_Ｓは送信クロック信号ＴＣＬＫの半周期に対応するので、２つのデータ値（例えば、値ＡとＢ）は送信クロック周期ごとに信号経路１２２上へ送信される。送信データ信号は伝播時間Ｔ_Ｐ後に等化受信機１１６の入力に到達し、受信クロック信号ＲＣＬＫのエッジに応答して受信機１１６によりサンプリングされる。受信クロック信号は外部クロック回路を介して受信回路内に受信してもよいし、あるいは基準クロック信号を再生したものでよい（例えば、遅延ロックループかフェーズロックループ回路により再生される）。以下に議論される他の実施形態においては、受信クロック信号は送信データ信号から再生することができる。さらに図４を参照すると、各サンプルがデータ・アイの中点で捕獲されるように受信クロック信号は、入力データ信号のデータ有効ウィンドウ（すなわちデータ・アイ）に対して直交位相の関係を有する。別の実施形態では、受信機１１６における信号のセットアップおよびホールド時間の要件を満たす必要性に応じて、サンプリング時点はデータ・アイの中点に対してずらしてもよい。また、送信クロック信号の周期毎により多い、またはより少ない符号を送信してもよい。

等化送信機１１８は、転送シフトレジスタ１２４、出力ドライバ１２１、転送等化器１２９を含み、転送等化器１２９自身はシフトレジスタ１２０と１列の出力ドライバ１３１を含む。各シンボル時間の開始時に、ここでは１次データ値と呼ばれる転送シフトレジスタ１２４の先頭（すなわち出力）のデータ値が出力ドライバ１２１により信号経路１２２へ駆動され、同時に送信等化器１２９は、等化信号を信号経路１２２へ駆動する。この種の等化をここでは送信プリエンファシスと呼ぶ。一実施形態では、出力ドライバ１２１により信号経路１２２へ駆動された信号（ここでは一次信号と呼ぶ）は、可能な４つの状態（例えば、４つの互いに異なる信号領域により定義される）のうちの１つを有する多値信号であり、従って２個の２進ビット情報を表す符号を構成する。別の実施形態では、一次信号はより多い、またはより少ない可能な状態を有することができ、従って２個の２進ビットより多い、またはより少ないビットを表現することができる。また、一次信号はシングルエンドでも差動でもよく（差動の場合は、相補信号を搬送するために追加の信号線が用意される）、また電圧モードの信号でも電流モードの信号でもよい。

送信等化器１２９内の各出力ドライバ１３１は、ソースデータ値が送信済み（ポスト−タップデータ）か、未送信（プリ−タップデータ）かによってプリ−タップ・ドライバかポスト−タップ・ドライバかのいずれかを形成する。図３の具体的な実施形態では、等化器はシフトレジスタ１２０内のデータ値が供給されるＮ個のポスト−タップ・ドライバと、送信シフトレジスタ１２４内の１つのデータ値が供給される１個のプリ−タップ・ドライバと、を含む。従って、結果として生じたデータ経路１２２上に駆動された等化信号は、−１、１、２、…Ｎのシンボル・レイテンシィ（ｓｙｍｂｏｌ ｌａｔｅｎｃｙ）を有するデータ値に従った信号レベルを有する。ここで、与えられたデータ値のシンボル・レイテンシィとはシンボル時間数をいい、このシンボル時間数分だけデータ値の送信が一次値の送信に先行する。別の実施形態では、種々の数のポスト−タップとプリ−タップ・ドライバを設けることができ、これにより種々のシンボル・レイテンシィを有する値に基づいた等化が可能となる。

さらに図３を参照すると、等化受信機１１６は、パーシャルレスポンス受信回路１２３、バッファ１３２（例えばシフトレジスタ）、タップ選択回路１２８、タップ選択ロジック１３９を含む。データ信号はパーシャルレスポンス受信回路１２３によりサンプリングされ、バッファ１３２に格納され、最終的にアプリケーション・ロジック（図示せず）により利用されるディジタル化されたサンプルを生成する。バッファデータは少なくとも所定の時間の間格納され、所定数のシンボル・レイテンシィまでの履歴データを表わすので、バッファデータがポスト−タップデータ値のソースを形成する。このソースは、等化器タップを受信側等化器回路へ供給するタップ選択回路１２８により選択することができる。バッファデータ値のサブセットは、反射と他の高レイテンシィ歪みの正確なシンボル・レイテンシィに従って選択することができるので、比較的少数のバッファデータ値を選択することにより上記歪みのレイテンシィに一致するレイテンシィを有する受信側等化タップを形成することができる。この配置により、受信機の寄生容量を大幅に増加させる（すなわち多数の受信側等化タップから生じる）ことなく高レイテンシィ歪みを受信側の等化により減少することができる。一実施形態では、タップ選択ロジック１３９は、コンフィギュレーション値に従ってタップ選択信号１３４を出力するコンフィギュレーション回路である。コンフィギュレーション値はシステム１１７により自動的に生成される（例えばシステム始動時に）か、あるいは経験的に決定され、コンフィギュレーション回路内か、あるいはシステム１１７内の他の場所に格納することができる。

図３の実施形態では、バッファ１３２は、Ｍ個の記憶素子を有する空き領域部１３３と、Ｒ個の記憶素子を有する選択可能な領域部１３５とを有するシフトレジスタにより形成され、タップ選択回路１２８は選択可能領域部１３５に接続され、タップ・データ・ソースのサブセットをそこから選択する。別の実施形態では、データを受信するとともにバッファ１３２へデータを転送するのに必要な時間に依存して、バッファ１３２の空き領域部は、Ｍ個より少ない記憶素子を含むかあるいは記憶素子はゼロ個でもよい。また、タップ選択回路１２８は、空き領域の大きさが送信回路１１８の構成に従ってプログラム可能な空き領域部１３３内の１つ以上の記憶素子に接続することができる。最後に、以下の議論のようにバッファ１３２は、構成部品１３３、１３５により形成されたシフトレジスタに加えてさらに（あるいはその代わりに）１つ以上の並列レジスタを含んでよい。

さらに図３を参照すると、多くの別タイプの等化回路を受信機１１６内で使用することができる。例えば、一実施形態では、受信機１１６は、入力信号のシンボル時間と同時に等化信号を信号経路１２２上へ（従ってパーシャルレスポンス受信回路１２３の入力へ）駆動するための出力ドライバ１４０（その随意性を示すために図３では破線で示す）を含む。別の実施形態では、パーシャルレスポンス受信回路１２３は等化サブサーキットを備えた前置増幅器を含む。

多重双峰信号分布：パーシャルレスポンス
図５は、分散型ＩＳＩの主要なソースが直前のシンボル時間に送信された信号である場合に、信号受信機で観測された２進信号の双峰分布（ｂｉｍｏｄａｌ ｄｉｓｔｒｉｂｕｔｉｏｎ）を示す。すなわち、時刻Ｔ_Ｎ−１でサンプリングされた符号は時刻Ｔ_Ｎでサンプリングされた符号の分散型ＩＳＩの主要なソースであり、時刻Ｔ_Ｎでサンプリングされた符号は時刻Ｔ_Ｎ＋１でサンプリングされた符号の分散型ＩＳＩの主要なソースであり、以下同様である。時刻Ｔ_Ｎの信号レベルを参照すると、前の符号が論理「１」ならば、前の符号に対するパーシャルレスポンスが時刻Ｔ_Ｎの信号レベルを円で囲まれたレベル「１１」あるいは「０１」のうちの１つに引き上げるであろうことは理解できる（「１１」と「０１」ビット列の第２ビットは時刻Ｔ_Ｎ−１の信号の状態に対応する）。前の符号が論理「０」ならば、前の符号に対するパーシャルレスポンスは、時刻Ｔ_Ｎの信号レベルを直交表記レベル「１０」か「００」のうちの１つへ低下させる。シングルエンド信号システムでは、入力信号はサンプリングされ、定常状態の両極値間の中点（すなわち’１１…１’と’００…０’信号レベルの中間）の基準電圧値と比較される。従って、信号が「１」から「０」あるいはその逆に遷移した場合に最悪ケースの電圧マージン（すなわち信号と基準電圧間の最小電圧差）が発生し、「１０」と「０１」の信号レベルはパーシャルレスポンス・レベル（すなわち前の符号送信の残留信号レベル）が大きい場合に判別不能となる。差動信号システムでは、入力信号とその補数信号は、例えば相補信号レベル間の差を増幅する差動アンプによりサンプリングされる。シングルエンドの場合と同様に、最悪ケースの電圧マージンは差動信号が「１」から「０」あるいはその逆に移行する場合に発生し、パーシャルレスポンスが「１０」と「０１」のレベルを同相モード（すなわち差動信号対の平均）へ押し下げる場合に「１０」と「０１」の信号レベルは判別不能となる。

図６は、図５に示した４つのパーシャルレスポンス信号レベルの同相モードレベルＬ_ＣＭに対する関係を示す。差動信号システムの場合、前の符号に対するパーシャルレスポンスは、定格差動振幅に対する差動振幅（すなわち差動信号対を形成する信号間の振幅差）を増加させるか減少させるものと考えることができる。定格差動振幅に対する正と負の信号レベルをそれぞれ１と−１として標準化すると、同相モードレベルＬ_ＣＭは０となり、また可能な４つの信号レベルは１＋α、１−α、−１＋α、−１−αとなる。ここでαは前の符号に対するパーシャルレスポンスの大きさを表わす。こうして、前の符号Ｄ_Ｎ−１が「０」である場合、Ｄ_Ｎが「１」か「０」かに依存して入力符号Ｄ_Ｎは１−αか−１−αのいずれかの信号レベルにより表わされる。同様に、Ｄ_Ｎ−１＝１の場合、現在の符号の状態に従って入力符号は１＋αあるいは−１＋αのいずれかの信号レベルにより表わされる。前者の場合（すなわちＤ_Ｎ−１＝０の場合）、ボックス１５１内に示されたように２つの補数信号レベル−１−αと１−αは、−αの同相モードを有する。後者の場合（すなわちＤ_Ｎ−１＝１の場合）、ボックス１５３内に示されるように、２つの補数信号レベル、１＋αと−１＋αは＋αの同相モードを有する。

パーシャルレスポンス受信機
図７は、図５と図６で図示された信号レベルの双峰特性を利用する本発明の実施形態によるパーシャルレスポンス受信回路２００を示す。パーシャルレスポンス回路２００は入力データ信号Ｄ_Ｎをサンプリングするための比較回路２０２と、比較回路２０２により生成されたデータ・サンプルに基づいて出力データ値（すなわち受信データ値）を生成する判断回路２０４とを含む。サンプリングされた信号が同相モード閾値より上かあるいはその下にあるかに基づいて２進信号レベルを識別する単一の比較器ではなく、比較回路２０２は、前の符号に対する２つの可能なパーシャルレスポンスにより同相モード閾値からオフセットされる閾値レベルを有する２つの比較器２０１、２０３を含む。すなわち、比較器２０１の閾値レベルは＋αレベルに設定され、また比較器２０３の閾値レベルは−αレベルに設定される。この配置により、前の符号が「１」（すなわちＤ_Ｎ−１＝１）の場合、信号レベルがパーシャルレスポンス・レベル＋αより上かあるいはそれより下かを比較器２０１が決定することにより入力信号を「１」あるいは「０」として分解する。逆に、Ｄ_Ｎ−１＝０の場合、信号がパーシャルレスポンス・レベル−αより上であるかあるいはそれより下であるかを決定することにより、比較器２０３は入力信号を「１」あるいは「０」として分解する。両方の比較は各入力符号に対して実行されるので、どちらの比較器出力が符号の状態を表わすかの選択は、前の符号の状態が分解されるまで遅延させることができる。パーシャルレスポンス受信回路２００では、例えば比較器２０１と２０３により出力されたサンプル値は判断回路２０４に出力される。ここでは該サンプル値が記憶素子２０８と２０９（例えばＤフリップ−フロップあるいは他のタイプの記憶回路）に選択的に格納され、選択回路２０５（例えばマルチプレクサ）のそれぞれの入力ポートに供給される。選択回路２０５により選択されたサンプル値は、サンプリングクロック信号２１０（または他のタイミング制御信号）に応答して記憶回路２０７に格納され、この時点でサンプル値はＤ_Ｎ−１サンプル値となる。記憶回路２０７に格納されたＤ_Ｎ−１サンプル値は、比較器２０１と２０３により生成された２つのサンプル値の１つを選択する選択回路２０５の選択入力へ帰還される。すなわち、Ｄ_Ｎ−１サンプル値は、比較器２０１と２０３のどちらがＤ_Ｎサンプルを供給するかを、選択回路２０５を介して選択するように使用される。記憶素子２０８と２０９を含む実施形態では、記憶回路２０７の出力がＤ_Ｎ−２のサンプル値となって、記憶素子２０８と２０９から出力されたＤ_Ｎ−１のサンプル値のうちの１つを選択するように使用される。

図６に示した信号配置を参照し図７のパーシャルレスポンス受信回路２００の動作について考察すると、比較器２０１、２０３のいずれかの信号マージン（すなわち「１」と「０」の状態を表す信号レベル間の差）は、最悪の場合のパーシャルレスポンス状態間の信号マージンを越えることがわかる。すなわち、最悪の場合のパーシャルレスポンス状態間（１０から０１）の信号マージンは（１−α）−（−１＋α）＝２ー２αとなり、一方、分離された信号コンステレーションのいずれかの対の信号マージンは（１−α）−（１−α）＝２となる。こうして、αが大きくなるにつれて単一の比較器の受信機の信号マージンは減少し、αが１に近づくにつれて０に向かう。対照的に、図７のパーシャルレスポンス受信回路２００の信号マージンは、αが大きくなっても実質的に一定で２のままである。実質的には、比較器２０１と２０３の閾値をそれぞれパーシャルレスポンス・レベル＋αと−α分だけオフセットすることにより前の符号に対するパーシャルレスポンスは相殺され、したがって入力符号の全応答が符号状態を分解するのに利用できるようにする。

さらに図７を参照すると、閾値発生器２１１は比較器２０１と２０３に供給される±αの閾値を生成するように使用される。シングルエンド信号システムの場合、閾値±αは、擬似差動信号検出を可能にする（すなわち、入力信号レベルと閾値電圧レベルとを比較してサンプル値のディジタル状態を分解する）ように比較器２０１と２０３のそれぞれの基準入力に印加される電圧レベルでよい。差動信号システムの場合、閾値±αは、比較器の同相モードを図６に示した±αの電圧レベルまでオフセットするように印加される電圧か電流でよい。閾値±αは、比較器２０１と２０３内のディジタル／アナログ変換器（ＤＡＣ）を制御するためのディジタル値でもよい。一実施形態では、閾値発生器２１１は、例えば１回以上の校正動作時に±α閾値レベルを一回かあるいは定期的に判定する回路を含む。他の実施形態では、±α閾値レベルは、選択されたデータ・パターンにより生成された入力信号レベルに基づいて適応的に生成される。閾値発生器２１１の実施形態は以下にさらに詳細に議論する。

多重データレート信号方式
図７のパーシャルレスポンス受信回路２００では、サンプリングクロック信号２１０の各周期中に単一の符号が捕獲される。すなわち、入力データ信号のサンプルを捕獲するためにサンプリングクロックの立ち上がり（または立ち下がり）エッジが使用される。多重データレートシステムでは、サンプリングクロック信号２１０の１周期ごとに複数の符号が捕獲される。このようなシステムではクロック生成回路が設けられ、サンプリングクロック信号の１周期（１／周波数）内に位相配分されたサンプリングクロック信号２１０の複数のインスタンスを生成する。例えば、図８はサンプリングクロック信号の各期間（すなわち周期時間）中に２つの符号が連続して送信される２倍データレート信号方式プロトコルを示す。従って、サンプリングクロック信号の２つのインスタンス：偶数番号符号Ｄ_Ｎ、Ｄ_Ｎ＋２、Ｄ_Ｎ＋４…をサンプルする偶数位相のサンプリングクロックＳＣＬＫ_Ｅと、奇数番号符号Ｄ_Ｎ−１、Ｄ_Ｎ＋１、Ｄ_Ｎ＋３…をサンプルする奇数位相のサンプリングクロックＳＣＬＫ_Ｏとが用意される。この技術は拡張することができ、４倍データレート（１サンプリングクロック周期毎に４符号）、８倍データレート（１サンプリングクロック周期毎に８符号）、１０倍データレート（１サンプリングクロック周期毎に１０符号）等を含む事実上任意のデータレートを実現できる。

図９は、２倍データレート信号システムで用いられるパーシャルレスポンス受信回路２１５を示す。パーシャルレスポンス受信回路２１５は、奇数位相のサンプリングクロック信号２１０_Ｏ（ＳＣＬＫ_Ｏ）によりクロック作動される奇数位相の受信回路２１６と、偶数位相のサンプリングクロック２１０_Ｅ（ＳＣＬＫ_Ｅ）によりクロック作動される偶数位相の受信回路２１７とを含む。奇数および偶数位相受信回路２１６、２１７は図７のパーシャルレスポンス受信回路２００に類似している。但し、それらが生成するサンプルのインタリーブ的性質により、奇数位相の受信回路２１６の選択回路２２５は偶数位相の受信回路２１７の選択回路２３９により選択されたサンプルがラッチされたインスタンスにより制御され、逆に偶数位相の受信回路２１７の選択回路２３９は、奇数位相の受信回路２１６の選択回路２２５により選択されたサンプルのラッチされたインスタンスにより制御される。サンプルＤＮ^＋／ＤＮ⁻は比較器２３２と２３３により生成され、記憶回路２３５と２３７に格納され、次に選択回路２３９により選択されて図１０に示した偶数位相のパイプライン（偶数パイプ）を形成する（選択回路２３９の出力は偶数位相のサンプリングクロック信号２１０_Ｅに応答して選択的に記憶回路２４３へバッファされる）。同様に、サンプルＤ_Ｎ＋１ ^＋／Ｄ_Ｎ＋１ ⁻は比較器２１８と２１９により生成され、記憶回路２２１と２２３に格納され、次に選択回路２２５により選択されて図１０に示した奇数位相のパイプライン（奇数パイプ）を形成する（選択回路２２５の出力は奇数位相のサンプリングクロック信号２１０_Ｏに応答して選択的に記憶回路２２７へバッファされる）。こうして奇数位相サンプルＤ_Ｎ−１が選択回路２２５により選択された場合、Ｄ_Ｎ−１サンプルは偶数位相の受信回路のラッチ素子２４１内へラッチされ（これにより偶数位相クロック信号２１０_Ｅの全１周期間、Ｄ_Ｎ−１を利用可能にする）、その後は後続の偶数位相サンプルＤ_Ｎを選択するのに使用される。次に、選択された偶数位相サンプルＤ_Ｎは奇数位相の受信機のラッチ素子２２８内にラッチされ、その後は後続の奇数位相サンプルＤ_Ｎ＋１を選択するのに使用される。より高いデータレートに対しては、部分的周期の受信回路（回路２１６と２１７のそれぞれは半周期の受信回路である）の数をデータレートに従って増加してもよい。例えば４倍データレートシステムでは、パーシャルレスポンス受信機は相互に連結された４つの４分の１周期受信回路を含み、これにより第１の４分の１位相受信回路内のサンプルＮが第２の４分の１位相位相受信回路内のサンプルＮ＋１を選択するように用いられ、第２の４分の１位相受信回路内のサンプルＮ＋１が第３の４分の１位相位相受信回路内のサンプルＮ＋２を選択するように用いられ、サンプルＮ＋２が第４の４分の１位相受信回路内のサンプルＮ＋３をを選択するように用いられ、サンプルＮ＋３が第１の４分の１位相受信回路内のサンプルＮ＋４を選択するように用いられ、以下同様である。本明細書の他の箇所では、様々なパーシャルレスポンス受信回路の実施形態を単一のデータレート（ＳＤＲ）信号システムとして説明する。開示された各実施形態は図８−図１０を参照して説明したように多重データレート信号方式を支援するように変更することができる。

閾値レベルの生成
本発明の一実施形態では、ここでは組み込み式スコープ（ｅｍｂｅｄｄｅｄ ｓｃｏｐｉｎｇ）と呼ばれる技術がパーシャルレスポンス受信回路の比較器内に印加される±α閾値レベルを決定するように使用される。組み込み式スコープは、受信機における符号系列を繰り返し受信する工程と、エラーのない受信であることを確認するために受信符号系列と、該系列の局所生成とを比較する工程とにかかわる。それぞれの受信と確認を繰り返すことにより、入力信号における符号値間を識別するために使用される閾値電圧は、系列内の符号がもはや期待値と一致しないところまで漸進的に増加される分だけ校正レベルからオフセットされる。不合格（ｆａｉｌｕｒｅ）が発生するところの閾値電圧オフセットをここでは合格／不合格（ｐａｓｓ／ｆａｉｌ）オフセットと呼び、不合格が発生したサンプリング瞬間での信号レベルの測定値を表わす。こうして、符号系列の各符号の合格／不合格オフセットが検出されるまで閾値電圧をある範囲の閾値電圧にわたり掃引することにより入力信号に対するサンプル・プロットを発生することができる。さらに、増分系列の位相オフセットにより受信クロック信号を掃引し、各位相オフセットの合格／不合格オフセットを決定することにより入力信号の完全なトレースを生成することができる。また、波形トレースを入力信号内の選択された関心点（例えば所期のサンプリング時点から±Ｎ°、Ｎは掃引角度を表わす）に限定するように、位相オフセット及び／または閾値電圧ステップの細分化と開始／終了点は制御することができる（例えばプログラム可能な回路あるいはレジスタを構成することにより）。

図１１は、入力データ信号２８６の時間基準トレース２９０を生成する組み込み式スコープの効用を示す。入力信号２８６がサンプリングされる閾値電圧オフセットの範囲はＶ_Ｔにより表示され、信号がサンプリングされる位相オフセットの領域はφにより表示される。掃引内の各サンプリング点は、サンプリング点２８０のグリッド内のそれぞれの点により示される。なお、掃引は各φの値に対しＶ_Ｔ値の全範囲にわたり電圧閾値を進めることにより、あるいは二者択一的に各Ｖ_Ｔ値に対しφ値の全範囲にわたりクロック位相を進めることにより得られる。

さらに図１１を参照すると参照番号２８８は、合格／不合格状態が検知されたサンプル対を示す。当該の合格／不合格オフセット（ＰＦＯ）は、校正されたＶ_Ｔレベル（Ｖ_Ｔ（ＣＡＬ））と、合格と不合格サンプル間のＶ_Ｔオフセットの平均値との差に従って決定されて入力信号の測定値として記録される。すなわち、合格／不合格オフセットは図示したようにトレース２９０内のデータ点を確立するように使用することができる。グリッド２８０内のすべてのサンプリング点にわたって掃引した後に（この掃引は、平均値を捕獲し統計的な外れ値を捨てるために何度も繰り返すことができる）、トレース２９０によりグラフで示されたような入力信号の測定値が得られる。

組み込み式スコープは従来の信号の測定技術を越える多くの利点を有する。第１に、この技術は非侵入性なので（すなわちプローブ接触はない）、試験中のシステムの電気的特性が変更されることは無く、したがってより正確な結果をもたらし得る。また、上記トレースは受信回路自体の観点から生成される。このことは受信回路のすべての非理想的特性は、結果として生じた信号のトレース情報において説明がつくということを意味する。最後に、組み込み式スコープに必要なすべての構成要素は完成した信号システム内に含むことができるので、組み込み式スコープは反射のレイテンシィと振幅、および信号システム内の他の歪みを決定する工程（限定するものではないが）を含むパーシャルレスポンス測定に加えて、多くの実行時分析を行うのに利用することができる。

図１２は本発明の実施形態による信号システム３００を示す。信号システム３００は送信装置３０１と、パーシャルレスポンス振幅を決定する組み込み式スコープを採用する受信装置３０９とを含む。送信装置３０１はパターン発生器３０３、データセレクター３０５、等化送信機３０７、アプリケーション・ロジック３０２を含む。アプリケーション・ロジック３０２は、送信装置（例えば信号処理、命令処理、経路制御あるいは他の任意の機能）の中核的機能を実行し、データセレクター３０５の第１の入力へ送信データ（ＴＸ ＤＡＴＡ）を供給する。通常動作中、アプリケーション・ロジック３０２は論理ローのスコープ信号（ＳＣＯＰＥ）３０６をデータセレクター３０５に出力し、データセレクター３０５は送信データを選択し、信号経路１２２（コネクター、ビア、スタブなどのような多数の不連続性ソースを含むかあるいはそれらに接続され得る）を介して受信装置３０９へ送信する等化送信機３０７へそれを渡す。スコープ動作モード中、アプリケーション・ロジック３０２はスコープ信号３０６をハイに駆動して送信装置３０１内のスコープ動作モードを使用可能にする。スコープ・モードでは、データセレクター３０５はパターン発生器３０３により生成された繰り返しの単一符号パルス系列（例えば００１００…００１００…００１００…などのテスト信号）を選択し、受信装置３０９へ送信する。受信装置３０９は、入力データ信号を受信するパーシャルレスポンス受信機３１０と、上記単一符号パルス系列の局所版を格納するパターン・レジスタ３１１と、パターン・レジスタ３１１が負荷モードとバレル−シフトモード間で切り替えられるようにするマルチプレクサ３１２と、受信されたデータ系列をローカルに生成された系列と比較するＸＯＲゲート３１３と、パーシャルレスポンス受信回路内で使用される閾値電圧をそのスコープ範囲にわたって進めるように閾値電圧調整信号（ＴＨＲＥＳＨ ＡＤＪ）を生成するアプリケーション・ロジック３１５（または他のロジック）と、を含む。一実施形態では、パーシャルレスポンス受信回路の複数の比較器に印加された閾値は、組み込み式スコープの目的のために同じ定格開始値に設定されそして一斉に進められる。別の実施形態では、スコープ・モードが使用可能となった場合、パーシャルレスポンス受信回路のうちの１つの比較器だけが使用される。アプリケーション・ロジックは、サンプリングクロック信号の１周期内の位相オフセット系列にわたってサンプリングクロックを進めるためのクロック調整信号（図示せず）をさらに生成してよい。アプリケーション・ロジック３１５はＸＯＲゲート３１３の出力に基づいてトレース記録（すなわち入力データ系列を表すデータ）をさらに構築する。

受信装置３０９がスコープ動作モードにある場合、マルチプレクサ３１２は当初、パターン・レジスタ３１１へパーシャルレスポンス受信機３１０の出力をロードするように設定される。所望のデータ系列（例えば単一符号のパルス系列）がパターン・レジスタ３１１にシフトされた後、マルチプレクサ３１２はパターン・レジスタ３１１のバレル−シフトモードを使用可能にするように設定される。すなわち、マルチプレクサ３１２がパターン・レジスタ３１１の入力に帰還されるパターン・レジスタ３１１の出力を選択するので、パターン・レジスタ３１１の内容がパターン・レジスタ３１１を通して連続的に循環される（すなわちバレルシフト動作）。この配置により、パターン・レジスタ３１１へロードされたデータ系列はＸＯＲゲート３１３の第１の入力へビット毎に繰り返し出力される。パーシャルレスポンス受信機３１０により受信されたデータ系列はＸＯＲゲート３１３の第２の入力へ入力されるので、受信されたデータ系列はパターン・レジスタ３１１内に格納されたデータ系列とビット毎に比較される。繰り返し送信されるデータ系列の長さをパターン・レジスタ３１１の記憶サイズと一致するように選択することにより、パターン・レジスタの内容と、同じデータ系列を新しく受信したもの（すなわち推定上は同じデータ系列）とが繰り返し比較される。すべての受信エラーは結果的には受信値とパターン・レジスタ内の対応する値間の不整合となるので、ＸＯＲゲート３１３により比較されるとＸＯＲゲート３１３からアプリケーション・ロジック３１５へ出力されるエラー信号となる。次に、アプリケーション・ロジック３１５は、エラーが発生したところの被調整閾値電圧（と、随意にクロックの位相オフセット）を波形トレース内の信号レベルとして記録することができる。

図１３は、図１２の信号システム内の組み込み式スコープにより捕獲されたパルスレスポンスのサンプル波形トレース３２０を示す。図示したように、波形は、図５と図６を参照して議論した−１−αレベルに対応する定常的な低レベルで始まり低レベルで終わる。パルス（すなわちＤ＝１）は時刻Ｔ３で受信され、パルスのパーシャルレスポンスは時刻Ｔ４で受信される。前の０値符号に起因して、時刻Ｔ３でサンプリングされた信号レベルは１−αレベルに対応する。同様に、前の１値符号に起因して、時刻Ｔ４でサンプリングされた信号レベルは−１＋αレベルに対応する。−１＋αレベルと−１−αレベル間の差は、図１２のアプリケーション・ロジック３１５（または他の回路）により決定されるとともに、±αを決定するために使用することができる。すなわち、α＝（（１＋α）−（−１−α））／２。標準化された信号レベル、１は特定のクロック・リカバリ動作（以下に議論する）において使用可能であり、パルス・レベルと定常的なローレベルから決定することができる（すなわち１＝（（１＋α）−（−１−α））／２）。いったん決定すると、パーシャルレスポンス動作を可能にするためにαレベルをパーシャルレスポンス受信回路の比較器へ印加することができる。

図１４は、パーシャルレスポンス閾値レベル±αを適応的に生成する回路を含むパーシャルレスポンス受信機３２５を示す。パーシャルレスポンス受信機３２５は、パーシャルレスポンス受信回路２００、レベルサンプリング回路３２７、適応モジュール３２９を含む。図７で説明したように、パーシャルレスポンス受信回路２００は、通常、入力信号Ｄ_Ｎとオフセット閾値±αとの比較（比較器２０１と２０３における）に基づいて１対のサンプル値を生成するように動作する。サンプルは記憶素子２０８と２０９内にサンプルＤ_Ｎ−１ ^＋とＤ_Ｎ−１ ⁻（「^＋」と「⁻」は相対的に正と負であるパーシャルレスポンスに対応するようなサンプルを表す）として格納される。選択回路２０５は記憶回路２０７に格納されたＤ_Ｎ−２のサンプルの状態に基づいて、選択されるＤ_Ｎ−１サンプルとなるべきＤ_Ｎ−１ ^＋とＤ_Ｎ−１ ⁻サンプルのうちの１つを選択する。上記議論のように多重データレートシステムでは、Ｄ_Ｎ−２のサンプルは、サンプリングクロック信号２１０の位相シフトされたものによりクロック作動される相手方部（ｃｏｕｎｔｅｒｐａｒｔ）のパーシャルレスポンス受信回路により供給することができる。単一あるいは多重データレートのいずれの場合も、２時刻以上離れて隣接したサンプル値が適応モジュール３２９へ供給される（すなわちその中にバッファされる）。図１４の実施形態ではサンプル値Ｄ_Ｎ−２とＤ_Ｎ−１が適応モジュール３２９へ提供されるが、別の実施形態ではより高次あるいはより低次のレイテンシィ・サンプルを提供することができる。

レベルサンプリング回路３２７は、入力符号Ｄ_Ｎの信号レベルと、図５の双峰信号配置に対応する４つの信号レベルのそれぞれとを比較する４つの比較器３３１_１−３３１_４を含む。すなわち、比較器３３１_４は入力信号を１＋αの閾値レベルと比較し、入力信号が１＋αレベルより上か下かによって対応するエラーサンプルＥ_１１を生成する。同様にして、比較器３３１_３、３３１_２、３３１_１は、Ｄ_Ｎ信号レベルを閾値レベル１−α、−１＋α、−１−αのそれぞれと比較し、対応するエラーサンプルＥ_１０、Ｅ_０１、Ｅ_００を生成する。各エラーサンプルは、適応モジュール３２９へ供給される前にそれぞれの記憶回路３３５_１−３３５_４内へバッファされる。この配置によりエラーサンプルはパーシャルレスポンス受信回路２００により生成されたＤ_Ｎ−１サンプルと同じレイテンシィを備えて、適応モジュール３２９に到達する。

パーシャルレスポンス受信回路２００内の比較器２０１、２０３と、レベルサンプリング回路３２７内の比較器３３１_１−３３１_４へ供給される閾値を選択的に更新することにより、適応モジュール３２９はパーシャルレスポンス受信回路２００からのデータ・サンプルと、レベルサンプリング回路３２７からのエラーサンプルとに応答する。例えば、データ・サンプルが１１状態（すなわちＤ［Ｎ−１：Ｎ−２］＝１１）を示す場合、適応モジュール３２９は、エラーサンプルＥ_１１により示される入力信号レベルが１＋αの閾値レベルより上か下かによって１＋αの閾値レベルを増加あるいは減少する。同様にして、データ・サンプルが１０、０１、００状態をそれぞれ示すと、適応モジュールはエラーサンプルＥ_１０、Ｅ_０１、Ｅ_００に基づいて１−α、−１＋α、−１−αの閾値を更新する。以下に議論するように、±αのレベルは、１＋α、１−α、−１＋α、−１−αの閾値レベル、あるいはそれのサブセットから導き出すことができる。

図１４の適応モジュール３２９の実施形態を図１５に示す。適応モジュールは、２：４デコーダ３５３、アップ／ダウンカウンタ３５７_１−３５７_４、平均化回路３６１と３６５、ディジタル／アナログ変換器（ＤＡＣ）３５９_１−３５９_６、および随意的にフィルタ回路３５１を含む。２：４デコーダ３５３は、入力データ・サンプルＤ_Ｎ−１とＤ_Ｎ−２（ここでは、Ｄ［Ｎ−１：Ｎ−２］としても表現される）の状態に従って４本のイネーブル信号線３５４_１−３５４_４のうちの１本をアクティブにする（すなわち、信号線上にイネーブル信号をアサートする）。各カウンタ３５７は、４つのエラーサンプル（すなわちＥ_００、Ｅ_０１、Ｅ_１０、Ｅ_１１）のそれぞれを受信するように接続されたアップ／ダウン入力（Ｕ／Ｄ）、イネーブル信号線３５４のそれぞれ接続されたカウント・イネーブル入力（ＣＥＮ）、およびサンプリングクロック信号２１０を受信するように接続されたストローブ入力を有する。この配置により、サンプリングクロック信号２１０の各周期中に、アクティブにされたイネーブル信号線３５４に接続されたカウンタ３５７は、対応するエラーサンプルの状態に従って増加または減少される。こうして、Ｄ［Ｎ−２：Ｎ−１］＝１１の場合、入力信号レベルが１＋αの閾値レベルより上にあることをエラーサンプルＥ_１１が示した場合、カウンタ３５７_４が増加され、入力信号レベルが１＋α閾値レベル未満であることをＥ_１１が示した場合は減少される。同様にして、カウンタ３５７_３、３５７_２、３５７_１に保存された計数値はそれぞれのイネーブル信号線３５４により使用可能にされると、エラーサンプルＥ１０、Ｅ０１、Ｅ００に従ってそれぞれ増加または減少される。一実施形態では、フィルタ回路３５１を用いて、例えば、当該計数値が調整される前に、同じ状態のエラーサンプルの所定数が所与の時間内に受信されることを要求することにより、入力エラーサンプルをフィルタリングする。別の実施形態では、他のタイプのエラーサンプル・フィルタリングを適用することができる。また、フィルタ３５１は完全に省略してよい。

カウンタ３５７_１−３５７_４内に保存された計数値は、１＋α、１−α、−１＋α、−１−αのレベルを生成するＤＡＣ３５９_１−３５９_４それぞれに対する制御値として出力される。こうして、適応モジュール３２９は、受信データ値Ｄ［Ｎ−１：Ｎ−２］の状態に従って１＋α、１−α、−１＋α、−１−αの閾値レベルを選択的に更新するように動作する。

平均化回路３６１と３６５は、カウンタ３５７_１−３５７_４からの制御値出力を平均化することにより±αの閾値レベルを生成する。平均化回路３６５は、例えばカウンタ３５７_４と３５７_２からの制御値Ｃ_１＋αとＣ_−１＋αをそれぞれ加算する加算回路３６６と、所望のα閾値レベル（すなわち（Ｃ_１＋α＋Ｃ_−１＋α）／２＝Ｃ_α）に対応する制御値Ｃ_αを生成する２分割素子３６７（加算の最下位ビットを省略することによりアクティブ回路無しで達成できる）とを含む。同様に、平均化回路３６１は、カウンタ３５７_３と３５７_１からの計数値Ｃ_１−αとＣ_−１−αを加算する加算回路３６２と、制御値Ｃ_−αを生成する２分割素子３６３とを含む。一実施形態では、カウンタ３５７と平均化回路３６１、３６５により生成された各制御値は、図１４のパーシャルレスポンス受信回路２００の比較器とレベルサンプリング回路３２７で使用される閾値レベルを生成するそれぞれのＤＡＣ３５９_１−３５９_６に入力される。他の実施形態では、パーシャルレスポンス受信回路２００の各比較器とレベルサンプリング回路３２７は内部ＤＡＣを含み、制御値自身の形式（すなわちＣ_α、Ｃ_−α、Ｃ_１＋α、Ｃ_１−α、Ｃ_−１＋α、Ｃ_−１−α）でそれぞれの閾値を受信する。また、差動の実施形態では（およびある種のシングルエンドの実施形態では）、Ｃ_＋αとＣ_−α値がお互いに補数であってもよいので平均化回路３６１あるいは３６５の１つを多重ビット−インバータで置き換えることができる。さらに、Ｃ_１＋αとＣ_−１−α値は補数であってよく、またＣ_１−αとＣ_１＋α値は補数であってもよいので図１４のレベルサンプリング回路３２７内の比較器のうちの２つ、および適応モジュール３２９内のカウンタ３５７のうちの２つ（と、使用されれば、ＤＡＣ３５９のうちの２つ）を省略することができる。

図１６に、図１５の平均化回路３６１と３６５の代わりに使用可能な他の回路構成３７５を示す。Ｃ_＋α値を生成するためにＣ_１＋αとＣ_−１＋αの計数値を平均する代わりに、Ｃ_＋αは、Ｃ_１＋αとＣ_１−αの制御値間の差を半分にすることにより生成される（すなわちＣ_α＝（（Ｃ_１＋α）−（Ｃ_１−α））／２）。同様に、Ｃ_−α値は、Ｃ_−１−αとＣ_−１＋αの制御値間の差を半分にすることにより生成される。こうして、図１６の回路は、Ｃ_１＋α制御値からＣ_１−α制御値を減じることにより２αを生成する差分回路３７６と、２α値を半分にすることによりＣ_αを生成する２分割素子３７７（上記差の最下位ビットを省略することにより実現できる）とを含む。差分回路３７９と２分割素子３８０は同様に使用され、当該の方法で計数値、Ｃ_−１＋αとＣ_−１−αからＣ_−αを生成する。

差動比較器
図１７は、図７、図９と図１４の受信回路とレベルサンプリング回路内で使用可能な比較器４００を示す。比較器４００は前置増幅器４０１とサンプリング回路４２５とを含む。前置増幅器４０１は１対の差動アンプ４０２、４０３を含み、各差動アンプは電流ＤＡＣ（ＩＤＡＣ）４１１と４１３それぞれによりバイアスをかけられ、それぞれの抵抗素子Ｒを介して供給電圧に接続された第１および第２の出力節点４１８と４１９を有する。上記抵抗素子は、ダイオード構成のトランジスタ、バイアスをかけたトランジスタ、抵抗、あるいは抵抗値を確立する他の任意のアクティブ回路あるいは受動回路を使用することにより実現することができる。差動アンプ４０２内のトランジスタ４０５と４０４はそれぞれ幅Ｗ１とＷ２を有し、Ｗ１はＷ２より大きい。差動アンプ４０３内のトランジスタ４０８と４０７もまた、それぞれ幅Ｗ１とＷ２を有する。信号成分Ｄと／Ｄから構成される差動入力信号は、Ｄがトランジスタ４０４と４０８へ接続され／Ｄがトランジスタ４０５と４０７へ接続されるように、各差動アンプ４０２、４０３に接続される。この配置により、Ｃ_αと／Ｃ_αが実質的に等しい場合（例えば８ビットの制御ワード、Ｃ_α＝１２８、／Ｃ_α＝１２７の場合）差動アンプ４０２と４０３は実質的に平衡が保たれ、実質的に幅Ｗ１＋Ｗ２の構成要素トランジスタを有する単一の差動アンプとして動作する。こうして、Ｄが／Ｄより大きい場合、トランジスタ４０４と４０８は、トランジスタ４０５と４０７より大きな電流を、共同で流し、これにより出力節点４１８の電圧を出力節点４１９の電圧より引き下げる（すなわち出力節点４１８に接続された抵抗素子Ｒを介して）。

前置増幅器４０１が平衡を保たれる（すなわちＣ_αが実質的に／Ｃ_αと等しい）と、Ｄと／Ｄが同相モード電位にある場合（すなわちＤと／Ｄが遷移の際に互いに交差する時のように）には前置増幅器出力節点４１８と４１９の電圧は実質的に等しい。こうして、前置増幅器４０１、従って全体としては比較器４００の実効的な閾値はＤと／Ｄの同相モードで発生する。対照的に、／Ｃ_αに対してＣ_αを増やすことにより前置増幅器が不平衡になると、同一値のＤと／Ｄにより出力節点４１９は出力節点４１８より下に引っぱられる結果となる。これはトランジスタ４０５がトランジスタ４０４より広い（そして、従ってより大きな利得を有する）ことと、減少された制御値／Ｃ_αにより差動アンプ４０３の補正（バランス）効果が削減されることによる。このようにして、／Ｃ_αに対してＣ_αを増加することにより前置増幅器の実効的な閾値を同相モードより大きくする。「０」と「１」の信号レベル間の閾値がαに設定される点までＣ_αを増やすことにより、αの閾値レベルを有する差動比較器が実現される。対応する比較器（図示せず）の電流ＤＡＣに対してＣ_αと／Ｃ_α値の接続を逆にすることにより−αに閾値レベルを有する差動比較器が実現される。

サンプリング回路４２５は、トランジスタ４２３と４２４により形成された差動アンプ４２６、背中合わせに接続されたインバータ４２８と４２９により形成されたセンスアンプ４２７、セット−リセット・フリップ−フロップにより形成された記憶回路４３６とを含む。差動アンプ４２６は、前置増幅器４０１の出力節点４１８と４１９にそれぞれ接続された制御入力と、インバータ４２８と４２９のソース端子にそれぞれ接続された出力節点４３１と４３３と、を含む。サンプリングクロック信号２１０（または他のサンプル制御信号）により切替可能に制御されるバイアス・トランジスタ４３０は、差動アンプ４２６と接地基準（または他の低い電圧基準）間に接続される。サンプリングクロック信号２１０はさらに、インバータ４２８と４２９の供給電圧（例えばＶ_ＤＤ）と出力節点間に接続された正にドープされたＭＯＳ（ＰＭＯＳ）トランジスタ４３４と４３５の制御入力に接続される。この配置により、サンプリングクロック信号２１０がローの場合、トランジスタ４３０はスイッチオフし、トランジスタ４３４と４３５はスイッチオンしてインバータ４２８と４２９の出力節点を供給電圧まであらかじめ充電する。インバータ４２８と４２９の出力節点は記憶回路４３６のアクティブ・ローのセットとリセット入力にそれぞれ接続されるので記憶回路４３６の内容はサンプリングクロック信号２１０がローである半周期の間、保存される。サンプリングクロック信号２１０がハイになるとバイアス・トランジスタ４３０はスイッチオンとなり、差動アンプ４２６の２つのトランジスタ４２４と４２３を介して前置増幅器４０１の出力節点４１８と４１９に発生した電圧に比例した電流を引き出す。こうして、節点４１９に発生した電圧が節点４１８の電圧より高い場合、トランジスタ４３０にバイアスをかけることにより引き出された電流は主としてトランジスタ４２３を介して流れることになる。逆に、節点４１８に発生した電圧が４１９の電圧より高い場合、バイアス・トランジスタにより引き出された電流は、主としてトランジスタ４２３を介して流れることになる。トランジスタ４３４と４３５は、ハイに向かうサンプリングクロック信号２１０に応答してスイッチオフとなるので、インバータ４２８と４２９の予め充電された出力はトランジスタ４２３と４２４を介して流れる電流により放電される。この動作により、入力信号（Ｄ）はコモンモード電圧（（Ｄ＋／Ｄ）を２で割ったもの）より＋αの閾値レベルを越える分だけ大きくなる（すなわち、入力信号は＋α閾値レベルを越える）と、トランジスタ４３０にバイアスをかけることにより引き出された電流は主としてトランジスタ４２３を介して流れることになる。結局、インバータ４２９の出力節点はインバータ４２８の出力節点よりも、より急速に放電されインバータ４２９の出力をローに駆動するとともにインバータ４２８の出力をハイに駆動する（すなわち、インバータ４２８内のＰＭＯＳトランジスタはスイッチオンとなり、インバータ４２８内のＮＭＯＳトランジスタはスイッチオフとなる）。インバータ４２９のロー出力は記憶回路４３６のアクティブ・ローのセット入力へ印加され、記憶回路４３６に論理「１」のサンプルデータ値を格納させる。対照的に、入力信号レベルが＋α閾値レベルを越えない場合、トランジスタ４３０にバイアスをかけることにより引き出された電流は主としてトランジスタ４２４を介して流れ、これによりインバータ４２８をローに駆動し（かつ、インバータ４２９をハイに駆動し）、論理「０」のサンプルデータ値を記憶回路４３６内へ格納する。

図１８は、図１７の電流ＤＡＣ４１１の実施形態を示す。電流ＤＡＣ４１１は制御トランジスタ４３７_０−４３７_Ｎ−１とバイアス・トランジスタ４３９_０−４３９_Ｎ−１を含む。各制御トランジスタ４３７_０−４３７_Ｎ−１は、基準電圧（この例では接地）と出力節点４３８（すなわち差動アンプ４０２を形成するトランジスタのソース端子に接続された節点）との間に、接続するトランジスタ対を形成するバイアス・トランジスタ４３９_０−４３９_Ｎ−１のうちの対応する１つへ直列に接続される（例えばソースからドレインまで）。制御トランジスタ４３７_０−４３７_Ｎ−１のゲート端子は、多重ビット制御値Ｃ_α（または制御値／Ｃ_α）のそれぞれの成分信号、Ｃ_α［０］−Ｃ_α［Ｎ−１］、を受信するように接続される。対応する制御信号成分がハイの場合、Ｉ_ＲＥＦｘ２^ｉ（ｉは、位置０、１、２…、Ｎ−１の第ｉ番目のトランジスタを表わす）の電流が制御トランジスタ４３７_ｉを通って流れるように、各制御トランジスタ４３７_０−４３７_Ｎ−１が２進の重みが付けられた利得を有する。こうして、制御値Ｃ_α［Ｎ−１：０］の構成ビットがすべてハイであると、Ｉ_ＲＥＦは制御トランジスタ４３７_０を通って流れ、Ｉ_ＲＥＦｘ２はトランジスタ４３７_１を通って流れ、Ｉ_ＲＥＦｘ４は制御トランジスタ４３７_２を通って流れ、以下同様にしてＩ_ＲＥＦｘ２^Ｎ−１を導通させるトランジスタ４３７_Ｎ−１を制御する。従って、制御トランジスタ４３７_０−４３７_Ｎ−１はそれぞれｘ１、ｘ２…、ｘ２^Ｎ−１トランジスタで表わされる。この配置により、制御値Ｃ_α［Ｎ−１：０］は、Ｉ_ＲＥＦの増加量が０からＩ_ＲＥＦｘ２^Ｎ−１までの範囲のバイアス電流を選択する２^Ｎ個の値のうちのいずれかに設定することができる。バイアス・トランジスタ４３９_０−４３９_Ｎ−１はバイアス電圧（ＶＢＩＡＳ）を受け入れるように接続されたゲート端子を有し、該バイアス電圧は、所望のＩ_ＲＥＦを確立するかあるいは維持する必要性に応じて調整される（例えばバイアス回路により）。

一実施形態では、電流ＤＡＣ４１１（と、従ってサブドライバの駆動力）を実現するために使用される様々なトランジスタの相対利得（すなわちトランスコンダクタンス値）は、個々の制御トランジスタ４３７及び／またはバイアス・トランジスタ４３９の幅と長さの比（すなわちＷ／Ｌ）を調整することにより確立される。例えば、ｘ２の制御トランジスタ４３７_１の幅と長さの比は、ｘ１の制御トランジスタ４３７_０の幅と長さの比の２倍であり、ｘ４の制御トランジスタ４３７_２の幅と長さの比は、ｘ２の制御トランジスタ４３７_１の幅と長さの比の２倍であり、以下同様である。バイアス・トランジスタ４３９は相互に、同じ利得比を持つことができる（例えば、図１８に示したようにｘ１、ｘ２、ｘ４、ｘ２^Ｎ−１）。別の実施形態では、制御トランジスタ４３７とバイアス・トランジスタ４３９の相対利得を調整するために他の技術を使用してもよい。また、２進の重み付け以外の重み付けを利用してもよい。例えば、一実施形態では各制御トランジスタ４３７は、他の各制御トランジスタ４３７と同等の利得を有するので電流ＤＡＣ４１１により引き出された電流は制御値Ｃ_αにおける論理「１」ビットの数に比例する。

図１９は、図７、図９、図１４で示された比較器を実現するのに使用可能な差動比較器４５０の別の実施形態を示す。比較器４５０はサンプリング回路４５２とオフセット制御回路４４０を含む。Ｄと／Ｄを搬送する入力信号線がトランジスタ４２３と４２４のコントロール端子へそれぞれ直接に接続されていることを除いて、サンプリング回路４５２は一般的には図１７のサンプリング回路４２５（および差動アンプ４２６、センスアンプ４２７、バイアス・トランジスタ４３０、記憶回路４３６を含む）と同じ方法で実現される。オフセット制御回路４４０は、サンプリング回路４５２の節点４３１と４３３へ接続された出力節点を有する差動アンプ４４６を含む。差動アンプ４４６のトランジスタ４４７と４４９のコントロール端子は、Ｃ_αと／Ｃ_αにより制御されたそれぞれの電圧ＤＡＣによってバイアスされる（例えば、それぞれ抵抗性のプルアップ素子４５１と４５３に接続された電流ＤＡＣ４４３と４４５により実現される）。この配置により、サンプリングクロック信号がハイになると、サンプリング回路４５２の出力節点４３３を通る電流は、サンプリング回路４５２のトランジスタ４２３と、オフセット制御回路４４０のトランジスタ４４７とにより引き出された電流の和となる。同様にして、サンプリング回路４５２の節点４３１を通る電流は、サンプリング回路４５２のトランジスタ４２４と、オフセット制御回路４４０のトランジスタ４４９とにより引き出された電流の和となる。図１７を参照して上に議論したように、節点４３１を通る電流が節点４３３を通る電流より大きいと、論理「１」が記憶回路４３６に格納され、逆に節点４３３を通る電流が節点４３１を通る電流より大きいと、論理「０」が記憶回路４３６に格納される。

ＤＡＣの制御値Ｃ_αと／Ｃ_αが実質的に同じであると、比較器４５０は平衡となり、実効的な閾値はＤと／Ｄの信号レベルの同相モードで発生する。すなわち、Ｄがコモンモード電圧（Ｖ_ＣＭ＝（（Ｄ＋／Ｄ）÷２）より大きい場合は、節点４３３を通る電流は節点４３１を通る電流より大きくなり、論理「１」がサンプルデータ値として捕獲される。Ｃ_αが増加され／Ｃ_αが減少されるにつれ差動アンプの実効的な閾値は増加されるので、Ｄは、オフセット制御回路のトランジスタ４４９により引き出されたさらなる電流に打ち勝つのに必要な量だけ／Ｄより高くなければならない。したがって、Ｃ_αを増加し／Ｃ_αを減少することによりサンプリング回路の実効的な閾値をパーシャルレスポンス・レベルαに設定することができる。すなわち、Ｄ間の差がコモンモード電圧Ｖ_ＣＭよりα分を越えて大きくなると、論理「１」がサンプルデータ値として出力され、そうでなければ論理「０」が出力される。−αの閾値を有する相手方部の比較器は、ＤＡＣ４４３と４４５へのＣ_αと／Ｃ_α入力を入れ替えることにより設けることができる。

単一レベル適応比較器を有する閾値レベル生成器
図２０は別の実施形態によるパーシャルレスポンス受信機５００を示す。パーシャルレスポンス受信機５００は、一般的には、図７と図１４を参照して説明したように動作するパーシャルレスポンス受信回路２００、レベルサンプリング回路５０１、および適応モジュール５０３を含む。図１４のレベルサンプリング回路３２７とは対照的にレベルサンプリング回路５０１は、入力信号が、適応モジュール５０３により生成されたデータレベル閾値より大きいか小さいかによってエラーサンプルＥ_ＤＬＥＶを生成する単一の比較器５０７を含む。図２０の実施形態では、データレベル閾値は適応モジュールにより生成された多重ビット制御値（Ｃ_ＤＬＥＶ）により確立される。別の実施形態では、データレベル閾値は適応モジュール５０３により生成されたアナログ電圧または電流により確立することができる。エラーサンプルは適応モジュール５０３に転送される前に１つ以上の記憶回路５０９でバッファしてもよく、これによりエラーサンプルのレイテンシィを、パーシャルレスポンス受信回路２００により生成されたデータ・サンプルに整合させる。

適応モジュール５０３は、レベルサンプリング回路５０１からエラーサンプルを受信し、パーシャルレスポンス受信回路２００からデータ・サンプルＤ_Ｎ−１とＤ_Ｎ−２を受信し、これを受けて±αレベルをパーシャルレスポンス受信回路２００内に確立するための制御値Ｃ_αと／Ｃ_αを生成し、またデータレベル閾値をレベルサンプリング回路５０１内に確立するための制御値Ｃ_ＤＬＥＶを生成する。一実施形態では、適応モジュール５０３はデータレベル閾値が１＋αのデータレベルと一致することを比較器５０７が示すまで、１＋αのデータ・パターン（すなわち、Ｄ［Ｎ−１：Ｎ−２］＝１１）の受信を検出すると最初にＣ_ＤＬＥＶ値を更新する。その後、Ｄ_ＬＥＶ閾値が１−αデータレベルと一致するまで、適応モジュール５０３は、１−αデータ・パターン（１０）に応答してＣ_ＤＬＥＶ値を更新する。制御値（Ｃ_α）は、例えば２つのＣ_ＤＬＥＶ値（すなわちＣ_１＋αとＣ_１−α）間の差を半分にすることにより生成することができ、また／Ｃ_α制御値はＣ_α値の補数をとることにより生成することができる。

図２１は、一実施形態による図２０の適応モジュール５０３の動作を示す。最初に、ブロック５２１では、制御値Ｃ_α、Ｃ_ＤＬＥＶ、と内部に保存された制御値Ｃ_２αのそれぞれが定格値ゼロに設定される。一実施形態では、定格のゼロ値はＤＡＣの中点に対応する。例えば８ビットのＤＡＣでは、１０００００００ｂ（「ｂ」は２進表記法を表す）の中点、すなわち１０進の１２８を定格ゼロ値として使用することができる。Ｃ_−α値はフルスケールのＤＡＣ値からＣ_α値を減じることにより生成することができる。こうして８ビットの例では、Ｃ_＋α＝１２８の場合、Ｃ_−α＝（２^８−１）−１２８＝１２７となる。この結果がＣ_αの補数をとる（すなわち／Ｃ_α＝Ｃ_−α）ことにより取得できることは明らかである。

判断ブロック５２３では、Ｃ_ＤＬＥＶ値に印加された増加操作および減少操作の履歴が評価され、１＋α信号レベルに対応する閾値レベルに到達したかどうかを判断する（すなわち、上方ＤＬＥＶの検出（ＵＰＰＥＲ ＤＬＥＶ ＦＯＵＮＤ））。一実施形態では、Ｃ_ＤＬＥＶ値に関し、直前のＮ回の更新にわたって増加操作回数と減少操作回数間の差が所定の値より小さい場合は、データレベル閾値が１＋α信号レベルのまわりをうろついている（ｄｉｔｈｅｒ）とみなされ、従って上方のデータレベル閾値を検出したと考えられる。上方のデータレベル閾値が検出されなかった場合、パーシャルレスポンス受信回路により生成されたサンプル値（Ｄ［Ｎ−１：Ｎ−２］）は判断ブロック５２５で評価され、１＋αレベルの信号レベルが受信されたかどうかを決定する。受信されたのであれば、レベルサンプリング回路Ｅ_ＤＬＥＶにより生成されたエラーサンプルは判断ブロック５２７で評価され、入力信号レベルがＣ_ＤＬＥＶの現在値により確立された閾値レベルより大きいか小さいかを決定する。エラーサンプルが「１」であれば、入力信号レベルは閾値レベルより大きく、Ｃ_ＤＬＥＶ値は５２９で増加されてそのデータレベル閾値を増加する。エラーサンプルが「０」であれば、信号レベルはデータレベル閾値未満であり、Ｃ_ＤＬＥＶ値は５３１で減少されてそのデータレベル閾値を減少する。図１５を参照し上に議論したたように、Ｃ_ＤＬＥＶ値を増加あるいは減少する前に、あるレベルのフィルタリングを適用してもよい。Ｃ_ＤＬＥＶ値が増加または減少された後（すなわちブロック５２９あるいは５３１で）、Ｃ_ＤＬＥＶの増加／減少の履歴は再び判断ブロック５２３で評価され上方のデータレベル閾値が検出されたかどうかを判断する。

判断ブロック５２５に戻ると、Ｄ［Ｎ−１：Ｎ−２］が「１１」でない場合、エラーサンプルＥ_ＤＬＥＶは評価されず、５２５での操作が後続のデータ・サンプルセットに対して繰り返される。こうして、ブロック５２３−５３１により形成されるレベル適応ループにおいて、適応モジュールは選択的にＣ_ＤＬＥＶ値を更新し、したがってパーシャルレスポンス受信回路により生成されたデータ・サンプルの状態に従ってデータレベル閾値を更新する（すなわち、１＋αのサンプル・パターンの検出に応答してＣ_ＤＬＥＶ値を更新する）。

判断ブロック５２３で、上方のデータレベルが検出されたと判断されると、増加操作および減少操作の履歴はクリアされ判断ブロック５３５で第２のレベル適応ループが開始される。判断ブロック５３５では増加と減少操作の履歴が評価され、１−αデータレベルに対応するデータレベル閾値が検出されたかどうかを決定する（すなわち、下方ＤＬＥＶの検出（ＬＯＷＥＲ ＤＬＥＶ ＦＯＵＮＤ））。一実施形態では、Ｃ_ＤＬＥＶ値に関し、直前のＮ回の更新にわたって増加操作と減少操作の回数間の差が所定の値より小さい場合、データレベル閾値は１−α信号レベルのまわりをうろついていると見なされ、従って下方データレベル閾値が検出されたとみなされる。下方のデータレベル閾値が検出されなかった場合は、パーシャルレスポンス受信回路（Ｄ［Ｎ−１：Ｎ−２］）により生成されたサンプル値が判断ブロック５３７で評価され、１−αレベルの信号レベルが受信されたかどうかを決定する。受信されなかった場合は１−αレベルの信号レベルが受信されるまで、後続のサンプル値対は判断ブロック５３７に繰り返し入力される。１−αレベルに対応するデータ・サンプルが検出されると、レベルサンプリング回路Ｅ_ＤＬＥＶにより生成されたエラーサンプルは判断ブロック５３９で評価され、入力信号レベルが、Ｃ_ＤＬＥＶの現在値により確立されたデータ閾値レベルより上か下かを判断する。当初がそうであるようにエラーサンプルが「０」の場合、信号レベルはデータ閾値レベルより低く、Ｃ_ＤＬＥＶ値はＤＬＥＶ閾値レベルを減少するように５４３で減少され、そしてＣ_２α制御値は上方と下方とのデータレベル閾値間の差を追跡するように増加される。エラーサンプルが判断ブロック５３７で「１」であると判断された場合、Ｃ_ＤＬＥＶはブロック５４１で増加されＣ_２αは減少される。この配置によって、データレベルの閾値が１−αデータレベルに到達すると制御値Ｃ_２αは＋α閾値レベルの２倍を表すことになる。従って、ブロック５４５でＣ_２αを２で割ることによりＣ_α値が生成される（例えばＣ_２αの最下位ビットを右にシフトするかそうでなければそれを削除することにより）。Ｃ_−α値はＣ_α値の補数をとることにより生成することができる。その後、当該処理は繰り返され、判断ブロック５２３から始まる。別の方法として、ある更新値Ｃ_２αは下方のデータレベル閾値から上方のデータレベル閾値まで戻る増加量を計数することにより生成することができ、また、他の更新値Ｃ_２αは、下方のデータレベル閾値へその後戻る際に生成することができ、以下同様である。Ｃ_α値はＣ_２α値の各再生後に更新することができる。また、１＋αと１−αのデータレベルを検出するのではなく、１＋αと−１＋αのデータレベルは決定してもよく、対応するデータレベル制御値を平均化してＣ_α値を生成する。

デュアルモード受信機
図２２は、多値信号モードあるいはパーシャルレスポンス・モードのいずれかで動作可能なデュアルモード受信機５５０の実施形態を示す。モード選択信号５７２（ＭＳＥＬ）が第１の状態（例えば論理ロー状態）にある場合、１符号当たり２ビットの多値信号モードが選択される。図２３に示した一実施形態では、各入力符号の信号レベルは、３つの閾値レベルにより区別される４つの電圧範囲のうちの１つに分類される。各レベルで表される１対のデータ・ビットに従って４つの電圧範囲が図２３の１０、１１、０１、００で指定される。各符号は４つの可能な振幅のうちの１つを有するパルスを構成するので、ここでは入力多値信号を４−ＰＡＭ（パルス振幅変調）信号と呼ぶ。別の実施形態では、種々のＰＡＭレベル（例えば８−ＰＡＭ、１０−ＰＡＭなど）が使用可能である。

多値信号モードでは、比較器５５７は入力信号と中点閾値（ここではゼロ閾値と呼ぶ）とを比較して符号の最上位ビット（ＭＳＢ）の状態を判断する。図２２と図２３の実施形態において、信号レベルがゼロ閾値を越える場合、ＭＳＢは「１」に決定され、信号レベルがゼロ閾値を越えない場合には「０」に確定される。比較器５５３と５５５は、入力信号と、各閾値レベル＋α、−αとを比較する。例えば、４−ＰＡＭ信号モードでは、＋α閾値レベルは、定常的ハイレベルとローレベル間の差の５／６を定常的ローレベルに加えて設定され、−α閾値は、定常的ハイレベルとローレベル間の差の１／６を定常的ローレベルに加えて設定される。図２３を参照すると、入力信号レベルが＋α閾値レベルを越えた場合、比較器５５３と５５５は共に論理ハイのサンプル値を生成し、信号レベルが−α閾値レベルより低い場合、比較器５５３と５５５は共に論理ローのサンプル値を生成する。対照的に、入力信号レベルが＋αと−α閾値レベルの間にある場合、比較器５５３と５５５は異なる状態を有する出力を生成する。こうして、信号レベルが＋α閾値レベルを越えるか−α閾値レベルより下の場合には入力シンボルの最下位ビット（ＬＳＢ）を論理「０」となるように割り当て、また信号レベルが＋αと−α閾値間の場合には論理「１」となるように割り当てることにより、ＬＳＢは比較器５５３と５５５により生成されるサンプル値の排他的ＯＲにより生成することができる。従って、排他的ＯＲゲート５６１は、比較器５５３と５５５により生成されたサンプル値を受信するように接続され（すなわち、サンプル値が記憶回路５５４と５５６にバッファされた後）、ＬＳＢを選択回路５６５の第１のポートへ出力する。モード選択信号がデュアルモード受信機の４−ＰＡＭモードを選択する場合、ＬＳＢが選択されて次段の記憶回路５６７と５７８に渡され、最終的には選択回路５７９により選択され、適応モジュール５８１へ供給される。こうして、４−ＰＡＭモードでは、適応モジュール５８１が、比較器５５３、５５５、５５７により生成された各サンプル値セットに対してＬＳＢとＭＳＢ（ＭＳＢビットは、ＬＳＢとのレイテンシィ整合のために記憶回路５５８、５７１、５７３に連続して格納される）を受信する。

図２３を参照して説明した閾値レベルとデータ信号レベルは、差動とシングルエンドの両信号システムで使用可能であるということに注意されたい。シングルエンドの信号システムの場合、閾値とデータ信号の電圧レベルは、接地基準のように共通で実質的に固定された電圧基準からのオフセットとして表わされる。差動信号システムの場合、データ信号と閾値はそれぞれ差動信号対により表わされ、データ信号あるいは閾値の電圧レベルは、２つの差動信号間の電圧差である（例えば、１方の信号の電圧レベルを他方から減じる）。

さらにデュアルモード受信機５５０の４−ＰＡＭモードを参照すると、比較器５５１はエラーサンプルＥ_ＤＬＥＶを生成し、このエラーサンプルは記憶回路５５２と５７０でバッファされその後適応モジュール５８１へ供給される。一実施形態では、適応モジュールはＭＳＢ／ＬＳＢ＝１１でのデータ信号レベルと、次にＭＳＢ／ＬＳＢ＝００での信号レベルと、を確定することにより、４−ＰＡＭモードの閾値レベル制御値Ｃ_０、Ｃ_＋α、Ｃ_−α（すなわち比較器５５７、５５３、５５５にそれぞれ供給される制御値）を生成する。例えば、Ｃ_＋α値は１１と００の信号レベル間の差の３分の２だけ００信号レベルからオフセットされ、Ｃ_０は１１と００の信号レベル間の中点に設定され、Ｃ_−αは、１１と００の信号レベル間の差の３分の１だけ００信号レベルからオフセットされる。図１４を参照して説明した適応モジュールと同様に、比較器５５１により生成されたエラーサンプルは、定常状態の１１信号レベルと定常状態の００信号レベルを取得するためにフィルタリングしてもよい。

さらに図２２を参照すると、モード選択信号５７２がハイの場合、デュアルモード受信機５５０はパーシャルレスポンス・モードに切替えられる。パーシャルレスポンス・モードにおいて比較器５５３と５５５は、入力データ信号と、各パーシャルレスポンス閾値レベル＋α、−αとを比較するように使用される。比較器５５３と５５５により生成されたサンプル値は、記憶回路５５４と５５６へそれぞれバッファされ、次に以前に受信されたサンプルの状態に従ってサンプルの１つを選択する選択回路５６３へ供給される。すなわち、記憶回路５５４と５５６に格納されたＤ_Ｎ−１サンプルの１つが選択されて、以前に記憶回路５６７に格納されたＤ_Ｎ−２のサンプルに従って記憶回路５６７へ格納される。Ｄ_Ｎ−２のサンプルはＤ_Ｎ−３サンプル値を生成する記憶回路５７８に格納される。所定のシンボル時間に、Ｄ_Ｎ−２とＤ_Ｎ−３サンプルは共に選択回路５７９と５７５を介して各適応モジュール５８１へ供給される。こうして、４−ＰＡＭモードでは、適応モジュール５８１は各入力の４−ＰＡＭ符号に対するＭＳＢ／ＬＳＢ対を受信し、またパーシャルレスポンス・モードでは、適応モジュール５８１は図５に示した双峰信号の４状態のうちの１つを表わすＤ［Ｎ−２：Ｎ−３］サンプル値を受信する。

さらに図２２を参照すると、パーシャルレスポンス・モードでは、比較器５５１と適応モジュール５８１は、図２０と図２１を参照して説明したように＋αと−αレベルを生成するように動作する。あるいは、ＭＳＢ比較器５５７はパーシャルレスポンス・モードでは通常使用されないので、比較器５５７は１−αのパーシャルレスポンス状態のレベルを判断するために使用することができ、これにより１＋αと１−α信号レベルの両方が同時に決定できるようにする。次に、±αレベルは、１＋αと１−α信号レベル（すなわちＣ_α＝（（Ｃ_１＋α）−（Ｃ_１−α））／２、Ｃ_−α＝／Ｃ_α）に基づいて生成することができる。別の実施形態では、ＭＳＢ比較器は、−１＋α信号レベルを決定するために使用してもよく、これにより±αは、１＋αと−１＋αの信号レベルを平均することにより決定される。ＭＳＢ比較器Ｅ_１０（またはＥ_０１）により生成された誤差信号は、その随意性を示すために破線５７４により示される。

図２２のデュアルモード受信機５５０について考察すると、４−ＰＡＭ動作のために設けられた回路（例えば４つの比較器（５５１、５５３、５５５と５５７）、記憶回路（５５２、５５４、５５６、５５８、５６７、５７０、５７１、５７８、５７３）と適応モジュール５８１）の多くは、２−ＰＡＭパーシャルレスポンス・モードにおいて再使用されるのでこれにより比較的少ない追加のハードウェア・オーバヘッドを有するパーシャルレスポンス動作を実現できることが理解できる。モード選択信号５７２は、外部ソースからか、あるいはデュアルモード受信機５５０を含む集積装置内のコンフィギュレーション制御回路から供給することができる。一実施形態では、コンフィギュレーション制御回路は、デュアルモード受信機５５０のモードを確立するようにシステム（例えばホスト・プロセッサあるいは同様の制御装置）内の１つ以上の他の集積回路によりプログラム可能なコンフィギュレーションレジスタである。コンフィギュレーション制御回路は、モード選択値によりプログラム可能な不揮発性メモリか、可溶性回路あるいは同様な回路などの不揮発性制御回路であってもよい。さらに、他の実施形態では、コンフィギュレーション制御回路は、被選択システムの状態の検出（例えば、一動作モードあるいは他の動作モード時の閾値エラーレートを検出する）に応答してモード選択信号の状態を動的に変化させることができる。

クロック・リカバリ
図２４は、クロック・データ・リカバリ（ＣＤＲ）機能を実行するパーシャルレスポンス受信機６００の実施形態を示す。すなわち、パーシャルレスポンス受信機６００は入力データ信号Ｄ_Ｎからデータとクロック情報の両方を再生する。パーシャルレスポンス受信機６００は、データ受信・レベルサンプリング回路６０１、適応モジュール６０３、クロック・リカバリ回路６０５、エッジ・サンプリング比較器６０７、および１つ以上の記憶回路６０９と、を含む。データ受信・レベルサンプリング回路６０１は、図１４と図２０を参照し説明したように１つ以上のエラーサンプルＥ_ＤＬＥＶとデータ・サンプルＤ［Ｎ−１：Ｎ−２］を生成するように動作する。データ受信・レベルサンプリング回路６０１もまた、図２２を参照して説明したように多重ＰＡＭモードで動作することができる。適応モジュール６０３は、データ受信・レベルサンプリング回路６０１へ供給される１つ以上の閾値制御値を生成するが、これらは１つ以上のデータレベル制御値Ｃ_ＤＬＥＶ、パーシャルレスポンス制御値Ｃ_＋α、Ｃ_−αを含む。上記の制御値は、上に議論したようにパーシャルレスポンス比較回路（すなわち±α比較器）および１つ以上のレベル適応比較器における閾値を確立するために使用される。

クロック・リカバリ回路６０５は、エッジ・サンプリング比較器６０７により生成された遷移サンプルＴ_Ｎ−１と、データ受信・レベルサンプリング回路６０１により生成されたデータならびにエラーサンプル（すなわち、Ｅ_ＤＬＥＶとＤ［Ｎ−１：Ｎ−２］）とに応答して、サンプリングクロック信号２１０（ＳＣＬＫ）とエッジ・クロック信号６１０（ＥＣＬＫ）を生成する。サンプリングクロック信号２１０は、データ受信・レベルサンプリング回路６０１内の比較器と記憶回路の動作のタイミングをとるために使用され、少なくとも一実施形態では、入力データ・アイの中点（すなわち入力データ信号Ｄ_Ｎにおけるデータ有効期間の中点）と位相整合される。別の実施形態においては、サンプリングクロック信号２１０は入力データ・アイの中点からオフセットされ、例えばデータ受信・レベルサンプリング回路６０１の比較器あるいは他の回路における非対称のセットアップおよびホールド時間の要件を調節することができる。単一のサンプリングクロック信号２１０のみが示されたが、多重サンプリングクロックはクロック・リカバリ回路により生成することができ多重データレート信号の受信が可能になることに注意されたい。例えば、２倍のデータレートシステムにおいて、クロック・リカバリ回路は、サンプリングクロック２１０の奇数と偶数位相双方におけるデータならびに信号レベルのサンプルの捕獲を可能にするＳＣＬＫと／ＳＣＬＫを生成することができる。

クロック・リカバリ回路６０５は、エッジ・クロック信号６１０と、入力データ・アイ間の遷移点と、の位相整合を維持する（すなわち、エッジ・クロック信号６１０は入力データ信号におけるデータ有効期間とエッジが整合される）ようにエッジ・クロック信号６１０の位相を調整する。エッジ・クロック信号６１０は、入力データ信号における遷移をサンプリングするタイミングをとるために使用されるエッジ・サンプリング比較器６０７へ供給される。エッジ・クロック信号６１０は、また、遷移サンプルＴ_Ｎ−１をデータ・サンプルＤ_Ｎ−１にレイテンシィ整合するために設けられた１つ以上の記憶回路６０９へ供給される。ローからハイへのデータ信号遷移の場合、論理「１」の遷移サンプル（すなわちＴ_Ｎ−１＝１）は、エッジ・クロックの遷移がデータ信号遷移後に発生したことと、従ってエッジ・クロック信号６１０がデータ信号遷移に遅れるということを示す。逆に、論理「０」の遷移サンプルは、エッジ・クロックの遷移がローからハイへのデータ信号遷移より前に発生したこと、従ってエッジ・クロック信号６１０がデータ信号遷移に先行するということを示す。エッジ・サンプリング比較器６０７からの遷移サンプルと、データ受信・レベルサンプリング回路６０１からのデータ・サンプルはクロック・リカバリ回路６０５内で使用され、エッジ・クロック信号６１０と入力データ信号遷移間の整合を維持する必要性に応じてエッジ・クロック信号６１０の位相を調整する。一実施形態では、エッジ・クロック信号６１０とデータ信号遷移間の位相整合が、サンプリングクロック信号２１０と入力データ・アイの中点間の所望の位相整合をもたらすように、サンプリングクロック信号２１０はエッジ・クロック信号６１０から実質的に一定の位相オフセットで維持される。

図２５は、入力データ信号が図５に示した双峰分布を有する場合の多くの可能なデータ信号遷移を示す。すなわち、入力データ信号がパーシャルレスポンス状態１１、１０、０１、００に対応する４つの双峰信号レベルの１つを有する場合、信号は１１か１０レベルのいずれかから０１レベル（すなわち、Ｄ［Ｎ−１：Ｎ−２］＝１１または１０、かつＤ［Ｎ：Ｎ−１］＝０１）へ遷移することができ、信号は００か０１レベルから１０レベルまで遷移することができる。１０レベルから１１レベルへの信号遷移（破線６３１で示す）および０１レベルから００レベルへの信号遷移（破線６３２で示す）もまた可能であることに注意されたい。

１０から０１および０１から１０への遷移を考察すると、各遷移は時刻Ｔ１にデータ・アイ６２８と６３０の中心間の中ほどで中点閾値（すなわちゼロ閾値レベル）を横切ることが理解できる。すなわち、エッジ・クロック信号６１０が入力データ信号遷移と位相整合されると、１０から０１および０１から１０へのデータ信号遷移は、エッジ・クロックの遷移と同時に（すなわち位相整合して）上記中点閾値を横切る。従って、１０から０１および０１から１０への遷移はゼロ閾値レベル（図２５の「０」で示される）と比較され、エッジ・クロック信号の位相を調整するための遷移サンプルを生成することができる。１１から０１および００から１０への遷移の信号振幅はゼロ閾値レベルに関して対称でないので、１１から０１および００から１０への遷移は、１０から０１および０１から１０への遷移と同時にはゼロ閾値レベルと交差せず、むしろいくらか後にゼロ閾値レベルと交差する（円６３６により示す）ことに注意されたい。結局、零交叉時刻（すなわちゼロ閾値レベルが交差される時刻）を決定するために１１から０１および００から１０への遷移を利用することで、再生されたエッジおよびサンプリングクロック信号６１０と２１０に位相誤差及び／または双峰的なジッタをもたらす場合がある。従って、本発明の一実施形態では、入力データ信号における遷移は零交叉特性にしたがって選択され、この選択された遷移がエッジおよびサンプリングクロック信号６１０、２１０の位相を調整するために使用される。

図２６は、入力データ信号において検出された、選択された遷移に基づいてエッジ・クロック信号６１０とサンプリングクロック信号２１０の位相を調整するクロック・リカバリ回路６５０の実施形態を示す。クロック・リカバリ回路６５０は、遷移検出回路６５１、早い／遅い・検出器（ｅａｒｌｙ／ｌａｔｅ ｄｅｔｅｃｔｏｒ）６６１、早い／遅い・カウンタ（ｅａｒｌｙ／ｌａｔｅ ｃｏｕｎｔｅｒ）６６３、多数決検出器６６５、補間回路６６７、および基準ループ６６９を含む。図２６の実施形態では、入力データ信号内で０１から１０か、または１０から０１への遷移を検知次第、遷移検出回路６５１が遷移検出信号６５２（ＴＤＥＴ）をアサートする。より具体的には、入力データ・サンプルＤ_Ｎ−１とＤ_Ｎ−２は、遷移が発生したどうかを決定する排他的ＯＲゲート６５３において比較され、信号Ｄ_ＮとＤ_Ｎ−２は、Ｄ_Ｎの状態がＤ_Ｎ−２の状態と一致するかどうかを決定する排他的ＮＯＲゲート６５７において比較される。排他的ＯＲと排他的ＮＯＲゲート６５３、６５７の出力は、遷移検出信号６５２を生成するＡＮＤゲート６５９へ供給される。この配置により、Ｄ［Ｎ：Ｎ−２］＝０１０または１０１の場合、遷移検出信号６５２はハイとなる（すなわち０１から１０への遷移か、あるいは１０から０１への遷移に応答して）。遷移検出信号６５２は、早い／遅い・カウンタ６６３のカウント・イネーブル入力（ＣＥＮ）に印加され、早い／遅い・計数値を早い／遅い・検出器６６１の出力に従って増加または減少できるようにする。一実施形態では、早い／遅い・検出器６６１は排他的ＯＲゲートにより実現され、従って遷移サンプル（Ｔ_Ｎ）がデータ・サンプルＤ_Ｎと一致しない場合は早い信号６５４（例えば、論理ハイの信号）をアサートし、Ｔ_ＮがＤ_Ｎと一致する場合は遅い信号（例えば、論理ローの信号６５４）をアサートする。すなわち、遷移サンプルがＤ_Ｎ−１からＤ_Ｎへの遷移後に捕獲されると、遷移サンプルはＤ_Ｎサンプルと一致するのでエッジ・クロック信号遷移がデータ信号遷移に比べて遅いということを示す。逆に、遷移サンプルがＤ_Ｎ−１からＤ_Ｎへの遷移前に捕獲されると、遷移サンプルはＤ_Ｎサンプルと一致しないのでエッジ・クロック信号遷移がデータ信号遷移に比べて早いということを示す。

一実施形態では、早い／遅い・カウンタ６６３は零レベルに初期化され、次に、早い信号（すなわち早い／遅い・検出器６６１からの）に応答して増加され、また遅い信号に応答して減少される。この配置により、早い／遅い・カウンタ６６３内に保存された早い／遅い・計数の正負符号ビット（例えばＭＳＢ）は、遅い信号より多い早い信号か、あるいは早い信号より多い遅い信号か、が早い／遅い・検出器から受信されたかどうかを示す（すなわち、早い信号より多い遅い信号が検出されると計数値はアンダーフローを起こし負数になる）。従って、所定数の遷移検出をアサートした後（あるいは所定時間後）、多数決検出器６６５は早い／遅い・計数の正負符号を評価し、これに応じてアップ／ダウン信号６６８を補間回路へアサートする。次に、早い／遅い・計数値は零にリセットされ、後続の組の早い／遅い信号のアサーションを計数する。

一実施形態では、補間回路６６７は、論理ハイのアップ／ダウン信号６６８に応答して増加されるとともに論理ローのアップ／ダウン信号６６８に応答して減少されるディジタル制御ワードを保存する。ディジタル制御ワードの最上位ビットは、基準ループ６６９により生成されたＮ個の位相ベクトル６７２のセットから１対の位相ベクトルを選択するために使用され、ディジタル制御ワードの最下位ビットは選択された対の位相ベクトル間を補間するために使用される。制御ワードが増加されるにつれて、補間は、位相ベクトルの進相するものから位相ベクトルの遅相するものへと徐々にシフトされ、これによりエッジおよびサンプリングクロック信号６１０と２１０の位相をますます遅らせる。逆に、制御ワードが減少されるにつれて、補間は、選択された位相ベクトルの進相するものへと徐々にシフトされ、これによりエッジ・クロック信号６１０とサンプリングクロック信号２１０の位相をますます進める。

一実施形態では、基準ループ６６９は、基準クロック信号６７０を受信し、これを受けて基準クロック信号６７０の１周期時間内に位相分配された複数個の位相ベクトル６７２を生成する遅延ロックループ（ＤＬＬ）により形成される。あるいは、基準ループ６６９は、基準クロック周波数より高い周波数を有する複数個の位相ベクトル６７２を生成するように基準クロック周波数を逓倍する位相ロックループ（ＰＬＬ）であってもよい。別の実施形態において、基準ループ６６９は、基準クロック信号６７０を必要としないように内部のタイミング基準発生器（例えば、リング発振器か、または他のクロック生成回路）を備えてもよい。また、上に議論したように、補間回路６６７は任意の数のサンプリングクロック信号とエッジ・クロック信号を生成することができる。例えば、２倍のデータレートシステムにおいては、補間回路はエッジ・クロック信号および相補のエッジ・クロック信号と、サンプリングクロック信号および相補サンプリングクロック信号とを生成する。なおサンプリングクロック信号はエッジ・クロック信号の４分の１周期（９０度）分だけエッジ・クロック信号からオフセットされる。４分の１周期オフセットは、例えば、エッジ・クロック信号を生成するために用いられる制御ワードに対し９０度のディジタル・オフセットを有する制御ワードを保存する第２の補間回路により実現することができる。別の実施形態では、エッジ・クロックからサンプリングクロックまでのオフセットを生成するために他の技術を使用してもよい。４倍データレートシステムにおいては、補間回路は４つのエッジ・クロック信号および４つのサンプリングクロック信号を生成するが、これら８つのクロック信号の組み合わせはエッジ・クロック信号の１周期間にわたって位相同期されて分配される（すなわち、連続するクロック・エッジ間で４５度の増加）。この手法を拡張することにより事実上任意のデータレートをサポートすることができる。

図２６のクロック・リカバリ回路に対しては、本発明の範囲を逸脱することなく多くの変更がなされ得るということに注意されたい。例えば、別の一実施形態において、アップ／ダウン信号は２ビットの信号であって、００状態は、補間回路内に保存された制御ワードが調整されていない、保持状態を示す。このような実施形態では、多数決検出器は早い／遅い・カウンタから全ての早い／遅い・計数を受信し、計数値が早い／遅い検出の平衡した受信を示す（例えば、早い／遅い・計数はゼロ）場合に００状態のアップ／ダウン信号を出力することができる。別の方法としては、多数決検出器をすべて省略してもよく、早い／遅い・計数値の正負符号は、エッジおよびサンプリングクロック信号の位相調整を制御する補間回路へ直接出力してもよい。

図２５に戻ると、１１から０１への遷移が１＋αと−１＋αの信号レベル間で発生し、したがって＋α閾値レベルにおいて、データ・アイ６２８と６３０の中心間の中点（すなわち時刻Ｔ１）を横切ることが理解できる。すなわち、１１から０１への遷移が所望のエッジ・クロック信号６１０遷移時刻と同時に＋α閾値を横切る。同様に、００から１０への遷移は、所望のエッジ・クロック信号６１０遷移時刻と同時に−α閾値を横切る。さらに、１１から０１および００から１０への遷移は、１０から０１および０１から１０への遷移より高速のスルーレートを有するので、より正確なタイミングエッジをもたらす傾向がある。すなわち、信号は準安定の領域をより速く通過することにより、より少ないタイミングジッターを生成する。従って、一実施形態においては、追加のエッジ比較器が設けられて、＋α及び／または−α閾値において遷移サンプルを生成する。追加の回路は、また図２６のクロック・リカバリ回路６５０内に設けられ、１１から１０及び／または００から０１の遷移を検出し、これを受けて当該遷移サンプルに従って早い／遅い・カウンタを更新する。この配置により、クロック・リカバリに使用されるデータ信号遷移の全体数が増加され、これによりクロック・リカバリのために入力信号において必要とされる遷移密度を緩和する。

±αレベルを適応させる（すなわち、最初に、校正されるか経験的に決定され一回だけプログラムされるのとは対照的に）パーシャルレスポンス受信機の実施形態においては、当初、±αレベルが正しくない場合がある（例えば、０でスタートされる）ので±αレベルに基づいたエッジ比較は望ましくないかもしれない。このようなシステムにおいては、ゼロ閾値エッジ比較器（例えば図２４のエッジ・サンプリング比較器６０７）は、当初エッジおよびサンプリングクロック信号を再生するために使用することができ、±αエッジ比較器への切り替えは±αレベルが決定された後に生じる。次に、ゼロ閾値エッジ比較器により生成された遷移期のサンプルは無視してもよいし、あるいはそのサンプルを続けて使用してもよい。

±α閾値を横切ることに基づいてエッジおよびサンプリングクロック信号を再生し、１＋αと１−α信号レベル間の差に基づいて±αレベルを適応させるシステムでは、ある状態において±α閾値レベルが収束しないことが発生し得る。図２７に示した双峰分布を参照すると、サンプリングクロック位相が左へ（すなわち、ますます遅れる方向へ）移動するにつれて信号レベル６８２と６８４間の差が増加することがわかる。あいにく、増加した信号レベル６８２と６８４間の差は±α閾値レベルに対してより大きな振幅をもたらし、これにより、図２５のダイアグラムでわかるようにエッジおよびサンプリングクロック信号の位相をさらに遅れる方向に（すなわち、さらに左へ）シフトさせ、したがってクロック位相誤差をさらに増加させる。クロック位相誤差が大きくなりすぎると正確なデータ・サンプルとエッジ・サンプルはもはやパーシャルレスポンス受信機によって受信されないので±α閾値レベルは所望の目標値に収束しない。

さらに図２７を参照すると、上記非収束問題の１つの解決策は、使用されるデータ・サンプルを制限して±α閾値レベルを太線６８１と６８３で示したものに適応させることである。すなわち、Ｄ［Ｎ：Ｎ−１］＝１１に対するサンプルの場合、前の状態が１０（すなわち、Ｄ［Ｎ−１：Ｎ−２］＝１０）であった場合のみ＋αレベルが更新される。同様に、Ｄ［Ｎ：Ｎ−１］＝１０のサンプルの場合、前の状態が０１（すなわち、Ｄ［Ｎ−１：Ｎ−２］＝０１）であった場合のみ−αレベルが更新される。この配置により、エッジおよびサンプリングクロック信号が所望の位相オフセットから遅れ始めるにつれて（すなわち、Ｔ_{ＳＡＭＰＬＥ}が図２７の線図で左へ移動する）、＋αと−α閾値レベル間の差は減少し、これによりエッジおよびサンプリングクロック信号を進相方向にシフトさせる逆効果を生じる。図２１を参照して説明したレベル適応手順は修正可能であり、判断ブロック５２５での評価をＤ［Ｎ−１：Ｎ−３］＝１１０へ変化させるとともに判断ブロック５３７での評価をＤ［Ｎ−１：Ｎ−３］＝１０１へ変化させることにより上記変化に対応できる。なお、これらのサンプル・パターンは、ビットＤ［Ｎ：Ｎ−２］に対するパターンとして図２７に示されている。一般的には、レベル適応に依存するデータ・サンプルは任意のレイテンシィを有することができる。

図２８は、クロック・データ・リカバリを備えたデュアルモードパーシャルレスポンス受信機７００の実施形態を示す。パーシャルレスポンス受信機７００は、デュアルモードデータ受信／レベルサンプリング回路７０１、適応モジュール７０３、エッジ比較器７０７、７０８、７０９、およびクロック・リカバリ回路７０５を含む。デュアルモードデータ受信／レベルサンプリング回路７０１と適応モジュール７０３は、通常、図２２を参照して説明した回路と同様に動作する。すなわち、モード選択信号が４−ＰＡＭ動作モードを選択した場合、データ受信・レベルサンプリング回路は、入力の４−ＰＡＭ信号をサンプリングして捕獲されたサンプルごとにＭＳＢとＬＳＢを生成し、そして、適応モジュールが定常状態のハイ信号レベルとロー信号レベル間のフルスケールの差を決定できるようにするデータレベルエラーサンプル（Ｅ_ＤＬＥＶ）を生成する。次に、＋α、−α、ゼロ閾値レベルは、適応モジュール７０３によりＣ_α＝２／３フルスケール・レベル、Ｃ_−α＝１／３フルスケール・レベル、およびＣ_０＝１／２フルスケール・レベルそれぞれに確立される（別の実施形態では他の閾値レベルを使用してよい）。モード選択信号が２−ＰＡＭ動作モードを選択した場合、データ受信・レベルサンプリング回路７０１は、パーシャルレスポンス比較器（すなわち±α閾値レベルを受信する比較器）間で選択することによりデータ・サンプルを生成し、選択されたサンプルを対で適応モジュール７０３に供給する。これにより、パーシャルレスポンス状態のどちらが、データレベル比較器（または複数のデータレベル比較器）により生成されたエラーサンプルＥ_ＤＬＥＶにより反映されるかを確定できる。次に、適応モジュール７０３は、データレベル比較器により決定された入力データ信号レベルに従って±α閾値レベルとゼロ閾値レベルを調整する。

エッジ比較器７０７、７０８、７０９は、エッジ・クロック信号ＥＣＬＫの遷移に応答して入力データ信号の遷移サンプルＴ_Ｎ−２（＋α）、Ｔ_Ｎ−２（−α）、Ｔ_Ｎ−２（０）それぞれを捕獲し、遷移サンプルをクロック・データ・リカバリ回路７０５へ供給する。データ受信・レベルサンプリング回路７０１により捕獲された４−ＰＡＭ／パーシャルレスポンスのデータ・サンプル（すなわち４−ＰＡＭモードではＭＳＢ／ＬＳＢ、パーシャルレスポンス・モードではＤ［Ｎ−２：Ｎ−３］）もまた、クロック・データ・リカバリ回路７０５へ供給される。クロック・データ・リカバリ回路は、遷移サンプルとデータ・サンプルに基づいて選択的にエッジ・クロック信号６１０とサンプリングクロック信号２１０の位相を調整する。

図２９は、連続する４−ＰＡＭ符号間の可能な信号遷移を示す。図示したように、入力データ信号は４つの可能な信号レベルのそれぞれから他の３つの信号レベルのいずれかに移行できる。例えば、＋α（データ状態１０に対応する）を越えた信号レベルは、＋αと０間（データ状態１１）の信号レベル、０と−α間（データ状態０１）の信号レベル、および−α（データ状態００）より下の信号レベルに移行できる。上記の様々な可能遷移を調べると、３つの閾値レベルを横切る遷移はすべて所望のデータ・サンプリング瞬間の間のタイミング中心（Ｔ１）でゼロ閾値レベルを横切るということが理解できる。同様に、単一の閾値レベルを横切る遷移は、Ｔ１でゼロ閾値レベル、＋α閾値レベル、または−α閾値レベルのいずれかを横切ることになる。対照的に、３つではなく２つの閾値レベルを横切る任意の遷移は、Ｔ１でゼロ、＋αあるいは−α閾値レベルを横切らない。Ｔ１でゼロ閾値、＋α閾値、−α閾値レベルを横切る様々な遷移をそれぞれ遷移タイプ（１）、（２）、（３）として列挙すると、タイプ（１）の遷移は、ＭＳＢが状態を変化させるとともに、ＬＳＢは「１」か「０」のいずれかで無変化のままであり（すなわち、（ＭＳＢ_Ｎ ｘｏｒ ＭＳＢ_Ｎ−１）＆（ＬＳＢ_Ｎ ｘｎｏｒ ＬＳＢ_Ｎ−１））、タイプ（２）の遷移は、ＬＳＢが状態を変化させるとともに、ＭＳＢはハイのままであり（すなわち、ＭＳＢ_Ｎ＆ＭＳＢ_Ｎ−１＆（ＬＳＢ_Ｎ ｘｏｒ ＬＳＢ_Ｎ−１））、タイプ（３）の遷移は、ＬＳＢが状態を変化させるとともに、ＭＳＢはローのままである（すなわち／ＭＳＢ_Ｎ＆／ＭＳＢ_Ｎ−１＆（ＬＳＢ_Ｎ ｘｏｒ ＬＳＢ_Ｎ−１））ということがわかる。こうして、一実施形態では、モード選択信号７１２が図２８のパーシャルレスポンス受信機７００の４−ＰＡＭ動作モードを選択した場合、クロック・リカバリ回路はデータ受信・レベルサンプリング回路７０１により生成されたデータ・サンプルと、以下の表に従って比較器７０７、７０８、７０９により生成された遷移サンプルとに応答してエッジおよびサンプリングクロック信号の位相を調整する。

さらに図２８を参照すると、パーシャルレスポンス受信機７００がパーシャルレスポンス・モードで作動された場合の興味ある遷移は図３０に示したものである。すなわち、１０から０１あるいは１０から０１へのパーシャルレスポンス状態の遷移は、所望のエッジ・クロックの遷移時刻Ｔ１でゼロ閾値レベルを横切り、状態遷移１１から０１はＴ１で＋α閾値レベルを横切り、そして００から１０への状態遷移はＴ１で−α閾値レベルを横切る。Ｔ１でゼロ閾値＋α閾値と−α閾値レベルを横切るパーシャルレスポンス・モードの遷移を遷移タイプ（１）、（２）、（３）としてそれぞれ列挙すると、タイプ（１）の遷移は現在のデータサンプルＤ_Ｎが直前のデータ・サンプルＤ_Ｎ−１と一致せず、該データ・サンプルＤ_Ｎ−１が２個隔たったデータ・サンプルＤ_Ｎ−２と一致しない（Ｄ_Ｎ ｘｏｒ Ｄ_Ｎ−１）＆（Ｄ_Ｎ−１ ｘｏｒ Ｄ_Ｎ−２））遷移であり、タイプ（２）の遷移は現在のデータサンプルＤ_Ｎがローであり、かつ直前の２つのデータ・サンプルＤ_Ｎ−１とＤ_Ｎ−２がハイである遷移であり（すなわち／Ｄ_Ｎ＆Ｄ_Ｎ−１＆Ｄ_Ｎ−２）、タイプ（３）の遷移は現在のデータ・サンプルＤ_Ｎがハイであり、かつ直前の２つのデータ・サンプルＤ_Ｎ−１とＤ_Ｎ−２がローである遷移である（すなわちＤ_Ｎ＆／Ｄ_Ｎ−１＆／Ｄ_Ｎ−２）。こうして一実施形態では、モード選択信号７１２がパーシャルレスポンス受信機７００のパーシャルレスポンス・モードの動作を選択した場合、クロック・リカバリ回路７０５は、以下の表に従って回路７０１および比較器７０７、７０８、７０９により生成されたデータおよび遷移サンプルに応答してエッジ・クロックとサンプリングクロック信号６１０、２１０の位相を調整する。

さらに図３０を参照すると、＋αと−α閾値レベルが参照符号７４１で示したゼロに当初設定されると、エッジ・クロックの整合は所望のエッジ・サンプリング点Ｔ１に対して位相遅延した点へ当初収束しようとすることが理解できる。しかしながら、±αのレベルがそれらの最終目標値７４２と７４３に向かって進むにつれて、エッジ・クロックの位相整合は所望のサンプリング点Ｔ１へ収束する。

図３１は、図２８のクロック・リカバリ回路７０５において使用可能な遷移検出回路７２５とサンプル選択回路７４０を示す。遷移検出回路はデータ受信・レベルサンプリング回路７０１により生成されたデータ・サンプル対を受信し、連続するデータ・サンプル対、モード選択信号７１２（ＭＳＥＬ）、および遷移選択信号７２８（ＴＳ［３：１］）の状態に従って遷移検出信号７３２（ＴＤＥＴ）を生成する。遷移検出回路は、遷移選択回路７４０へ出力される成分遷移検出信号７３３_１、７３３_２、７３３_３（すなわち、それぞれＴＤＥＴ（０）、ＴＤＥＴ（＋α）、ＴＤＥＴ（−α））をさらに生成する。遷移選択回路は対応する遷移選択信号７３３_１−７３３_３の状態に従って遷移サンプルＴ_Ｎ（０）、Ｔ_Ｎ（＋α）、Ｔ_Ｎ（−α）をゲート制御するＡＮＤゲート７４１_１、７４１_２、７４１_３を含む。ＡＮＤゲート７４１の出力は早い信号７３４を生成するためのＯＲゲート７４３へ入力される。遷移検出信号７３２それ自身は、ＯＲゲート７３３における成分遷移検出信号７３３を論理ＯＲで組合せることにより生成される。この配置により、成分遷移検出信号７３３のいずれかがアサートされる（例えば論理ハイ状態へ）と、遷移検出信号７３２はアサートされ、当該遷移サンプルＴ_Ｎの状態は早い信号７３４として出力される。

遷移検出回路７２５は、図２９と図３０を参照して説明したタイプ（１）、タイプ（２）、タイプ（３）の遷移タイプに従って４−ＰＡＭとパーシャルレスポンス・データ状態の両方に対してタイプ（１）、タイプ（２）、タイプ（３）の遷移検出信号７３０を生成する１組の組み合わせ論理回路７２７_１、７２７_２、７２７_３を含む。図３１の実施形態において、組み合わせ論理回路７２７_１は、４−ＰＡＭタイプ（１）の遷移検出信号７３０_１Ａと２−ＰＡＭパーシャルレスポンス・タイプ（１）の遷移検出信号７３０_１Ｂと、を以下のように生成する。
信号７３０_１Ａ＝（ＭＳＢ_Ｎ ｘｏｒ ＭＳＢ_Ｎ−１）＆（ＬＳＢ_Ｎ ｘｎｏｒ ＬＳＢ_Ｎ−１）；および
信号７３０_１Ｂ＝（Ｄ_Ｎ ｘｏｒ Ｄ_Ｎ−１）＆（Ｄ_Ｎ−１ ｘｏｒ Ｄ_Ｎ−２）。
同様に、組み合わせ論理回路７２７_２と７２７_３は４−ＰＡＭタイプ（２）とタイプ（３）の遷移検出信号７３０_２Ａと７３０_３Ａとを生成し、２−ＰＡＭパーシャルレスポンス・タイプ（２）、（３）の遷移検出信号７３０_２Ｂと７３０_３Ｂを以下のように生成する。
信号７３０_２Ａ＝（ＭＳＢ_Ｎ＆ＭＳＢ_Ｎ−１）＆（ＬＳＢ_Ｎ ｘｏｒ ＬＳＢ_Ｎ−１）；
信号７３０_３Ａ＝（／ＭＳＢ_Ｎ＆／ＭＳＢ_Ｎ−１）＆（ＬＳＢ_Ｎ ｘｏｒ ＬＳＢ_Ｎ−１）；
信号７３０_２Ｂ＝／Ｄ_Ｎ＆Ｄ_Ｎ−１＆Ｄ_Ｎ−２；および
信号７３０_３Ｂ＝Ｄ_Ｎ＆／Ｄ_Ｎ−１＆／Ｄ_Ｎ−２。
パーシャルレスポンス・モードと４−ＰＡＭモードの両モードでは、２つの連続する対のデータ・サンプルが遷移検出回路７２５で使用されて（例えば４−ＰＡＭモードではＭＳＢ／ＬＳＢ_ＮとＭＳＢ／ＬＳＢ_Ｎ−１；パーシャルレスポンス・モードではＤ_Ｎ／Ｄ_Ｎ−１とＤ_Ｎ−１／Ｄ_Ｎ−２）、遷移検出信号７３０を生成するということに注意されたい。１つ以上のデータ・サンプル対は遷移検出回路７２５の記憶回路内かあるいはデュアルモード受信機内の他のどこかへバッファすることができ、様々な組み合わせ論理回路７２７で利用可能となる。また、図３１で参照したデータ・サンプルのレイテンシィは、Ｎ、Ｎ−１、Ｎ−２と表現されているが、図２８のデータ受信・レベルサンプリング回路７０１から出力されたデータ・サンプルのレイテンシィと一致するために必要とされる任意のレイテンシィでよい。

各選択回路７２９_１、７２９_２、７２９_３は、４−ＰＡＭタイプ（１）、タイプ（２）、タイプ（３）の遷移検出信号７３０_１Ａ、７３０_２Ａ、７３０_３Ａのそれぞれ１つを受信するように、それぞれ接続された第１の入力ポートと、２−ＰＡＭパーシャルレスポンス・タイプ（１）、タイプ（２）、タイプ（３）の遷移検出信号７３０_１Ｂ、７３０_２Ｂ、７３０_３Ｂのそれぞれ１つを受信するようにそれぞれ接続された第２の入力ポートと、を有する。モード選択信号７１２が４−ＰＡＭ動作モードを選択するローである場合、４−ＰＡＭ遷移検出信号７３０_１Ａ、７３０_２Ａ、７３０_３ＡがＡＮＤゲート７３１_１、７３１_２、７３１_３の入力にそれぞれ供給されるように、モード選択信号７１２は各選択回路７２９の選択入力に接続される。対照的に、モード選択信号７１２がハイである場合、２−ＰＡＭパーシャルレスポンス遷移検出信号７３０_１Ｂ、７３０_２Ｂ、７３０_３Ｂは、ＡＮＤゲート７３１のそれぞれの入力へ供給される。図３１の実施形態では、遷移選択信号７２８は、成分遷移検出信号７３３_１、７３３_２、７３３_３の生成をゲート制御するＡＮＤゲート７３１_１、７３１_２、７３１_３それぞれに入力される３つの成分信号ＴＳ［１］、ＴＳ［２］、ＴＳ［３］を含む。こうして、遷移選択信号７２８を選択的に使用して、様々なタイプのデータ信号遷移がクロック・リカバリのために使用できるようにする。例えば、ＴＳ［３：１］＝００１の場合、タイプ（１）の遷移の検出（すなわち、所望の時刻でゼロ閾値を横切る）を動作可能にするが、タイプ（２）およびタイプ（３）の遷移の検出（すなわち、所望の時刻で±α閾値を横切る）を動作不能にする。ＴＳ［３：１］＝１１１の場合は、図２９と図３０に示された３つのタイプの遷移すべての検出が可能となる。他の組合せの様々な遷移タイプを検出できるように遷移選択信号の他の設定を使用してもよい。一実施形態では、実行時間がプログラム可能なコンフィギュレーション回路に格納された遷移選択値に従って遷移選択信号が生成される（例えばホスト・プロセッサか他のシステム制御構成要素により）。別の方法として、上記遷移選択値は（例えば生産時に）不揮発性記憶回路内に、あるいは同様なハードウェア・コンフィギュレーション回路（例えば所望の構成を確立するためにヒューズを切断する）内にプログラムすることができる。

遷移検出回路７２５と遷移選択回路７４０により生成された遷移検出信号７３２と早い信号７３４は、図２６を参照した方法で１つ以上のサンプリングクロック信号および１つ以上のエッジ・クロック信号の位相を制御するために使用可能である。例えば、一実施形態では、遷移検出信号７３２は、早い／遅い・カウンタのカウント・イネーブル入力に印加され、早い信号７３４がアップ／ダウン入力へ印加される。別の方法では、遷移検出信号７３２と早い信号７３４が、検出された遷移がエッジ・クロック信号に比べて早く発生するかあるいは遅く発生するかを決定する他の論理回路へ供給されてもよい。

遷移検出回路７２５と遷移選択回路７４０に関しては、本発明の精神と範囲を逸脱することなく多くの変更を行うことができる。例えば、クロック・リカバリに使用されるデータ信号遷移が図２９と図３０で示した３つの遷移タイプのサブセットである場合、遷移選択信号（と、組み合わせ論理７２７、選択回路７２９、およびゲート回路７３１、７４１の対応する成分）の１つ以上の成分の信号を省略することができる。さらに、遷移タイプが所定のアプリケーション（例えば、図２９と図３０に示された３つのタイプすべての遷移か、あるいはその任意のサブセットか単一のもの）に対して固定される場合は、遷移選択信号は、すべての未使用の遷移タイプ用の組み合わせ論理およびゲート回路と共にすべて省略してよい。

図３２は、図２８のパーシャルレスポンス受信機７００がパーシャルレスポンス・モードで作動される場合に検出できるすべての遷移セットを示す。特に、それぞれタイプ（４）、タイプ（５）と呼ばれる遷移７５０と７５１（すなわち、１０から１１、０１から００への遷移）が所望のエッジ・サンプリング点Ｔ１で定格の１閾値レベルと−１閾値レベル（ここでは、単一閾値レベルと呼ぶ）それぞれを横切るのがわかる。これらの遷移では、入力信号が０１から１０および１０から０１への遷移より本質的に速く変化するので、より正確な（及び／またはよりジッタのない）クロック位相情報ソースとなり得ることに注意されたい。従って、一実施形態では、追加のエッジ比較器（図示せず）が図２８の回路内に設けられ、また、タイプ（４）及び／または（５）の遷移に基づいてクロック・リカバリを可能にするために、追加の対応ロジックが図３１の遷移検知選択回路（７２５、７４０）に加えられる。あるいは、一実施形態では、±α閾値レベルが確立された（例えば、図３０で示された点７４２と７４３へ収束した）後、図２８のゼロ閾値比較器７０９は単一閾値比較器機能に再度割り当てられる。図３３は、ゼロと単一閾値レベルそれぞれに対する制御値Ｃ_０とＣ_１間の選択に使用される閾値選択回路７６０の実施形態を示す。当初、閾値選択信号７６２（ＬＳＥＬ）は、第１の状態では、マルチプレクサ７６１（または他の選択回路）へ供給され、エッジ比較器７０９へ供給されるべきＣ_０制御値を選択する。これにより、±αレベルが適応化されるにつれて１０から０１および０１から１０への遷移がクロック・リカバリのために使用可能となる。±αレベルが収束点に達した後（例えば、ふらふらし始める）、閾値選択信号７６２は、エッジ・サンプルの生成に使用されるＣ_１制御値を選択する別の状態へ切替えられる。図２２を参照して議論した上記技術を使用することにより、Ｃ_１制御値を図２８の適応モジュール７０３により生成することができる。Ｃ_０及び／またはＣ_１制御値は、図３３に示すようなレジスタ７６３と７６５（または他の記憶回路）でバッファされるか、あるいは適応モジュールからマルチプレクサ７６１へ直接供給してもよい。

図２８のパーシャルレスポンス受信機７００を再び参照すると、二者択一で、受信機は、図２８、図２９、図３１を参照して説明したクロック・リカバリ機能を有する単一モードの４−ＰＡＭ回路であってもよい（すなわち、パーシャルレスポンス・モードを可能にするために使用される組み合わせ回路およびモード選択回路を省略する）ことに注意されたい。すなわち、４−ＰＡＭ回路は、２ビット（または、Ｍ−ＰＡＭ、Ｍ＞４の場合にはデータ・サンプルごとにより多くのビット）のデータ・サンプル系列を捕獲するためのデータ受信回路と、０、＋α、−α閾値レベルのうち１つ以上の閾値レベルで遷移サンプルを捕獲するとともに選択的に上記遷移サンプルを使用して連続データ・サンプルの状態に従ってサンプリングクロック信号およびエッジ・クロック信号を再生するクロック・リカバリ回路と、を含むことができる。逆に、４−ＰＡＭ動作モードを使用可能にするのに必要となる回路を削除して、０、＋α、−α閾値レベルのうちの１つ以上の閾値レベルで遷移サンプルを捕獲するとともに選択的に上記遷移サンプルを使用して連続データ・サンプルの状態に従ってサンプリングクロック信号およびエッジ・クロック信号を再生するクロック・リカバリ回路をパーシャルレスポンス受信機に設けてよい。

別の実施形態では、図２８のパーシャルレスポンス受信機７００は、２進信号の受信とクロック・リカバリとがパーシャルレスポンスには無関係に実行される第３の非パーシャルレスポンス動作モードを含むことができる。すなわち、データ・サンプリング回路とエッジ・サンプリング回路内の＋αと−α比較器を動作不能にしてよく、データ・サンプリング回路とエッジ・サンプリング回路内のゼロ閾値比較器が入力信号のデータおよびエッジをサンプリングするように使用される。あるいは、非パーシャルレスポンス・モードではデータおよびエッジ・サンプリング回路内の比較器がすべてゼロ閾値比較を実行するように±α閾値レベルをゼロに設定してもよい。さらに他の実施形態では、図２８のパーシャルレスポンス受信機７００は４−ＰＡＭまたは２進モードのいずれかで動作可能であり、パーシャルレスポンス信号検出は、いずれかのモードで別個に動作可能となる。すなわち、パーシャルレスポンス受信機７００は、２進の非パーシャルレスポンス・モード、２進のパーシャルレスポンス・モード、４−ＰＡＭ・非パーシャルレスポンス・モード、または４−ＰＡＭ・パーシャルレスポンス・モードのいずれかで動作可能である。さらに、パーシャルレスポンス内に含まれる最小待ち時間データ・サンプルの数は任意の数まで拡張できる。より一般的には、受信回路７００はＭ−ＰＡＭから（Ｍ−Ｘ）−ＰＡＭ（Ｍは任意の整数、ＸはＭ−１未満の任意の整数）までのＰＡＭモードで動作することができ、各ＰＡＭモードのパーシャルレスポンスに関係して、あるいは無関係に動作することができる。拡張ビットのパーシャルレスポンス動作と４−ＰＡＭパーシャルレスポンス動作とを支援する回路について以下にさらに詳しく説明する。

追加のデータ履歴を含むためのパーシャルレスポンス補償の拡張
これまでのところ、パーシャルレスポンス受信機については、現在の符号Ｄ_Ｎと前の符号Ｄ_Ｎ−１に基づく双峰分布の点から説明してきた。別の実施形態では、任意の数の前の符号に対するパーシャルレスポンスをデータ・サンプルの生成という点で説明することができる。例えば、図３４はごく最近に受信した２つの符号が残留チャネル応答の主要ソースであるシステムにおける、データ・プラス・パーシャルレスポンス信号のレベルの分布７７０を示す（すなわち、チャネル記憶装置は、直前の符号Ｄ_Ｎ−１に対するパーシャルレスポンスαと、２倍離れた前の符号Ｄ_Ｎ−２に対するパーシャルレスポンスβとを含む）。簡単のために、図３４に示した信号レベルのコンステレーションは、実質的に均等な分布の８つのパーシャルレスポンス信号レベル；１＋α＋β、１＋α−β、１−α＋β、１−α−β、−１＋α＋β、−１＋α−β、−１−α＋β、および−１−α−βを想定する。当該チャネル特性によっては他の信号分布が生じ得る。図示のように、上記コンステレーションは、それぞれが４つの可能なパーシャルレスポンス・レベルα＋β、α−β、−α＋β、−α−βのうちの１つを中心とする７７１_１から７７１_４までの４つの信号範囲を定義していると考えられる。

図３５は、図３４に示したパーシャルレスポンス状態に従って動作するパーシャルレスポンス受信機８００を示す。４つの比較器８０１_１、８０１_２、８０１_３、８０１_４が設けられており、入力符号Ｄ_Ｎの信号レベルを４つのパーシャルレスポンス閾値レベルα＋β、α−β、−α＋β、−α−βのそれぞれと比較する。各比較器８０１の出力は第１段目の記憶回路８０２_１−８０２_４に格納され（例えば、図示しないサンプリングクロック信号に応答して）、＋α閾値レベル（すなわちＤ_Ｎ−１（α＋β）とＤ_Ｎ−１（α−β））に対応するサンプル値が第１の選択回路８１０へ供給され、−α閾値レベル（すなわちＤ_Ｎ−１（−α＋β）とＤ_Ｎ−１（−α−β））に対応するサンプル値が第２の選択回路８１２へ供給される。第１と第２の選択回路８１０、８１２はそれぞれ、記憶回路８２０に格納された、前に分解されたサンプル値Ｄ_Ｎ−３の状態に従って、それぞれの入力サンプル対間で選択する。より具体的には、分解されたサンプル値Ｄ_Ｎ−３が「１」である場合、Ｄ_Ｎ−３に対するパーシャルレスポンスβは正の値であり、選択回路８１０と８１２は正のβ状態に対応するサンプル値Ｄ_Ｎ−１（α＋β）とＤ_Ｎ−１（α＋β）をそれぞれ選択する。Ｄ_Ｎ−３サンプルが論理「０」値である場合、βは負の数であり、選択回路８１０と８１２は負のβ状態に対応するサンプル値Ｄ_Ｎ−１（α−β）、Ｄ_Ｎ−１（α−β）を選択する。選択回路８１０と８１２により選択されたＤ_Ｎ−１サンプル値は＋αと−αパーシャルレスポンス状態にそれぞれ対応し、Ｄ_Ｎ−２のサンプル値Ｄ_Ｎ−２（α）とＤ_Ｎ−２（−α）を供給する記憶回路８１４と８１６に格納される。Ｄ_Ｎ−２（α）とＤ_Ｎ−２（−α）のサンプルは、記憶回路８１４、８１６から選択回路８１８のそれぞれの入力まで出力される。Ｄ_Ｎ−３サンプル値の状態は、Ｄ_Ｎ−２信号におけるパーシャルレスポンスの寄与分の正負符号を示す。すなわち、Ｄ_Ｎ−３＝１ならばαは正であり、Ｄ_Ｎ−３＝０ならばαは負である。従って、Ｄ_Ｎ−３サンプル値は選択回路８１８の選択入力へ供給されてＤ_Ｎ−２（＋α）かＤ_Ｎ−２（−α）のいずれかを選択する。こうして、図３５のパーシャルレスポンス受信機８００は、入力データ信号を４つの異なるパーシャルレスポンス閾値に対して同時に比較し、次に出力サンプル値（Ｄ_Ｎ−３）となるべき４つのサンプル値の１つを、以前に分解されたαおよびβパーシャルレスポンス成分の状態に基づいて選択する。２を越える以前に受信された符号からのパーシャルレスポンス成分は、分解されるべきパーシャルレスポンス・レベルの数と一致するように比較器の数を増加し次に所望のパーシャルレスポンス・サンプルを前に分解されたサンプル値により示されるパーシャルレスポンス成分に基づいて選択することにより同様にして設けることができる。

図３６は本発明の別の実施形態によるパーシャルレスポンス受信機８４０を示す。パーシャルレスポンス受信機８４０は、パーシャルレスポンス受信回路８００、レベルサンプリング回路８４１、および適応モジュール８５０を含む。図３５を参照して説明したようにパーシャルレスポンス受信回路８００は通常、適応モジュール８５０に供給されるサンプル値Ｄ_Ｎ−３を生成するように動作する。８つの比較器８４２_１−８４２_８が、図３４に示された可能な８レベルのパーシャルレスポンスのそれぞれに対するエラーサンプル（すなわちＥ_０００、Ｅ_００１、…Ｅ_１１０、Ｅ_１１１）へ供給されることを除いて、レベルサンプリング回路８４１は通常、図１４のレベルサンプリング回路と同様に動作する。レベルサンプリング回路は、比較器８４２により生成されたエラーサンプルとパーシャルレスポンス受信回路８００により生成されたデータ・サンプルＤ［Ｎ−３］とをレイテンシィ整合させる記憶回路８４４をさらに含む。比較器８４２内に印加された８つのパーシャルレスポンス閾値レベルの各制御値が、サンプル値Ｄ［Ｎ−３：Ｎ−５］に対する８つの可能なデータ・パターンのうち対応する１つの受信に応答して更新されることを除いて、適応モジュール８５０は図１４−図１６を参照して説明した適応モジューとル同様に動作する（なお、データ・サンプルＤ_Ｎ−４とＤ_Ｎ−５は、適応モジュール８５０内のパーシャルレスポンス受信回路８００から受信したデータ・サンプルをバッファすることにより生成できる）。すなわち、Ｄ［Ｎ−３：Ｎ−５］＝１１１の場合、制御値Ｃ_{１＋α＋β}は比較器８４２_８により生成されたエラーサンプルＥ_１１１の状態に従って増加または減少され、Ｄ［Ｎ−３：Ｎ−５］＝１１０の場合、Ｃ_{１＋α−β}はエラーサンプルＥ_１１０の状態などに従って増加または減少され、以下、Ｄ［Ｎ−３：Ｎ−５］＝０００の場合にＣ_{−１−α−β}を更新するように使用されるエラーサンプルＥ_０００まで同様である。

一実施形態では、パーシャルレスポンス受信回路８００に供給される４つの閾値制御値（すなわち、Ｃ_α＋β、Ｃ_α−β、Ｃ_−α＋β、とＣ_−α−β）のそれぞれは、レベルサンプリング回路８４１に出力された制御値のそれぞれの対を平均することにより生成される。すなわち、
Ｃ_α＋β＝（Ｃ_{１＋α＋β}＋Ｃ_{１＋α＋β}）／２；
Ｃ_α−β＝（Ｃ_{１＋α−β}＋Ｃ_{１＋α−β}）／２；
Ｃ_−α＋β＝（Ｃ_{１−α＋β}＋Ｃ_{−１−α＋β}）／２；
Ｃ_−α−β＝（Ｃ_{１−α−β}＋Ｃ_{−１−α−β}）／２

あるいは、パーシャルレスポンス受信回路８００に供給された閾値制御値は、レベルサンプリング回路８４１に出力された制御値のそれぞれの対の間の差を半分にすることにより生成してもよい（例えばＣ_α＋β＝（Ｃ_{１＋α＋β}−Ｃ_{１−α−β}）／２）。

パーシャルレスポンス、多重ＰＡＭ受信機
２進信号との関連で説明したパーシャルレスポンス動作は、多重ＰＡＭ受信機へ拡大適用することができる。例えば、図３７は４−ＰＡＭ信号システムにおいて可能な信号レベルのコンステレーションを示す。より具体的には、与えられたデータ符号が定格値ゼロを中心とした４つのレベル＋３、＋１、−１または−３のうちの１つを有することと、一次的なパーシャルレスポンスが直前の符号に起因するということを仮定すると、１６のパーシャルレスポンス状態が可能となる。すなわち、名目上＋３レベルで送信された符号は、受信機で観測された際、前の符号の信号レベルが＋３、＋１、−１、あるいは−３であったかどうかに依存して状態３＋３α、３＋α、３−α、あるいは３−３αのうちのいずれかを有し得る。同様に、名目上＋１、−１、あるいは−３のレベルで送信された符号は、前の符号レベルの加算あるいは減算効果に対応する４状態のうちのいずれかを有し得る。図３７に示すように、可能なパーシャルレスポンス状態を前の符号の信号レベルに従ってグループ化することにより、前の符号が＋３であったならば次に送信される符号は３αによりオフセットされ、従って−３＋３αから＋３＋３αへの範囲の信号レベルを有することが理解できる。同様に、前の符号が＋１であったならば、次に送信される符号は１αによりオフセットされた信号レベルを有し、以下、前の符号が−１（オフセット＝−１α）と−３（オフセット＝−３α）についても同様である。従って、３α、＋α、−α、−３αのパーシャルレスポンス・レベルのそれぞれ１つによりオフセットされた閾値をそれぞれ有する４つの４−ＰＡＭ受信回路をそれぞれ設けることにより、パーシャルレスポンス動作モードを４−ＰＡＭ受信機内で使用可能とすることができる。

図３８は本発明の実施形態による４−ＰＡＭパーシャルレスポンス受信機８７５を示す。受信機８７５は、４つのパーシャルレスポンス・レベル（３α、α、−α、あるいは−３α）のうちの１つによりオフセットされた閾値レベルをそれぞれ有する４つの４−ＰＡＭ受信回路８７７_１−８７７_４を含む（すなわち、それぞれは入力符号の信号レベルを、可能な４つの２ビットの組合せのうちの１つに分解することができる）。受信回路８７７_４の場合、例えば３αオフセット（前の符号レベル１０に対応する）は、４−ＰＡＭ信号を分解するために生成された内部レベルのそれぞれに印加される。すなわち入力信号を−２、０、２のレベルと比較する代わりに、入力信号は、−２＋３α、３α、２＋３α（すなわち、図３７に示されたコンステレーション３＋３α、１＋３α、−１＋３α、−３＋３α間の閾値）と比較される。同様にして、４−ＰＡＭ受信回路８７７_３は入力信号をα（すなわち、−２＋α、α、２＋α）によりオフセットされた閾値と比較し、比較器８７７_２は入力信号を−α（すなわち、−２−α、−α、２−α）によりオフセットされた閾値と比較し、比較器８７７_１は入力信号を−３α（すなわち、−２−３α、−３α、２−３α）によりオフセットされた閾値と比較する。この配置により入力信号は、前の符号に対し可能な４つのパーシャルレスポンスのそれぞれに従って４つの２ビットのサンプル値に分解される。ＭＳＢ／ＬＳＢ［Ｎ−２］の状態に従って選択された前の符号（ＭＳＢ／ＬＳＢ［Ｎ−１］）は記憶素子８８１に格納され、そして入力信号レベルに従って生成された４つのサンプル値の１つを選択する選択回路８７９の選択入力に印加される。パーシャルレスポンス動作に関して、単一の前の符号に基づいてパーシャルレスポンス選択を使用可能にする４−ＰＡＭ受信機の観点から説明してきたが、上述の回路および動作は他のＰＡＭレベル（例えば８−ＰＡＭ、１０−ＰＡＭなど）へ拡張することができ、及び／またはさらに加わった前のビットに対するパーシャルレスポンスを含むように拡張することができる。

図３９は、本発明の実施形態による複数のパーシャルレスポンス受信機８８７_１−８８７_Ｍを含む入力回路８８５を示す。各パーシャルレスポンス受信機８８７_１−８８７_Ｍは、データ信号Ｄ_１−Ｄ_Ｍのうちの対応する１つを受信するように信号線８８３_１−８８３_Ｍのそれぞれに接続される。一実施形態では、データ信号Ｄ_１−Ｄ_Ｍのそれぞれは、サンプル値Ｓ_１−Ｓ_Ｍの対応する１つを生成する対応するパーシャルレスポンス受信機８８７内でサンプリングされる連続ストリームのデータ値（例えばデータ・アイ）である。サンプル値Ｓ_１−Ｓ_Ｍは、パーシャルレスポンス受信機８８７により導入されたレイテンシィに応じて１つ以上のシンボル時刻ｉだけ対応するデータ値に対して遅延される。こうして、データ値Ｄ_Ｍ［Ｎ］がパーシャルレスポンス受信機８８７_Ｍの入力で有効であるシンボル時間中に、パーシャルレスポンス受信機はサンプル値Ｓ_Ｍ［Ｎ−ｉ］を出力する。同様に、パーシャルレスポンス受信機８８７_１−８８７_Ｍ−１は、データ値Ｄ_１［Ｎ］−Ｄ_Ｍ−１［Ｎ］が有効であるシンボル時間中にそれぞれのサンプル値Ｓ_１［Ｎ−ｉ］−Ｓ_Ｍ−１［Ｎ−ｉ］を出力する。

一実施形態では、各信号線８９３_１−８９３_Ｍは、入力回路８８５を含む第１のＩＣ装置と第２のＩＣ装置間の一方向性または双方向性のポイントツーポイント信号リンクを形成する。双方向性リンクの場合、第１のＩＣ装置がさらに信号線８９３に接続された送信回路を含んでもよく、第２のＩＣ装置が、入力回路８８５と同様な入力回路を有する相手方部の入出力回路を含んでもよい。第１と第２のＩＣ装置は、共通基板（例えば回路基板）かあるいは異なる基板に接続された別々のＩＣパッケージ内にあってもよい（例えば、部分的にはドーターボードとバックプレーン上の信号トレースにより形成された信号経路８９３_１−８９３_Ｍを有するそれぞれのドーターボードか、あるいはドーターボードに接続された第１のＩＣ装置と、マザーボードに接続された第２のＩＣ装置に接続される）。あるいは、第１と第２のＩＣ装置を同じＩＣパッケージ（例えばマルチチップ・モジュール、積層チップパッケージ、紙のように薄いパッケージあるいは１パッケージ内の集積回路ダイスの組合せ）内に含んでよい。別の実施形態では、各信号線８９３_１−８９３_Ｍは３以上のＩＣ装置に接続された一方向性あるいは双方向性の分岐方式信号リンクを形成し、上記ＩＣ装置あるいはそれらの任意のサブセットは同一あるいは異なる基板上、そして同一あるいは異なるＩＣパッケージ内に配置される。

ポイントツーポイントか分岐方式実施形態のいずれにおいては、信号線８９３_１−８９３_Ｍは多重ビットデータ値送信用の並列信号経路８９４を構成することができる。例えば、与えられたシンボル時間（すなわち、送信路８９４から再生されたデータ値Ｄ_１−Ｄ_Ｍに対応する）の各サンプル値Ｓ_１−Ｓ_Ｍは一体化されたディジタル値を表わすことができる（ここでＳ_Ｍは最上位ビット（ＭＳＢ）であり、サンプルＳ_１は最下位ビット（ＬＳＢ）であり、Ｍは１を越える任意の整数値である）。また、サンプル値Ｓ_１−Ｓ_Ｍ内のサブセットのビットが、それぞれ一体化されたディジタル値を構成してもよい（例えば、Ｓ_１−Ｓ_ＸはＬＳＢからＭＳＢまで順序付けられた第１の値であり、Ｓ_Ｘ＋１−Ｓ_ＹはＬＳＢからＭＳＢまで順序付けられた第２のデータ値であり、以下、ＬＳＢからＭＳＢまで順序付けられた最後のデータ値を構成するＳ_Ｚ＋１、Ｓ_Ｍまで同様である）。さらに、連続して受信された任意の数のサンプル（すなわち、パケット化された値の送信に対応する）が一体化されたディジタル値を形成してもよい。例えば、Ｓ_１［Ｎ−ｉ］−Ｓ_Ｍ［Ｎ−ｉ］、Ｓ_１［Ｎ−ｉ−１］−Ｓ_Ｍ［Ｎ−ｉ−１、］、…Ｓ_１［Ｎ−ｉ−Ｑ］−Ｓ_Ｍ［Ｎ−ｉ−Ｑ］が合計でＱｘＭビット（Ｑは１を越える任意の整数値）を有する一体化されたディジタル値を形成してもよく、そのうちの１ビットがＬＳＢで１ビットがＭＳＢである。あるいは、第１のディジタル化された値のビットが、連続するシンボル時間後にパーシャルレスポンス受信機８８７_１−８８７_Ｘにより生成されると、第２のディジタル化された値のビットが連続するシンボル時間後にパーシャルレスポンス受信機８８７_Ｘ＋１−８８７_Ｙにより生成されるように、連続して受信されたサンプルの一組が複数の一体化されたディジタル化された値を形成してもよい。

図３９の実施形態では、各パーシャルレスポンス受信機８８７は、パーシャルレスポンス受信回路８８８、レベルサンプリング回路８８９、適応モジュール８９０、エッジ・サンプリング回路８９１、およびクロック・データ・リカバリ回路８９２を含む。パーシャルレスポンス受信回路８８８は上述のマルチモード受信回路であってもよいし（すなわち、多値信号モードとパーシャルレスポンス・モード間で切替えることができる）、あるいはパーシャルレスポンス動作専用としてもよい。また、パーシャルレスポンス受信回路は、任意のデータレート（例えば単一データレート、２倍データレート、４倍データレート、８倍データレート、１０倍データレートなど）を有する２進または多値の入力信号（例えば２−ＰＡＭ、４−ＰＡＭ、８−ＰＡＭ、１０−ＰＡＭ等）で動作することができる。したがって、パーシャルレスポンス受信回路８８８は、ここに説明したパーシャルレスポンス受信回路実施形態のうちのいずれかによって実現することができる。同様に、レベルサンプリング回路８８９と適応モジュール８９０は、ここに説明したレベルサンプリング回路と適応モジュール実施形態のうちのいずれかによって実現することができる。例えば、レベルサンプリング回路８８９は単一のエラーサンプル（Ｅ_ＤＬＥＶ）を出力するように示されたが、多重エラーサンプルを適応モジュール８９０へ出力してもよく、また適応モジュール８９０が、Ｃ_ＤＬＥＶ、Ｃ_α、／Ｃ_α、Ｃ_０に加えて、あるいはその代わりに任意の数の制御値をレベルサンプリング回路８８９、パーシャルレスポンス受信回路８８８、およびエッジ・サンプリング回路８９１（例えば図１４、図２８と図３６に示したような）へ出力してもよい。また、エッジ・サンプリング回路８９１とクロック・データ・リカバリ回路８９２はサンプリングクロック信号（ＳＣＬＫ）とエッジ・クロック信号（ＥＣＬＫ）を再生するものとして図３９では示されたが、図２４と図２６を参照して説明したように任意の数のクロック信号を再生してもよい（例えばマルチデータレート実施形態で使用する）。さらに、エッジ・サンプリング回路８９１とクロック・データ・リカバリ回路８９２が、上述のように入力データ信号８９３のいずれかあるいはすべての遷移から位相情報を再生してもよい（すなわち再生されたクロック信号の位相を調整するために）。クロック信号、ストローブ信号あるいは他のタイミング信号が外部か内部クロック発生器のような別のソースあるいは別のクロック・リカバリ回路によって供給される実施形態では、エッジ・サンプリング回路８９１とクロック・データ・リカバリ回路８９２はパーシャルレスポンス受信機８８７から削除することができる。

図４０は、本発明の別の実施形態による入力回路８９５を示す。入力回路８９５は、該回路がパーシャルレスポンスの閾値（または代表的な制御値）を生成し、サンプリングクロック信号が複数のパーシャルレスポンス受信回路８８８_１−８８８_Ｍ間で共有される以外は、図３９の入力回路８８５と類似している（そして、図３９を参照して説明した、代替の実施形態すべてにおいて実現することができる）。すなわち、単一のレベルサンプリング回路８８９および対応する適応モジュール８９０は、各パーシャルレスポンス受信回路８８８_１−８８８_Ｍへ供給される制御値Ｃ_α、／Ｃ_α、Ｃ_０（と、多値信号の実施形態およびクロック・リカバリ回路を含まない実施形態における付加的あるいは異なる閾値制御値）を生成するために使用され、単一エッジ・サンプリング回路８９１および対応するクロック・データ・リカバリ回路８９２は、各パーシャルレスポンス受信回路８８８_１−８８８_Ｍへ供給されるサンプリングクロック信号（ＳＣＬＫ）を生成するために使用される。多重データレートの実施形態では、複数のサンプリングクロック信号が生成され、パーシャルレスポンス受信回路８８８_１−８８８_Ｍ間で共有することができる。制御閾値を生成するための回路及び／またはサンプリングクロック信号を生成するための回路を共有することにより、入力回路８９５内の回路量は入力回路８８５に比べて実質的に減少されるのでホスト集積回路装置の製造コストと運用コストを低減する（すなわち、ダイ面積消費、レイアウトの複雑性、試験および検証時刻間、電力消費等が減少することに起因して）。なお、サンプリングクロック信号がクロック・データ・リカバリ回路以外の回路（例えば、外部クロック・ソース、生成された内部クロック）によって供給される実施形態では、エッジ・サンプリング回路８９１とクロック・データ・リカバリ回路８９２を省略することができる。あるいは、プログラム可能なクロック・ソース選択を使用することにより、再生されたサンプリングクロック（すなわち、エッジ・サンプリング回路８９１とクロック・データ・リカバリ回路８９２の動作によって再生された）か、あるいはパーシャルレスポンス受信回路８８８_１−８８８_Ｍへサンプリングクロック信号を供給する別のクロック・ソースのいずれかを選択することができる。図３９の実施形態のように、信号線８９３_１−８９３_Ｍは、個別の直列通信、または関連するビットグループの通信（例えば、１つ以上の多重ビットのディジタル値を表わす、所定のシンボル時間中に受信されたＭビット）を配信するために使用することができる。例えば、閾値制御値及び／またはタイミング制御信号が複数の信号経路にわたって実質的に同じ（例えば、実質的に同じ閾値、及び／または同じクロック位相）であると予測される並列バスあるいはその他任意の信号システムの場合がそうである。また、単一のレベルサンプリング回路８８９および対応する適応モジュール８９０は、各パーシャルレスポンス受信回路８８８_１−８８８_Ｍ用の閾値制御値Ｃ_α、／Ｃ_α、Ｃ_０を生成するものとして図４０では示されたが、別の実施形態では、複数のレベルサンプリング回路／適応モジュール対がパーシャルレスポンス受信回路８８８_１−８８８_Ｍのそれぞれのサブセットに対する閾値制御値を生成するように使用することができる。同様にして、それぞれのエッジ・サンプリング回路／クロック・データ・リカバリ回路対は、パーシャルレスポンス受信回路８８８_１−８８８_Ｍの対応するサブセット用のサンプリングクロック信号を生成するように使用することができる。

さらに図４０を参照するとパーシャルレスポンス受信回路８８８_１−８８８_Ｍは、図１７−図１９を参照して説明した実施形態（限定するものではない）を含む、ここに説明した実施形態のいずれかにより実現することができる。また、前置増幅器（例えば図１７の前置増幅器４０１）あるいはオフセット制御回路（例えば図１９のオフセット制御回路４４０）が、差動比較器の実効的な閾値を同相モードより上かあるいはその下へ調整するように使用される実施形態では、このような前置増幅器あるいはオフセット制御回路は複数のパーシャルレスポンス受信回路８８８間で共有され、これによりパーシャルレスポンス受信回路８８８_１−８８８_Ｍ内の回路をサンプリング回路（例えば、図１７のサンプリング回路４５２あるいは図１９のサンプリング回路４２５）に縮約する。それぞれの前置増幅器（またはオフセット制御回路）は、また、パーシャルレスポンス受信回路８８８_１−８８８_Ｍのサブセット間で共用することができる。

パーシャルレスポンス受信機を備えたシステムにおける送信側の等化
図４１は、信号経路１２２を介して相互に接続された送信装置９５１と受信装置９５３とを有する信号システム９５０を示す。送信装置９５１は等化送信回路９５７とタップ制御ロジック９５５を含んでおり、また受信装置９５３はパーシャルレスポンス受信回路（例えばここに開示された多重モード回路、あるいは他の任意のパーシャルレスポンス受信回路でもよい）、レベルサンプリング回路９７３、および適応モジュール９７５を含む。送信装置９５１と受信装置９５３は共に、図４１に示されない他の多くの回路（例えばアプリケーション・ロジック、付加的な送信回路及び／または受信回路等）を含むことができる。等化送信回路９５７は送信タイミング信号（図示せず）に応答し、一組の重み付け値Ｗ_０−Ｗ_Ｎ−１とデータ値Ｄ_０−Ｄ_Ｎ−１の状態に従って符号を信号経路１２２上に駆動するための多くの出力ドライバ９６１_０−９６１_Ｎ−１を含む。各データ値Ｄ_０−Ｄ_{−（Ｎ−１）}はシフトレジスタ９５９（または同様の記憶回路）内に格納され、信号経路１０２上の各符号送信内へ符号化されたビット数に従って多くの構成ビットを含む。例えば、４−ＰＡＭシステムでは、各データ値Ｄ_０−Ｄ_{−（Ｎ−１）}は２つの構成ビットを含む。より一般的には、Ｍ−ＰＡＭシステムでは、各データ値はｌｏｇ_２（Ｍ）個の構成ビットを含む。各符号の送信後、新規のデータ値が位置Ｄ_０へ移動されるようにシフトレジスタ９５９の内容は前方へ移動され、位置Ｄ_{−（Ｎ−１）}のデータ値は位置Ｄ_{−（Ｎ−２）}のデータ値によって上書きされる。

重み付け値Ｗ_０−Ｗ_Ｎ−１はタップ制御ロジック９５５によって生成され、各出力ドライバ９６１の信号駆動力を確立するために使用される。一実施形態では、出力ドライバ９６１_０は、所定のシンボル時間中に送信される符号を重み付け値Ｗ_０に従って駆動し、出力ドライバ９６１_１−９６１_Ｎ−１は、シフトレジスタ９５９の位置Ｄ_−１−Ｄ_{−（Ｎ−１）}に格納されたポスト−タップデータ値と重み付け値Ｗ_１−Ｗ_Ｎ−１に従って出力信号を等化する一組のポスト−タップドライバを構成する。図４１には示されないが、プリ−タップ出力ドライバもまた、プリ−タップデータ値（とプリ−タップ重み付け値）に従って出力信号を等化するように設けることができ、さらに隣接信号線からのクロストークを相殺するために他の出力ドライバを設けてもよい。１つ以上の出力ドライバ９６１を、例えば、コンフィギュレーションレジスタの設定あるいは外部から受信されたコンフィギュレーション制御信号を介してプリ−タップ等化、ポスト−タップ等化、およびクロス−トーク相殺機能間に動的にあるいは静的に割り当てることができる。

パーシャルレスポンス受信回路９７１は、予測されるパーシャルレスポンス信号レベルの数に従ってそれぞれのパーシャルレスポンス値を生成するＲ個の比較回路を含む。例えば、最小待ち時間シンボル（すなわち、入力符号Ｎ−ｉに対してごく最近受信された符号、Ｎ−１−ｉ）が、予想される唯一のパーシャルレスポンスへの寄与であるシステムでは、２つの比較回路が設けられ、最小待ち時間符号（すなわちＲ＝２）の可能な２つの状態に従ってパーシャルレスポンス値を生成する。ごく最近受信されたＫ個の符号がパーシャルレスポンスに寄与すると予想されるシステムでは、２^Ｋ個の比較回路が設けられ、適応モジュール９７５によって生成されたＫ個のパーシャルレスポンスの閾値レベル（Ｃ_ＰＲ）との比較に基づいてそれぞれのデータ・サンプルを生成する。

一実施形態では、送信装置９５１のタップ制御ロジック９５５は、受信装置９５３で観測されるパーシャルレスポンスに寄与するように望まれる符号数に従って重み付け値Ｗ_０−Ｗ_Ｎ−１を生成する。図４２を照会すると、例えば、パーシャルレスポンスが最小待ち時間符号Ｄ_−１（すなわちＫ＝１）に限定されるシステムでは、タップ制御ロジック９５５は、符号送信により生成される分散型ＩＳＩをＤ_−１後で、かつＤ_０の前に等化するための重み付け値Ｗ_０−Ｗ_Ｎ−１を生成する。すなわち、図４２で示された原パルスレスポンスを参照すると、Ｄ_＋１、Ｄ_−２からＤ_{−（Ｎ−１）}までの符号に対する信号経路１２２のパーシャルレスポンスは、プリ−タップ出力ドライバ（図４１に図示せず）とポスト−タップ出力ドライバ９６１_２−９６１_Ｎ−１とに印加された重み付け値を適切に設定することよって等化される。この配置により、受信装置９５３により観測される等化された（すなわち、図４２で示されたようなパーシャルレスポンスに対して等化された）信号は、受信される符号Ｄ_０からの寄与と、直前の符号Ｄ_−１に対するパーシャルレスポンスとを含み、そして他のすべての送信に対するパーシャルレスポンスは減衰される（例えば無視できるレベルか、大幅に減少されたレベルまで）。別の実施形態では、タップ制御ロジック９５５は、１つ以上の付加的な符号に対するパーシャルレスポンスが、所望数のパーシャルレスポンスの寄与に依存して受信装置９５３により観測される信号内に残るようにすることができる。パーシャルレスポンス受信回路が非パーシャルレスポンス・モードで選択的に作動することができる多重モード回路では、タップ制御ロジック９５５は、ポスト−タップデータ値及びプリ−タップデータ値に対するパーシャルレスポンスを相殺（あるいは縮小）する必要性に応じて重み付け値Ｗ_０−Ｗ_Ｎ−１を生成することができる。

さらに図４１を参照すると、受信装置９５３内のレベルサンプリング回路９７３は通常、上述のように動作し（例えば、図１４−図１５と図２０−図２１を参照して説明した様々な実施形態を参照）、入力信号をデータレベル閾値と比較するとともに、データレベル閾値Ｃ_ＤＬＥＶとパーシャルレスポンス閾値Ｃ_ＰＲとを調整するように使用されるエラーサンプル（Ｅ_ＤＬＥＶ）を生成する。上記議論のように、データレベル閾値及び／またはパーシャルレスポンス閾値Ｃ_ＰＲは、パーシャルレスポンス受信回路９７１とレベルサンプリング回路９７３の比較回路内の所望の閾値レベルを確立するために使用されるディジタル値、あるいは他のタイプの制御値（例えば、それ自身が閾値レベルであるアナログ電圧及び／または電流レベル）であってよい。

図１５を参照して上に議論したように、適応モジュールにより生成される閾値レベルがサンプル毎ではなくて複数のエラーサンプルに基づいて更新されるように、適応モジュールは、レベルサンプリング回路９７３により生成されたエラーサンプルをフィルタリングするフィルタリング回路を含むことができる。例えば、一実施形態では、適応モジュールはフィルタに印加された一連のエラーサンプルに基づいて閾値レベルを更新する有限インパルス応答（ＦＩＲ）フィルタを含む。あるいは、適応モジュールはエラーサンプルをフィルタリングするための無限インパルス応答型フィルタ（ＩＩＲ）あるいは他の任意のタイプのフィルタを含むことができる。

一実施形態では、レベルサンプリング回路９７３により生成されたデータレベルエラーサンプルＥ_ＤＬＥＶは、バックチャネル９６８（例えば帯域外信号方式、図３の制御装置１４１のような中継装置を介した経路、あるいは信号経路１２２上の使用可能な帯域幅を通常は使用しない他の通信路）を介して送信装置９５１へ戻される。エラーサンプルはタップ制御ロジック９５５内で受信され、パーシャルレスポンスに寄与するように望まれる符号以外の符号の送信から生じるＩＳＩ（または他の歪みソース）を減少する必要性に応じて、タップ重みＷ_０−Ｗ_Ｎ−１を調整するように使用される。図４３を参照すると、例えば、適応モジュール９７５により生成されたデータレベル閾値が定格のデータレベル９８５（ＤＬＥＶ_ＮＯＭ）へ収束した後信号データレベル９８６内で検出されたさらなるジッタは、パーシャルレスポンスに寄与するように望まれる符号以外の符号の送信から生じた残留ＩＳＩとして扱うことができる。タップ制御ロジックは残留するＩＳＩを減少する必要性に応じ、ポスト−タップ出力ドライバ及び／またはプリ−タップ出力ドライバの重みを増加し、減少することができる。別の実施形態では、タップ重み自身に対する更新（例えば、重みＷ_０−Ｗ_Ｎ−１あるいはそのサブセットから加え、及び／または減じられる値）は、受信装置（または図３の制御装置１４１のような別の装置）内で決定され、タップ制御ロジック９５５内のアプリケーション用送信装置へ供給することができる。さらに他の実施形態において、１つ以上の代替のタップ重みが受信装置（または図３の制御装置１４１のような他の装置）内で決定され、当該タップ重みＷ_０−Ｗ_Ｎ−１の代わりにアプリケーション用の送信装置へ供給することができる。

要約すると、本開示は複数の技術を包含する。例えば、本開示は電気信号導体を介して送信された信号を受信するための集積回路装置を包含する。上記集積回路装置は、信号をサンプリングし信号が第１の閾値レベルを越えるかどうかを示す第１のサンプル値を生成する第１のサンプリング回路と、信号をサンプリングし信号が第２の閾値レベルを越えるかどうかを示す第２のサンプル値を生成する第２のサンプリング回路と、第１および第２のサンプリング回路から第１および第２のサンプル値を受信するように接続されるとともに、選択されたサンプル値として出力されるべき第１のサンプル値あるいは第２のサンプル値のいずれかを以前に生成されたサンプル値に従って選択するように構成された第１の選択回路と、を含むことができる。

本開示は集積回路装置内の動作方法もまた包含する。本方法は、外部の電気信号経路からデータ信号を受信する工程と、データ信号が第１の閾値レベルを越えるかどうかによって少なくとも２つの状態のうちの１つを有する第１のデータ・サンプルを生成する工程と、データ信号が第２の閾値レベルを越えるかどうかによって少なくとも２状態のうちの１つを有する第２のデータ・サンプルを生成する工程と、データ信号の被選択サンプルとなるべき第１のデータ・サンプルあるいは第２のデータ・サンプルのいずれかを選択する工程と、を含むことができる。

本開示は、電気信号導体を介して送信された信号を受信する集積回路装置をさらに包含する。上記集積回路装置は、第１のクロック信号に応答して信号の第１のサンプル対を捕獲する第１の対のサンプリング回路と、第２のクロック信号に応答して信号の第２のサンプル対を捕獲する第２の対のサンプリング回路と、第１の対のサンプリング回路に接続されるとともに、第２のサンプル対のうち選択されたサンプルの状態に応じて第１のサンプル対の１つのサンプルを選択するように構成された第１の選択回路と、を含むことができる。

本開示はデュアルモード受信回路をさらに包含する。上記デュアルモード受信回路は入力データ信号の第１および第２のサンプルを生成する比較回路を含むことができ、該各サンプルは、入力データ信号が第１および第２の閾値レベルのそれぞれを越えるかどうかに従って第１の状態かあるいは第２の状態のいずれかを有する。上記デュアルモード受信回路は、第１および第２のサンプルに基づいて受信データ値を生成する判断回路を含むことができ、上記判断回路は第１のサンプルの状態に応じて最上位ビットを有し、第２のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する、データ値を生成する第１のモードで動作可能であるとともに、上記判断回路が、受信データ値となるべき第１のサンプルかあるいは第２のサンプルのいずれかを選択する第２のモードで動作可能である。

本開示は集積回路装置内の動作方法をさらに包含する。本方法は入力データ信号の第１および第２のサンプルを生成する工程を含むことができ、上記各サンプルは入力データ信号が第１および第２の閾値レベルのそれぞれを越えるかどうかに従って第１の状態か第２の状態かのいずれかを有する。本方法はまた、モード選択信号が第１の状態にある場合は第１および第２のデータ・サンプルに基づいて第１の受信データ値を生成する工程を、モード選択信号が第２の状態にある場合は第１および第２のデータ・サンプルに基づいて第２の受信データ値を生成する工程を、含むことができ、第２の受信データ値は第１の受信データ値より多くの構成ビットを含む。

本開示はクロック・データ・リカバリ回路をさらに包含する。上記クロック・データ・リカバリ回路は、第１のクロック信号に応答して入力データ信号のデータ・サンプルを生成するデータ・サンプリング回路と、第２のクロック信号に応答して入力データ信号のエッジ・サンプルを生成するエッジ・サンプリング回路と、エッジ・サンプルおよびデータ・サンプルを受信するように接続されたクロック・リカバリ回路と、を含むことができる。上記クロック・リカバリ回路は、データ・サンプルの少なくとも３つからなる系列が複数個の所定サンプル・パターンのうちの少なくとも１つのサンプル・パターンと一致することを確定すると、エッジ・サンプルの１つのサンプルの状態に応じて第２のクロック信号の位相を調整するように構成される。

本開示は集積回路装置をさらに包含する。上記集積回路装置は、入力データ信号内の遷移期間に対応する時刻に入力データ信号をサンプリングする第１のサンプリング回路を含み、第１のサンプリング回路は、入力データ信号がサンプリングされた時に選択された閾値レベルを越えるかあるいはそれ以下かどうかによって第１の状態か第２の状態のいずれかを有するサンプル値を生成するように構成される。上記集積回路は、選択された閾値レベルを確立する閾値生成回路を第１のサンプリング回路内に含むことができ、上記閾値生成回路は、モード選択信号が第１の状態の場合は選択された閾値レベルを第１の閾値レベルに確立し、またモード選択信号が第２の状態の場合は選択された閾値を第２の閾値レベルに確立する。

本開示はクロック・データ・リカバリ回路をさらに包含する。上記クロック・データ・リカバリ回路は、第１の時刻にデータ信号の第１のサンプルを捕獲し、第２の時刻にデータ信号の第２のサンプルを捕獲するデータ・サンプリング回路を含むことができ、第１および第２のサンプルのそれぞれはデータ信号の少なくとも３つの可能な信号レベルのそれぞれに対応する。クロック・データ・リカバリ回路は、また、第１の時刻と第２の時刻の中間の時刻にデータ信号の第３のサンプルを捕獲するエッジ・サンプリング回路と、データ・サンプリング回路から第１および第２のサンプルを、またエッジ・サンプリング回路から第３のサンプルを、受信するように接続されたクロック・リカバリ回路と、を含むことができる。上記クロック・リカバリ回路は、第１のサンプルおよび第２のサンプルが少なくとも３つの可能な信号レベル間で可能な遷移の所定サブセットの１つであるデータ信号の遷移を示すと、第３のサンプルに応じて第１のクロック信号の位相を調整するように構成される。

本開示はデータ信号からクロック信号を再生する方法をさらに包含する。本方法は第１の時刻にデータ信号の第１のサンプルを生成し第２の時刻にデータ信号の第２のサンプルを生成する工程を含み、第１および第２のサンプルのそれぞれはデータ信号の少なくとも３つの可能な信号レベルのそれぞれに対応する。本方法は、また、第１の時刻と第２の時刻の中間の時刻にデータ信号の第３のサンプルを生成する工程と、第１のサンプルおよび第２のサンプルが少なくとも３つの可能な信号レベル間の可能な遷移の所定サブセットのうちの１つであるデータ信号における遷移を示す場合に第３のサンプルに応じて第１のクロック信号の位相を調整する工程と、を含むことができる。

本開示は信号システム内の動作方法をさらに包含する。本方法は連続送信期間中にデータ値系列を電気信号導体へ出力する工程を含むことができ、データ値系列は電気信号導体上にデータ信号を形成する。本方法は、また、データ受信期間の各シーケンス中に、電気信号導体の信号レベルが第１の閾値レベルを越えるかどうかによって第１の状態か第２の状態のいずれかを有する第１のデータ・サンプルと、該信号が第２の閾値レベルを越えるかどうかによって第１の状態か第２の状態のいずれかを有する第２のデータ・サンプルと、を生成する工程を含むことができる。本方法は、データ受信期間の第１の期間後の各データ受信期間中に、前の受信期間に選択された少なくとも１つの受信データ値の状態に応じて受信データ値となるべき第１のデータ・サンプルあるいは第２のデータ・サンプルのいずれかを選択する工程をさらに含むことができる。

本開示は信号受信回路をさらに包含する。上記信号受信回路は、第１および第２の抵抗素子を介して基準電圧にそれぞれ接続された第１および第２の出力線と、第１および第２の出力線に接続されるとともに入力信号および相補入力信号のそれぞれの信号レベルに従って第１および第２の電流を第１および第２の抵抗素子を介して引き出すように構成された第１の差動アンプと、を含むことができる。上記信号受信回路は、第１および第２の出力線に接続されるとともに入力信号および相補入力信号のそれぞれの信号レベルに従って第３および第４の電流を第１および第２の抵抗素子を介して引き出すように構成された第２の差動アンプを含むことができる。上記信号受信回路は、第１および第２の出力線に接続されるとともに第１、第２、第３、第４の電流により第１および第２の出力線に生成されたそれぞれの電圧レベルに応じて第１の状態か第２の状態のいずれかを有するサンプルデータ値を格納するように構成されたサンプリング回路を含むことができる。

本開示はさらに集積回路装置内の動作方法を包含する。本方法は、入力信号および相補入力信号の信号レベルに従って第１の差動アンプ内に第１および第２の電流をそれぞれ生成する工程を含むことができ、第１の電流は供給電圧と第１の出力線間に接続された第１の抵抗素子を流れ、第２の電流は供給電圧と第２の出力線間に接続された第２の抵抗素子を流れる。本方法はまた、入力信号および相補入力信号の信号レベルに従って第２の差動アンプ内に第３および第４の電流をそれぞれ生成する工程を含むことができ、第３の電流は第１の抵抗素子を流れ、第４の電流は第２の抵抗素子を流れる。本方法は、第１、第２、第３、第４の電流により第１および第２の出力線に生成されたそれぞれの電圧レベルに応じて第１の状態か第２の状態のいずれかを有するサンプルデータ値を格納する工程をさらに含むことができる。

本開示はさらに多重モード受信回路を包含する。上記多重モード受信回路は、入力データ信号の第１のサンプル、第２のサンプル、および第３のサンプルを生成するように構成された比較回路を含むことができ、第１のサンプルは、入力データ信号が第１の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかを有し、第２のサンプルは、入力データ信号が第２の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかを有し、第３のサンプルは、入力データ信号が第３の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかを有する。上記多重モード受信回路はまた、第１のサンプルの状態に少なくとも一部は基づいて最上位ビットを有するとともに第２のサンプルおよび第３のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する受信データ値を供給する第１のモードで動作するように構成され、以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する第２のモードで動作するように構成された判断回路を含むことができる。

本開示はさらに受信回路における動作の多重モード方法を包含する。本方法は、第１のモードにおいては、入力データ信号の第１のサンプル、第２のサンプル、第３のサンプルを生成する工程と、第１のサンプルの状態に少なくとも一部は基づいて最上位ビットを有し、第２のサンプルおよび第２のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する、受信データ値を供給する工程と、を含むことができる。本方法はまた、第２のモードにおいては、以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する工程を含む。第１のサンプルの状態は入力データ信号が第１の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかであり、第２のサンプルの状態は入力データ信号が第２の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれであり、第３のサンプルの状態は入力データ信号が第３の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかである。

本開示はさらに多重モード受信回路を包含する。上記多重モード受信回路は、入力データ信号が第１の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかを有する第１のサンプルを供給するように構成された比較回路を含むことができる。上記多重モード受信回路は、また、第１のサンプルの状態に少なくとも一部は基づいて受信データ値を供給する第１のモードで動作するように構成されるとともに以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する第２のモードで動作するように構成された判断回路を含むことができる。

本開示はさらに受信回路の動作の多重モード方法を包含する。本方法は、第１のモードにおいては、入力データ信号の第１のサンプル、第２のサンプル、第３のサンプルを生成する工程と、第１のサンプルの状態に少なくとも一部は基づいて受信データ値を供給する工程とを含むことができる。本方法はまた、第２のモードにおいては以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する工程を含む。第１のサンプルの状態は入力データ信号が第１の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかであり、第２のサンプルの状態は入力データ信号が第２の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかにあり、前記第３のサンプルの状態は前記入力データ信号が第３の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかである。

本詳細説明では、各節の標題は参照の便宜のためのみに与えられており、このような節の適用範囲あるいは限界を限定し、制限し、解釈し、あるいは説明するものでは決してない。また、本発明は具体的な実施形態を参照して説明してきたが、本発明のより広範な精神と範囲を逸脱することなく様々な修正および変更を行うことができることは明らかである。従って、本明細書および図面は限定的な意味ではなく例証の意味として考えるべきである。

図面の簡単な説明
従来技術の信号システムを示す。 図１の従来技術の信号システムで観測された原パルス応答と等化パルス応答とを示す。 本発明の実施形態によるパーシャルレスポンス受信機を含む信号システムを示す。 図３の信号システムの一実施形態におけるクロックとデータ信号間の関係を示す。 分散型ＩＳＩの一次的ソースが直前のシンボル時刻に送信された信号である場合の信号受信機で観測された２進信号の双峰分布を示す。 同相モードレベルＬ_ＣＭに関連した、図５に示した４つのパーシャルレスポンス信号レベルを示す。 本発明の実施形態によるパーシャルレスポンス受信回路を示す。 ２つの符号がサンプリングクロック信号の各周期中に連続して送信される２倍のデータレートの信号方式プロトコルを示す。 ２倍のデータレート信号システムで用いられるパーシャルレスポンス受信回路を示す。 図９のパーシャルレスポンス受信回路内で生成されたサンプル値の偶数と奇数のパイプラインを示す。 入力データ信号の時間基準トレースを生成する組み込み式スコープの用途を示す。 本発明の実施形態による信号システムを示す。 図１２の信号システム内の組み込み式スコープにより捕獲されたパルス応答の波形トレースを示す。 パーシャルレスポンス閾値レベルを適応的に生成する本発明の実施形態によるパーシャルレスポンス受信機を示す。 図１４の適応モジュールの実施形態を示す。 図１５の平均化回路の代わりに使用可能な代替回路配置を示す。 図７、図９、図１４の受信回路とレベルサンプリング回路内で使用可能な比較器を示す。 図１７の電流型ＤＡＣの実施形態を示す。 図７、図９、図１４の受信回路およびレベルサンプリング回路内で使用可能な代替比較器の実施形態を示す。 本発明の別の実施形態によるパーシャルレスポンス受信機を示す。 本発明の実施形態による図２０の適応モジュールの動作を示す。 多値信号モードあるいはパーシャルレスポンス・モードのいずれかで動作することができるデュアルモード受信機の実施形態を示す。 図２２のデュアルモード受信機内で使用される多値信号プロトコルを示す。 本発明の実施形態によるクロック・データ・リカバリ機能を有するパーシャルレスポンス受信機を示す。 入力データ信号が図５に示した双峰分布を有する場合に可能な多くのデータ信号遷移を示す。 入力データ信号において検出された、選択された遷移に基づいてエッジクロック信号およびサンプリングクロック信号の位相を調整するクロック・リカバリ回路の実施形態を示す。 パーシャルレスポンス閾値レベルを適応的に生成するシステムにおける非収束の潜在的ソースを示す。 クロック・データ・リカバリを備えるデュアルモードパーシャルレスポンス受信機の実施形態を示す。 連続する４−ＰＡＭ（パルス振幅変調）シンボル間の信号遷移を示す。 図２８のデュアルモード受信機がパーシャルレスポンス・モードで作動される場合の、クロック・リカバリに使用可能なデータ信号遷移を示す。 図２８のクロック・リカバリ回路内で使用可能な遷移検出回路およびサンプル選択回路を示す。 図２８のデュアルモード受信機がパーシャルレスポンス・モードで作動される場合にクロック・リカバリに使用可能な、さらなるデータ信号遷移を示す。 本発明の実施形態による閾値選択回路を示す。 ごく最近受信された２つの符号が残留チャネルレスポンスの主要ソースであるシステムにおける信号レベルの分布を示す。 図３４に示すパーシャルレスポンス状態に従って動作する本発明の実施形態によるパーシャルレスポンス受信機を示す。 本発明の別の実施形態によるパーシャルレスポンス受信機を示す。 ４−ＰＡＭ信号システムにおいて可能な信号レベルのコンステレーションを示す。 本発明の実施形態による４−ＰＡＭパーシャルレスポンス受信機を示す。 本発明の実施形態による複数のパーシャルレスポンス受信機を含む入力回路を示す。 本発明の別の実施形態による入力回路を示す。 本発明の実施形態によるパーシャルレスポンス信号システムを示す。 原パルスレスポンスと、パーシャルレスポンス・データ受信を可能にする、図４１の信号システムにより等化されたパルスレスポンスと、を示す。 図４１の信号システム内の送信プリエンファシスにより等化することができる残留符号間干渉を示す。

Claims (203)

1. 電気信号導体を介して送信された信号を受信するための集積回路装置であって、
   前記信号をサンプリングするとともに、前記信号が第１の閾値レベルを越えるかどうかを示す第１のサンプル値を生成する第１のサンプリング回路と、
   前記信号をサンプリングするとともに、前記信号が第２の閾値レベルを越えるかどうかを示す第２のサンプル値を生成する第２のサンプリング回路と、
   前記第１および第２のサンプリング回路から前記第１および第２のサンプル値を受信するように接続されるとともに、選択されたサンプル値として出力されるべき前記第１のサンプル値あるいは前記第２のサンプル値のいずれかを前に生成されたサンプル値に従って選択するように構成された第１の選択回路と、を含む集積回路装置。
2. 前記前に生成されたサンプル値を格納する第１の記憶回路であって、前記前に生成されたサンプル値をそこへ出力するための、前記第１の選択回路の選択入力に接続された出力を有する第１の記憶回路をさらに含む請求項１記載の集積回路装置。
3. 前記第１の記憶回路が、前記選択されたサンプル値を受信するための前記第１の選択回路に接続されたデータ入力と、第１のクロック信号を受信するクロック入力とを有するとともに、前記第１のクロック信号の遷移に応答して前記選択されたサンプル値を格納するように構成された請求項２記載の集積回路装置。
4. 前記第１の記憶回路に格納されると、前記選択されたサンプル値が、前記第１および第２のサンプリング回路により生成された後続の１対のサンプル値との関連のもとに前記前に生成されたサンプル値を構成する請求項３記載の集積回路装置。
5. 前記前に生成されたサンプル値が、前記第１のサンプル値および第２のサンプル値の生成より前に前記第１および第２のサンプリング回路の１つにより生成された請求項１記載の集積回路装置。
6. 前記信号をサンプリングするとともに、前記信号が前記第１の閾値レベルを越えるかどうかを示す第３のサンプル値を生成する第３のサンプリング回路と、
   前記信号をサンプリングするとともに、前記信号が前記第２の閾値レベルを越えるかどうかを示す第４のサンプル値を生成する第４のサンプリング回路と、をさらに含む請求項１記載の集積回路装置。
7. 前記第３および第４のサンプリング回路から前記第３および第４のサンプル値を受信するように接続されるとともに、前記前に生成されたサンプル値として前記第１の記憶回路に格納されるべき前記第３のサンプル値あるいは前記第４のサンプル値のいずれかを選択するように構成された第２の選択回路をさらに含む請求項６記載の集積回路装置。
8. 前記第１および第２のサンプリング回路が第１のクロック信号に応答して信号をサンプリングするように構成され、前記第３および第４のサンプリング回路が第２のクロック信号に応答して前記信号をサンプリングするように構成された請求項７記載の集積回路装置。
9. 前記第３および第４のサンプル値が前記第１および第２のサンプル値とは異なる時間に生成されるように、前記第２のクロック信号が前記第１のクロック信号から前記第１のクロック信号の周期の一部だけ位相オフセットされた請求項８記載の集積回路装置。
10. 前記第２のクロック信号が前記第１のクロック信号の半周期だけ位相オフセットされた請求項９記載の集積回路装置。
11. 前記第１のサンプリング回路は、前記信号が前記第１の閾値レベルを越えるかどうかを決定するために前記信号と第１の閾値電圧とを比較する比較器回路を含む請求項１記載の集積回路装置。
12. 前記第１の閾値電圧を生成する閾値生成回路をさらに含む請求項１１記載の集積回路装置。
13. 前記信号は第１の信号成分および第２の信号成分を有する差動信号であって、前記第２の信号成分が前記第１の信号成分の補数である請求項１記載の集積回路装置。
14. 前記第１のサンプリング回路は、前記差動信号を前記第１の閾値レベルと比較する差動比較器回路を含む請求項３記載の集積回路装置。
15. 前記第１の閾値レベルが前記差動信号の同相モードを越える請求項１４記載の集積回路装置。
16. 前記差動信号の同相モードが前記第２の閾値レベルを越える請求項１５記載の集積回路装置。
17. 前記差動信号の同相モードが前記第１および第２の閾値レベル間の実質上中央に置かれた請求項１６記載の集積回路装置。
18. 前記第１の閾値レベルが、前記電気信号送信上の少なくとも１つ前の信号送信によって生成された符号間干渉レベルに対応する電圧分だけ差動信号の同相モードより大きい請求項１４記載の集積回路装置。
19. 信号は２個以上の２進ビットを表す多値信号であり、前記第１のサンプリング回路により生成された前記第１のサンプル値が２個以上の２進ビットを含む請求項１記載の集積回路装置。
20. 前記信号を第３の閾値レベルと比較するとともに、前記信号が前記第３の閾値レベルを越えるかそれ未満かを示すエラーサンプルを生成する第３のサンプリング回路と、
    前記第３の閾値レベルが前記信号の第１の選択されたレベルに実質上一致することを前記エラーサンプルが示すまで前記第３の閾値レベルを調整する閾値生成回路と、を含む請求項１記載の集積回路装置。
21. 前記信号を第４の閾値レベルと比較するとともに、前記信号が前記第３の閾値レベルを越えるかそれ未満かを示すエラーサンプルを生成する第４の比較器回路をさらに含み、前記第４の閾値レベルが前記信号の第２の選択されたレベルと実質上一致することを前記エラーサンプルが示すまで、前記閾値生成回路が前記第４の閾値レベルを調整するように構成された請求項２０記載の集積回路装置。
22. 前記閾値生成回路はさらに、前記第３および第４の閾値レベルに基づいて第１の制御信号を生成するとともに、前記第１の閾値レベルをその内部に設定するために前記第１の制御信号を前記第１のサンプリング回路へ出力するように構成された請求項２１記載の集積回路装置。
23. 前記第１の制御信号が前記第１の閾値レベルの電圧である請求項２２記載の集積回路装置。
24. 前記第１の制御信号が前記第１の閾値レベルを表すディジタル値である請求項２２記載の集積回路装置。
25. 前記閾値生成回路が前記第３および第４の閾値レベルの平均に基づいて前記第１の制御信号を生成するように構成された請求項２２記載の集積回路装置。
26. 前記閾値生成回路が前記第３および第４の閾値レベル間の差に基づいて前記第１の制御信号を生成するように構成された請求項２２記載の集積回路装置。
27. 前記閾値生成回路はさらに、前記第３および第４の閾値レベルに基づいて第２の制御信号を生成するとともに、前記第２の閾値レベルをその内部に設定するために前記第２の制御信号を前記第２のサンプリング回路へ出力するように構成された請求項２２記載の集積回路装置。
28. 前記閾値生成回路は、さらに前記第１の制御値に基づいて第２の制御信号を生成するとともに、前記第２の閾値レベルをその内部に設定するために前記第２の制御値を前記第２のサンプリング回路へ出力するように構成された請求項２２記載の集積回路装置。
29. 閾値生成回路は、前記第１の制御値の補数をとることにより前記第２の制御値を生成するように構成された請求項２８記載の集積回路装置。
30. 外部の電気信号経路からデータ信号を受信する工程と、
    前記データ信号が第１の閾値レベルを越えるかどうかによって少なくとも２状態のうちの１つを有する第１のデータ・サンプルを生成する工程と、
    前記データ信号が第２の閾値レベルを越えるかどうかによって少なくとも２状態のうちの１つを有する第２のデータ・サンプルを生成する工程と、
    前記データ信号の被選択サンプルとなるべき前記第１のデータ・サンプルあるいは前記第２のデータ・サンプルのいずれかを選択する工程と、を含む集積回路装置内の演算方法。
31. 前記被選択サンプルとなるべき前記第１のデータ・サンプルあるいは前記第２のデータ・サンプルのいずれかを選択する工程は、第３のデータ・サンプルが第１の状態あるいは第２の状態を有するかどうかによって前記第１のデータ・サンプルかあるいは前記第２のデータ・サンプルのいずれかを選択する工程を含む請求項３０記載の方法。
32. 前記第１および第２のデータ・サンプルを生成する工程に先立って前記第３のデータ・サンプルを生成する工程をさらに含む請求項３１記載の方法。
33. 第１のデータ・サンプルを生成する工程は、前記データ信号が第１の閾値を越えるかどうかによって２つの２進状態の１つを有する第１のデータ・サンプルを生成する工程を含む請求項３０記載の方法。
34. 第１のデータ・サンプルを生成する工程は、３つ以上の可能な状態の１つを有する第１のデータ・サンプルを生成する工程を含む請求項３０記載の方法。
35. 前記データ信号は差動信号であり、前記第１の閾値レベルは前記データ信号の同相モードより上であり、また前記第２の閾値レベルは前記データ信号の同相モードより下である請求項３０記載の方法。
36. 前記データ信号の同相モードが前記第１および第２の閾値レベル間の実質上中央に置かれた請求項３５記載の方法。
37. 前記データ信号の第１の電圧レベルを決定する工程と、
    前記データ信号の第２の電圧レベルを決定する工程と、
    前記データ信号の前記第１および第２の電圧レベルに基づいて前記第１の閾値レベルを生成する工程と、をさらに含む請求項３０記載の方法。
38. 前記第１および第２の電圧レベルに基づいて前記第１の閾値レベルを生成する工程は、前記第１の閾値レベルに対応する第１の制御値を生成するための、前記第１および第２の電圧レベルを表す値を平均化する工程を含む請求項３７記載の方法。
39. 前記第１の制御値が電圧レベルである請求項３８記載の方法。
40. 前記第１の制御値がディジタル値である請求項３８記載の方法。
41. 前記第１および第２の電圧レベルに基づいて前記第１の閾値レベルを生成する工程は、前記第１の閾値レベルに対応する第１の制御値を生成するための、前記第２の電圧レベルを表す値から前記第１の電圧レベルを表す値を減じる工程を含む請求項３７記載の方法。
42. 電気信号導体を介して送信された信号を受信するための集積回路装置であって、
    第１のクロック信号に応答して前記信号の第１のサンプル対を捕獲する第１の対のサンプリング回路と、
    第２のクロック信号に応答して前記信号の第２のサンプル対を捕獲する第２の対のサンプリング回路と、
    前記第１の対のサンプリング回路に接続されるとともに、前記第２のサンプル対の選択されたサンプルの状態に応じて前記第１のサンプル対の１つのサンプルを選択するように構成された第１の選択回路と、を含む集積回路装置。
43. 前記第２のサンプル対の前記選択されたサンプルを選択する前記第２の対のサンプリング回路に接続された第２の選択回路をさらに含む請求項４２記載の集積回路装置。
44. 前記第１の選択回路から前記第１のサンプル対の前記１つのサンプルを受信するように接続されるとともに、前記第１のクロック信号に応答して前記第１のサンプル対の前記１つのサンプルを格納するように構成された第１の記憶回路をさらに含む請求項４３記載の集積回路装置。
45. 前記第２のサンプル対のどちらのサンプルが前記第２の選択回路により選択されるかを前記第１の記憶回路に格納されたサンプルの状態が決定するように、前記第１の記憶回路の出力が前記第２の選択回路の選択入力に接続された請求項４４記載の集積回路装置。
46. 前記第２の選択回路から前記第２のサンプル対の前記被選択サンプルを受信するように接続されるとともに、前記第２のクロック信号に応答して前記第２のサンプル対の前記被選択サンプルを格納するように構成された第２の記憶回路をさらに含む請求項４４記載の集積回路装置。
47. 前記第１のサンプル対のうち、どちらのサンプルが前記第１の選択回路により選択されるかを前記第２の記憶回路に格納された前記サンプルの状態が決定するように、前記第２の記憶回路の出力が前記第１の選択回路の選択入力に接続された請求項４６記載の集積回路装置。
48. 前記第１のサンプル対が前記第２の対の値とは異なる時刻に生成されるように、前記第１のクロック信号が前記第２のクロック信号の周期の一部だけ前記第２のクロック信号から位相オフセットされた請求項４２記載の集積回路装置。
49. 前記信号は差動信号であり、そして前記第１の対のサンプリング回路の各サンプリング回路が、前記第１のサンプル対のそれぞれのサンプルを生成する差動サンプリング回路を含む請求項４２記載の集積回路装置。
50. 前記第１の対のサンプリング回路の第１のサンプリング回路は、前記信号が第１の閾値レベルを越えるかどうかを決定するように構成され、前記第１の対のサンプリング回路の第２のサンプリング回路は、前記信号が第２の閾値レベルを越えるかどうかを決定するように構成された請求項４２記載の集積回路装置。
51. 定常状態では前記信号は第１の同相モードレベルを有する差動信号であって、前記第１の同相モードレベルが前記第１の閾値レベルより低くかつ第２の閾値レベルより高い請求項４２記載の集積回路装置。
52. 前記第１の同相モードレベルが前記第１および第２の閾値レベル間の実質上中央に置かれた請求項５１記載の集積回路装置。
53. 入力データ信号の第１および第２のサンプルを生成する比較回路であって、入力データ信号が第１および第２の閾値レベルのそれぞれを越えるかどうかによって各サンプルが第１の状態か第２の状態のいずれかを有する、比較回路と、
    前記第１および第２のサンプルに基づいて受信データ値を生成する判断回路であって、前記第１のサンプルの状態に応じた最上位ビット、及び、前記第２のサンプルの状態に少なくとも一部が基づいた最下位ビットを有するデータ値を生成する第１のモードで動作可能であるとともに、前記受信データ値となる前記第１のサンプル及び前記第２のサンプルのいずれかを選択する第２のモードでさらに動作可能である、判断回路と、を含むデュアルモード受信回路。
54. 前記入力データ信号が第３の閾値レベルを越えるかどうかによって、前記比較回路が第３のサンプルを生成するように構成された請求項５３記載のデュアルモード受信回路。
55. 前記第１のモードでは前記第２および第３のサンプルの状態に応じて、前記判断回路が前記データ値の最下位ビットを生成するように構成された請求項５４記載のデュアルモード受信回路。
56. 前記第２および第３のサンプルが同一の状態か異なる状態を有するかによって、前記判断回路が前記第１の状態か第２の状態のいずれかの状態で前記データ値の最下位ビットを生成するように構成された請求項５５記載のデュアルモード受信回路。
57. 前記判断回路は、前記第２および第３のサンプルの排他的ＯＲをとることにより前記データ値の最下位ビットを生成する排他的ＯＲ論理回路を含む請求項５６記載のデュアルモード受信回路。
58. 前記比較回路が第１のクロック信号の遷移に応答して前記入力データ信号の前記第１および第２のサンプルを生成するように構成された請求項５３記載のデュアルモード受信回路。
59. モード選択値を格納するコンフィギュレーション制御回路をさらに含み、前記モード選択値に応答して前記第１のモードあるいは前記第２のモードのいずれかで動作する、請求項５３記載のデュアルモード受信回路。
60. 前記入力データ信号の第１および第２の信号レベルを決定するとともに、前記第１および第２の信号レベルに基づいて前記第１および第２の閾値レベルを生成するように構成された閾値生成回路をさらに含む、請求項５３記載のデュアルモード受信回路。
61. 前記デュアルモード回路が前記第１のモードで作動される場合に、前記入力データ信号の前記第１および第２の信号レベルが前記入力データ信号の信号振幅を表し、そして前記閾値生成回路が前記第１の閾値レベルを、前記信号振幅内の実質上中心に置かれた第１の電圧レベルに設定するようにさらに構成された、請求項６０記載のデュアルモード受信回路。
62. 前記閾値生成回路が前記第２の閾値レベルを、前記第１の電圧レベルおよび前記信号振幅の第１のピークレベル間の実質上中心に置かれた第２の電圧レベルに設定するようにさらに構成された、請求項６１記載のデュアルモード受信回路。
63. 前記信号振幅の第１のピークレベルは前記信号振幅の高い方のピークであって、そして前記閾値生成回路が、前記第１の電圧レベルと前記信号振幅の低い方のピークレベル間の実質上中心に置かれた第３の閾値レベルを生成するようにさらに構成された請求項６２記載のデュアルモード受信回路。
64. 前記第２のモードにおいて、前記判断回路は、前記第１および第２のサンプルより前に生成された第３のサンプルが前記第１の状態あるいは前記第２の状態にあるかどうかによって前記第１のサンプルあるいは前記第２のサンプルのいずれかを選択するように動作することができる請求項５３記載のデュアルモード受信回路。
65. 前記判断回路は、前記第１および第２のサンプルを受信するための第１および第２の入力をそれぞれ有する選択回路と、前記第３のサンプルを受信するように接続された選択入力と、を含み、前記選択回路は前記受信データ値として、前記第３のサンプルの状態に応じて前記第１のサンプルあるいは前記第２のサンプルのいずれかを出力するように構成された請求項６４記載のデュアルモード受信回路。
66. 前記選択回路から前記受信データ値を受信するように接続された記憶回路であって、前記受信データ値が、前記比較回路により生成された前記第１および第２のサンプルの後続のインスタンスと関連して前記第３のサンプルを構成する、記憶回路をさらに含む請求項６５記載のデュアルモード受信回路。
67. 前記デュアルモード回路が前記第１のモードで作動される場合は前記第１および第２の閾値を第１の対の電圧レベルで生成し、前記デュアルモード回路が前記第２のモードで作動される場合は前記第１および第２の閾値を第２の対の電圧レベルで生成するように構成された閾値生成回路をさらに含む請求項５３記載のデュアルモード受信回路。
68. 前記第１の対の電圧が前記入力データ信号の信号振幅に応じて生成される請求項６７記載のデュアルモード受信回路。
69. 前記閾値生成回路が、前記入力データ信号の信号振幅を決定するレベルサンプリング回路を含む請求項６８記載のデュアルモード受信回路。
70. 前記レベルサンプリング回路が、第１の符号値に対応する前記入力データ信号の第１の電圧レベルと、第２の符号値に対応する前記入力データ信号の第２の電圧レベルとを決定するように構成され、前記入力データ信号の信号振幅が前記第１および第２の電圧レベルに基づいて決定される請求項６９記載のデュアルモード受信回路。
71. 前記第２の対の電圧が、前記入力データ信号において検出された符号間干渉のレベルに応じて生成される請求項６８記載のデュアルモード受信回路。
72. 入力データ信号の第１および第２のサンプルを生成する工程であって、各サンプルは、前記入力データ信号が第１および第２の閾値レベルのそれぞれを越えるかどうかによって第１の状態か第２の状態のいずれかを有する、工程と、
    モード選択信号が第１の状態にある場合は前記第１および第２のデータ・サンプルに基づいて第１の受信データ値を生成する工程と、
    前記モード選択信号が第２の状態にある場合は前記第１および第２のデータ・サンプルに基づいて、前記第１の受信データ値より多くの構成ビットを含む第２の受信データ値を生成する工程とを含む、集積回路装置内の演算方法。
73. 前記第２の受信データ値が少なくとも２つの構成ビットを含む請求項７２記載の方法。
74. 前記第１の受信データ値が１ビットを含む請求項７３記載の方法。
75. 前記第２の受信データ値を生成する工程は、
    前記第１のサンプルの状態に応じて前記第２の受信データ値の最上位ビットを生成する工程と、
    前記第２のサンプルの状態に少なくとも一部は基づいて前記第２の受信データ値の最下位ビットを生成する工程と、を含む請求項７２記載の方法。
76. 前記入力データ信号が第３の閾値レベルを越えるかどうかによって前記第１の状態か第２の状態のいずれかを有する第３のサンプルを生成する工程をさらに含む請求項７２記載の方法。
77. 前記第２の受信データ値を生成する工程は、
    前記第１のサンプルの状態に応じて前記第２の受信データ値の最上位ビットを生成する工程と、
    前記第２および第３のサンプルの状態に応じて前記第２の受信データ値の最下位ビットを生成する工程と、を含む請求項７６記載の方法。
78. 前記最下位ビットを生成する工程は、前記第２および第３のサンプルが同じ状態かあるいは異なる状態を有するかによって前記第１の状態か第２の状態のいずれかの最下位ビットを生成する工程を含む請求項７７記載の方法。
79. 前記最下位ビットを生成する工程は、前記第２と第３のサンプルとの排他的ＯＲの組合せを生成する工程を含む請求項７７記載の方法。
80. 入力データ信号の第１および第２のサンプルを生成する工程は、第１のサンプル制御信号の遷移に応答して前記入力データ信号をサンプリングする工程を含む請求項７２記載の方法。
81. 前記第１のサンプル制御信号がクロック信号である請求項８０記載の方法。
82. 前記第１の受信データ値を生成する工程は、前記受信データ値となるべき前記第１のサンプルか前記第２のサンプルのいずれかを選択する工程を含む請求項７２記載の方法。
83. 前記受信データ値となるべき前記第１のサンプルか前記第２のサンプルのいずれかを選択する工程は、第３のサンプルが前記第１の状態か第２の状態にあるかによって前記第１のサンプルか前記第２のサンプルのいずれかを選択する工程を含む請求項８２記載の方法。
84. 前記第１および第２のサンプルを生成する工程に先立って前記第３のサンプルを生成する工程をさらに含む請求項８３記載の方法。
85. 前記第１および第２の閾値レベルを生成する工程を含む請求項７２記載の方法。
86. 前記第１および第２の閾値レベルを生成する工程は、前記モード選択信号が前記第１の状態の場合は第１の対の閾値レベルを生成する工程を含み、前記モード選択信号が前記第２の状態である場合は第２の対の閾値レベルを生成する工程を含む請求項８５記載の方法。
87. 前記第１の対の閾値レベルを生成する工程が、前記入力信号の信号振幅に基づいて前記第１の対の閾値レベルを生成する工程を含む請求項８６記載の方法。
88. 前記第２の対の閾値レベルを生成する工程が、前記入力データ信号の符号間干渉のレベルに基づいて前記第２の対の閾値レベルを生成する工程を含む請求項８６記載の方法。
89. 第１のクロック信号に応答して入力データ信号のデータ・サンプルを生成するデータ・サンプリング回路と、
    第２のクロック信号に応答して前記入力データ信号のエッジ・サンプルを生成するエッジ・サンプリング回路と、
    前記エッジ・サンプルおよび前記データ・サンプルを受信するように接続されたクロック・リカバリ回路であって、前記データ・サンプルの少なくとも３つからなる系列が複数個の所定サンプル・パターンのうちの少なくとも１つのサンプル・パターンと一致すると判断すると、前記エッジ・サンプルの１つの状態に応じて前記第２のクロック信号の位相を調整するように構成されたクロック・リカバリ回路と、を含むクロック・データ・リカバリ回路。
90. 前記クロック・リカバリ回路が前記第１および第２のクロック信号を生成するクロック生成回路を含む請求項８９記載のクロック・データ・リカバリ回路。
91. 前記データ・サンプルの少なくとも３つからなる系列が、前記エッジ・サンプルの１つのサンプルより前に生成された２つのデータ・サンプルと、前記エッジ・サンプルの前記１つのサンプルより後に生成された１つのデータ・サンプルとを含む請求項８９記載のクロック・データ・リカバリ回路。
92. 前記データ・サンプルの少なくとも３つからなる系列は、最初と、中央と最後のサンプルを含み、そして（１）前記最初と最後のサンプルが同じ状態を有し、（２）前記最初と最後のサンプルの少なくとも１つが前記中央のサンプルとは異なる状態を有する場合に、前記データ・サンプルの少なくとも３つからなる系列が前記少なくとも１つのサンプル・パターンと一致するように決定される請求項９１記載のクロック・データ・リカバリ回路。
93. 前記エッジ・サンプリング回路は、前記入力データ信号と第１の閾値レベルとを比較するとともに、前記第２のクロック信号に応答して前記エッジ・サンプルの第１のサブセットを生成する第１の比較回路を含み、前記第１のサブセットの各エッジ・サンプルは、前記入力データ信号が前記第１の閾値レベルを越えるかどうかによって第１の状態か第２の状態のいずれかを有する請求項８９記載のクロック・データ・リカバリ回路。
94. 前記第１の閾値レベルが、前記入力データ信号の定常状態がハイとローのレベル間の実質的に中央に置かれた請求項９３記載のクロック・データ・リカバリ回路。
95. 前記エッジ・サンプリング回路は、前記入力データ信号と第２の閾値レベルとを比較するとともに、前記第２のクロック信号に応答して前記エッジ・サンプルの第２のサブセットを生成する第２の比較回路を含み、前記第２のサブセットの各エッジ・サンプルは、前記入力データ信号が前記第２の閾値を越えるかどうかによって前記第１の状態か第２の状態のいずれかを有する請求項９３記載のクロック・データ・リカバリ回路。
96. 前記データ・サンプルの少なくとも３つからなる前記系列が前記複数個の所定サンプル・パターンの第１のサンプル・パターンかあるいは前記所定サンプル・パターンの第２のサンプル・パターンと一致するかどうかによって、前記エッジ・サンプルの１つが前記エッジ・サンプルの前記第１のサブセットまたは前記エッジ・サンプルの前記第２のサブセットのいずれかから選択される請求項９５記載のクロック・データ・リカバリ回路。
97. 前記エッジ・サンプリング回路は、前記入力データ信号と第３の閾値レベルとを比較するとともに、前記第２のクロック信号に応答して前記エッジ・サンプルの第３のサブセットを生成する第３の比較回路をさらに含み、前記第３のサブセットの各エッジ・サンプルは、前記入力データ信号が前記第３の閾値を越えるかどうかによって前記第１の状態か第２の状態のいずれかを有する請求項９５記載のクロック・データ・リカバリ回路。
98. 前記データ・サンプルの少なくとも３つからなる前記系列が前記複数個の所定サンプル・パターンの第１のサンプル・パターンか、第２のサンプル・パターンか、あるいは第３のサンプル・パターンと一致するかどうかによって、前記エッジ・サンプルの１つが前記エッジ・サンプルの前記第１、第２、あるいは第３のサブセットのいずれかから選択される請求項９７記載のクロック・データ・リカバリ回路。
99. 前記第１の閾値レベルが前記第２および第３の閾値レベル間の実質的に中央に置かれた請求項９８記載のクロック・データ・リカバリ回路。
100. 前記第１のサンプル・パターンが前記データ・サンプルの少なくとも３つのうち２つの連続するデータ状態遷移を含む請求項９８記載のクロック・データ・リカバリ回路。
101. 前記第２のサンプル・パターンが２つの同じ状態のデータ・サンプルと、それに続いて前記同じ状態のデータ・サンプルとは異なる状態を有するデータ・サンプルと、を含む請求項９８記載のクロック・データ・リカバリ回路。
102. 前記２つの同じ状態のデータ・サンプルが論理「０」値である請求項１０１記載のクロック・データ・リカバリ回路。
103. 前記第３のサンプル・パターンが２つの論理「１」データ・サンプルに続いて論理「０」データ・サンプルを含む請求項１０２記載のクロック・データ・リカバリ回路。
104. 前記第２のクロック信号の遷移が実質的に前記入力データ信号における遷移と位相整合された請求項８９記載のクロック・データ・リカバリ回路。
105. 前記第１のクロック信号の遷移が実質的に前記入力データ信号のデータ有効期間内の中央に置かれた請求項１０４記載のクロック・データ・リカバリ回路。
106. 前記入力データ信号内の遷移期間に対応する時間に入力データ信号をサンプリングし、サンプリングされた時に前記入力データ信号が選択された閾値レベルより上にあるか、あるいは下にあるかによって第１の状態か第２の状態のいずれかを有するサンプル値を生成するように構成された第１のサンプリング回路と、
     前記選択された閾値レベルを前記第１のサンプリング回路内に設定し、モード選択信号が第１の状態の場合は前記選択された閾値レベルを第１の閾値レベルに設定し、前記モード選択信号が第２の状態の場合は前記選択された閾値を第２の閾値レベルに設定する閾値生成回路と、を含む集積回路装置。
107. 前記モード選択信号の前記第１の状態が前記集積回路装置内の２進信号受信モードに対応し、前記モード選択信号の前記第２の状態が前記集積回路装置内の多値信号受信モードに対応する請求項１０６記載の集積回路装置。
108. 前記入力データ信号内の遷移期間に対応する時点に遷移する第１のクロック信号を生成するクロック・リカバリ回路をさらに含む請求項１０６記載の集積回路装置。
109. 前記クロック・リカバリ回路が前記第１のサンプリング回路により生成されたサンプル値を受信するように接続されるとともに、前記サンプル値の状態に少なくとも一部は基づいて前記第１のクロック信号の位相を進めるか、あるいは遅らせるように構成された請求項１０８記載の集積回路装置。
110. 第１の時刻にデータ信号の第１のサンプルを捕獲し、第２の時刻に前記データ信号の第２のサンプルを捕獲するデータ・サンプリング回路であって、前記第１および第２のサンプルのそれぞれが前記データ信号の少なくとも３つの可能な信号レベルのそれぞれに対応する、データ・サンプリング回路と、
     前記第１の時刻と第２の時刻の中間の時刻に前記データ信号の第３のサンプルを捕獲するエッジ・サンプリング回路と、
     前記データ・サンプリング回路から前記第１および第２のサンプルを受信し、前記エッジ・サンプリング回路から前記第３のサンプルを受信するように接続されたクロック・リカバリ回路であって、前記第１のサンプルおよび第２のサンプルが、前記少なくとも３つの可能な信号レベル間の可能な遷移の所定サブセットの１つである、前記データ信号における遷移を示す場合に、前記第３のサンプルに応じて第１のクロック信号の位相を調整するように構成されたクロック・リカバリ回路と、を含むクロック・データ・リカバリ回路。
111. 前記第１および第２のサンプルのそれぞれが少なくとも２つの２進ビットを含むとともに、少なくとも４つの可能な信号レベルのそれぞれに対応する請求項１１０記載のクロック・データ・リカバリ回路。
112. 前記データ・サンプリング回路が、
     前記データ信号を第１の閾値レベルと比較するとともに、前記データ信号が前記第１の閾値レベルを越えるかどうかによって第１の状態か第２の状態のいずれかの少なくとも２つの２進ビットの第１のビットを生成する第１の比較回路と、
     前記データ信号を第２の閾値レベルと比較するとともに、前記データ信号が前記第２の閾値レベルを越えるかどうかによって前記第１の状態か第２の状態のいずれかの少なくとも２つの２進ビットの第２のビットを生成する第２の比較回路と、を含む請求項１１１記載のクロック・データ・リカバリ回路。
113. 前記データ信号中に存在する符号間干渉のレベルを決定するとともに前記符号間干渉のレベルに応じて前記第１および第２の閾値レベルを生成する閾値生成回路をさらに含む請求項１１２記載のクロック・データ・リカバリ回路。
114. 前記少なくとも２つの２進ビットが最上位ビットと最下位ビットとを含む請求項１１１記載のクロック・データ・リカバリ回路。
115. 前記データ・サンプリング回路が、
     前記データ信号と第１の閾値レベルとを比較するとともに、前記データ信号が第１の閾値レベルを越えるかどうかによって第１の状態か第２の状態のいずれかの最上位ビットを生成する第１の比較回路と、
     前記データ信号と第２の閾値レベルとを比較して、第１の中間結果を生成する第２の比較回路と、
     前記データ信号と第３の閾値レベルとを比較して、第２の中間結果を生成する第３の比較回路と、
     前記第２および第３の比較回路に接続されるとともに、前記第１および第２の中間結果に応じて前記第１の状態か第２の状態のいずれかの最下位ビットを生成するように構成された論理回路と、を含む請求項１１４記載のクロック・データ・リカバリ回路。
116. 前記論理回路は、前記第１の中間結果が前記第２の中間結果と一致する場合は前記第１の状態において、前記第１の中間結果が前記第２の中間結果と一致しない場合は前記第２の状態において、最下位ビットを生成するように構成された請求項１１５記載のクロック・データ・リカバリ回路。
117. 前記論理回路が排他的ＯＲゲートである請求項１１５記載のクロック・データ・リカバリ回路。
118. 前記第１の閾値レベルが前記第２および第３の閾値レベル間の実質的に中央に置かれた請求項１１５記載のクロック・データ・リカバリ回路。
119. 第１の時刻に前記データ信号の第１のサンプルを生成し、第２の時刻に前記データ信号の第２のサンプルを生成する工程であって、前記第１および第２のサンプルのそれぞれが前記データ信号の少なくとも３つの可能な信号レベルのそれぞれに対応する、工程と、
     前記第１の時刻と第２の時刻の中間の時刻に前記データ信号の第３のサンプルを生成する工程と、
     前記第１のサンプルおよび第２のサンプルが少なくとも３つの可能な信号レベル間の可能な遷移の所定サブセットのうちの１つである、前記データ信号における遷移を示す場合、前記第３のサンプルに応じて第１のクロック信号の位相を調整する工程と、を含むデータ信号からクロック信号を回復する方法。
120. 前記データ信号の前記第１および第２のサンプルのそれぞれが少なくとも２つの２進ビットを含むとともに、少なくとも４つの可能な信号レベルのそれぞれに対応する請求項１１９記載の方法。
121. 前記第１のサンプル値を生成する工程が、前記データ信号と第１の閾値レベルとを比較して前記２進ビットの第１のビットを生成する工程と、前記データ信号と第２の閾値レベルとを比較して前記２進ビットの第２のビットを生成する工程と、を含む請求項１２０記載の方法。
122. 前記データ信号内に存在する符号間干渉のレベルに応じて前記第１および第２の閾値レベルを生成する工程をさらに含む請求項１２１記載の方法。
123. 前記少なくとも２つの２進ビットが最上位ビットおよび最下位ビットを含む請求項１２０記載の方法。
124. 前記第１のサンプル値を生成する工程が、
     前記データ信号と第１の閾値レベルとを比較し前記最上位ビットの状態を決定する工程と、
     前記第２および第３の閾値レベルにより前記データ信号を決定し、前記最下位ビットの状態を決定する工程と、を含む請求項１２３記載の方法。
125. 前記第１の閾値レベルが前記第２および第３の閾値レベル間の実質的に中央に置かれた請求項１２４記載の方法。
126. 前記第１および第２のサンプルが、前記少なくとも３つの可能な信号レベル間の可能な遷移の所定サブセットの１つである、前記データ信号における遷移を示すかどうかを決定する工程をさらに含む請求項１１９記載の方法。
127. 前記少なくとも３つの可能な信号レベル間の可能な遷移のうちの前記所定サブセットが、理想的には前記第１および第２の時刻間の実質的に中央に置かれた時刻に第１の閾値レベルを横切る遷移を含む請求項１２６記載の方法。
128. 前記少なくとも３つの可能な信号レベル間の可能な遷移のうちの前記所定サブセットが、理想的には前記第１と第２の時刻間の実質的に中央に置かれた時刻に第２の閾値レベルを横切る遷移を含む請求項１２７記載の方法。
129. 前記少なくとも３つの可能な信号レベル間の可能な遷移のうちの前記所定サブセットが、理想的には前記第１と第２の時刻間の実質的に中央に置かれた時刻に第３の閾値レベルを横切る遷移を含む請求項１２８記載の方法。
130. 前記第１の閾値レベルが前記第２および第３の閾値レベル間の実質的に中央に置かれた請求項１２９記載の方法。
131. 前記第１のデータ・サンプルが第１および第２の２進ビットを含み、そして前記第１のデータ・サンプルを生成する工程が、前記データ信号と前記第１の閾値レベルとを比較して前記第１の２進ビットを生成する工程と、前記データ信号を前記第２の閾値レベルおよび前記第３の閾値レベルと比較して前記第２の２進ビットを生成する工程と、を含む請求項１３０記載の方法。
132. 前記少なくとも３つの可能な信号レベル間の可能な遷移の所定サブセットがコンフィギュレーション値によって示される請求項１１９記載の方法。
133. コンフィギュレーション回路内に前記コンフィギュレーション値を格納する工程をさらに含む請求項１３２記載の方法。
134. 前記第１の時刻に前記データ信号の前記第１のサンプルを生成する工程が、第２のクロック信号の第１の遷移に応答して前記データ信号の前記第１のサンプルを生成する工程を含む請求項１１９記載の方法。
135. 前記第２の時刻に前記データ信号の前記第２のサンプルを生成する工程が、前記第２のクロック信号の第２の遷移に応答して前記データ信号の前記第２のサンプルを生成する工程を含む請求項１３４記載の方法。
136. 前記第２のクロック信号の前記第１の遷移は立ち上がりエッジの遷移であり、前記第２のクロック信号の前記第２の遷移は立下り遷移である請求項１３５記載の方法。
137. 前記第２の時刻に前記データ信号の前記第２のサンプルを生成する工程が、前記第２のクロック信号に対して前記第２のクロック信号の周期の一部だけ位相シフトされた第３のクロック信号の遷移に応答して前記データ信号の前記第２のサンプルを生成する工程を含む請求項１３４記載の方法。
138. 前記第２の時刻に前記データ信号の前記第２のサンプルを生成する工程が、前記第２のクロック信号の補数である第３のクロック信号における遷移に応答して前記データ信号の前記第２のサンプルを生成する工程を含む請求項１３４記載の方法。
139. 前記中間の時刻に前記第３のサンプルを生成する工程は、第１のクロック信号の遷移に応答して前記第３のサンプルを生成する工程であって前記第１のクロック周期が前記第２のクロック信号の周期の一部だけ前記第２のクロック周期から位相オフセットされた工程を含む請求項１３４記載の方法。
140. 前記第１のクロック信号の位相を調整する工程は、前記第３のサンプルが第１の状態にあるか第２の状態にあるかによって前記第１のクロック信号の位相を進めるか遅らせる工程を含む請求項１３９記載の方法。
141. 前記第１のクロック信号の位相を調整する工程は、前記第３のクロック信号内の遷移が前記データ信号内の遷移を遅らせるか進めるかを前記第３のサンプルが示すかどうかによって前記第１のクロック信号の位相を進めるか遅らせる工程を含む請求項１３９記載の方法。
142. 連続送信期間中に、電気信号導体上にデータ信号を形成するデータ値系列を前記電気信号導体上に出力する工程と、
     データ受信期間の各シーケンス中に、前記電気信号導体の信号レベルが第１の閾値レベルを越えるかどうかによって第１の状態か第２の状態のいずれかを有する第１のデータ・サンプルと、前記信号レベルが第２の閾値レベルを越えるかどうかによって第１の状態か第２の状態のいずれかを有する第２のデータ・サンプルとを、生成する工程と、
     前記データ受信期間の第１番目より後の各データ受信期間に、前の受信期間に選択された少なくとも１つの受信データ値の状態に応じて、受信データ値となる前記第１のデータ・サンプル及び第２のデータ・サンプルのいずれかを選択する工程と、を含む信号システム内の演算方法。
143. 前記受信データ値となるべき前記第１のデータ・サンプルか前記第２のデータ・サンプルのいずれかを選択する工程が、前記受信期間の直前の１期間に選択された受信データ値の状態に応じて、前記受信データ値となるべき前記第１のデータ・サンプルか第２のデータ・サンプルのいずれかを選択する工程を含む請求項１４２記載の方法。
144. 前記少なくとも１つの受信データ値の状態に応じて、前記受信データ値となるべき前記第１のデータ・サンプル及び第２のデータ・サンプルのいずれかを選択する工程が、前記データ受信期間の１つの期間に、前記受信期間の１つの期間に先行するＮ個（Ｎは１以上の整数）のそれぞれの受信期間に選択されたＮ個の受信データ値の状態に応じて、前記受信データ値となるべき前記第１のデータ・サンプル及び第２のデータ・サンプルのいずれかを選択する工程を含む、請求項１４２記載の方法。
145. 前記データ値系列を出力する工程が、前記送信期間の１期間に先立つＮより多い送信期間にわたって送信されたデータ値から生じる符号間干渉を減少するように、前記送信期間の各１期間中に前記電気信号導体上へ等化信号を出力する工程を含む請求項１４４記載の方法。
146. 等化信号を電気信号導体上へ出力する工程が、前記送信期間の１期間に先立つＮより多い送信期間にわたって送信されたデータ値の少なくとも１つに応じて等化信号を生成する工程を含む請求項１４４記載の方法。
147. 前記等化信号を生成する工程が、前記出力ドライバの信号駆動力を制御する重み値に従って出力ドライバにおける前記等化信号を生成する工程をさらに含む請求項１４６記載の方法。
148. 第１および第２の抵抗素子を介してそれぞれ基準電圧に接続された第１および第２の出力線と、
     前記第１および第２の出力線に接続されるとともに、入力信号および相補入力信号のそれぞれの信号レベルに従い前記第１および第２の抵抗素子を介して第１および第２の電流を引き出すように構成された第１の差動アンプと、
     前記第１および第２の出力線に接続されるとともに、入力信号および相補入力信号のそれぞれの信号レベルに従い前記第１および第２の抵抗素子を介して第３および第４の電流を引き出すように構成された第２の差動アンプと、
     前記第１および第２の出力線に接続されるとともに、前記第１、第２、第３、第４の電流により前記第１および第２の出力線に生成されたそれぞれの電圧レベルに応じて第１の状態か第２の状態のいずれかを有するサンプルデータ値を格納するように構成されたサンプリング回路と、を含む信号受信回路。
149. 前記第１の差動アンプは、前記入力信号および相補入力信号を受信するように接続されたそれぞれのコントロール端子を有する第１および第２のトランジスタを含む請求項１４８記載の信号受信回路。
150. 前記第１および第２のトランジスタが、前記第１および第２の出力線に接続されたそれぞれの出力端子と、相互に接続されたそれぞれの基準端子と、を有する請求項１４９記載の信号受信回路。
151. 前記第１および第２のトランジスタの前記基準端子に接続された第１の電流源を含む請求項１５０記載の信号受信回路。
152. 前記第１の出力線上に生成された前記電圧レベルが、前記第１の電流および第３の電流に起因する前記第１の抵抗素子の両端の電圧降下により確立され、前記第２の出力線上に生成された電圧レベルが、前記第２の電流および第４の電流に起因する前記第２の抵抗素子の両端の電圧降下により確立される請求項１４８記載の信号受信回路。
153. 前記第１の差動アンプは、前記入力信号の信号レベルに応じて前記第１の電流を引き出す第１のトランジスタと、前記相補入力信号の信号レベルに応じて前記第２の電流を引き出す第２のトランジスタとを含み、前記入力信号と相補入力信号の信号レベルが等しい場合に前記第１の電流が前記第２の電流より大きくなるように前記第１のトランジスタの利得が前記第２のトランジスタの利得より大きい、請求項１４８記載の信号受信回路。
154. より大きな利得を実現するように前記第１のトランジスタの幅が前記第２のトランジスタより広い請求項１５３記載の信号受信回路。
155. 前記第２の差動アンプは、前記入力信号の信号レベルに応じて前記第３の電流を引き出す第３のトランジスタと、前記相補入力信号の信号レベルに応じて前記第４の電流を引き出す第４のトランジスタとを含み、そして前記入力信号と相補入力信号の信号レベルが等しい場合に前記第４の電流が前記第３の電流より大きくなるように、前記第４のトランジスタの利得が前記第３のトランジスタの利得より大きい、請求項１５３記載の信号受信回路。
156. 前記第４のトランジスタの利得が前記第１のトランジスタの利得と実質的に同じであり、前記第２のトランジスタの利得が前記第３のトランジスタの利得と実質的に同じである請求項１５５記載の信号受信回路。
157. 前記第１の差動アンプに接続された第１の調整可能な電流源と、前記第２の差動アンプに接続された第２の調整可能な電流源とを含む請求項１４８記載の信号受信回路。
158. 前記第１の調整可能な電流源は第１の制御値に従って第１のバイアス電流を引き出すように構成され、前記第１の差動アンプによって引き出された前記第１および第２の電流の和が前記第１のバイアス電流と実質的に等しい請求項１５７記載の信号受信回路。
159. 前記第２の調整可能な電流源は第２の制御値に従って第２のバイアス電流を引き出すように構成され、前記第２の差動アンプによって引き出された前記第３および第４の電流の和が前記第２のバイアス電流と実質的に等しい請求項１５８記載の信号受信回路。
160. 前記第１の調整可能な電流源は前記第１の差動アンプと基準電圧間に並列に接続された複数個のバイアス・トランジスタを含み、前記バイアス・トランジスタのそれぞれが、制御値のそれぞれのビットを受信するように接続されたコントロール端子を有する請求項１５７記載の信号受信回路。
161. 前記制御値のそれぞれのビットが第１の状態である場合にはそれぞれのバイアス電流を導通させ、前記制御値のそれぞれのビットが第２の状態である場合には実質的に非導通状態へ切り替えるように、前記バイアス・トランジスタのそれぞれが構成された請求項１６０記載の信号受信回路。
162. 前記バイアス・トランジスタの少なくとも１つが前記バイアス・トランジスタの他方のものとは異なる利得を有する請求項１６０記載の信号受信回路。
163. 前記第１および第２の抵抗素子の少なくとも１つがトランジスタを含む請求項１４８記載の信号受信回路。
164. 入力信号および相補入力信号の信号レベルに従って第１の差動アンプ内に第１および第２の電流をそれぞれ生成する工程であって、前記第１の電流が供給電圧と第１の出力線間に接続された第１の抵抗素子を流れ、前記第２の電流が供給電圧と第２の出力線間に接続された第２の抵抗素子を流れる、工程と、
     前記入力信号および相補入力信号の信号レベルに従って第２の差動アンプ内に第３および第４の電流をそれぞれ生成する工程であって、前記第３の電流が前記第１の抵抗素子を流れ、前記第４の電流が前記第２の抵抗素子を流れる、工程と、
     前記第１、第２、第３、第４の電流により前記第１および第２の出力線に生成されたそれぞれの電圧レベルに応じて第１の状態か第２の状態のいずれかを有するサンプルデータ値を格納する工程と、を含む集積回路装置内の演算方法。
165. 前記第１および第２の出力線上に生成された前記それぞれの電圧レベルが、前記第１の抵抗素子の両端の電圧降下により前記第１の出力線上に生成された第１の電圧レベルを含む請求項１６４記載の方法。
166. 前記第１の抵抗素子の両端の前記電圧降下が、前記第１の抵抗素子を流れる前記第１および第２の電流により生成された請求項１６５記載の方法。
167. 前記第１の差動アンプ内に前記第１および第２の電流を生成する工程は、前記入力信号および相補信号が等しい場合に前記第１の電流および第２の電流に対して、等しくない電流レベルを生成する工程を含む請求項１６４記載の方法。
168. 前記第２の差動アンプ内に前記第３および第４の電流を生成する工程は、前記入力信号および相補信号が等しい場合に前記第３の電流および第４の電流に対して、等しくない電流レベルを生成する工程を含む請求項１６７記載の方法。
169. 前記入力信号と相補信号が等しい場合は前記第１の電流および第４の電流が実質的に等しく、前記入力信号と相補信号が等しい場合は前記第２の電流および第３の電流が実質的に等しい、請求項１６８記載の方法。
170. 前記入力信号と相補信号が等しい場合、前記第１の電流が前記第２の電流より大きい、請求項１６９記載の方法。
171. 第１の制御値に応答して第１のバイアス電流を生成する工程と、第２の制御値に応答して第２のバイアス電流を生成する工程とをさらに含み、前記第１および第２の電流の合計が前記第１のバイアス電流により決定される全電流となり、前記第３および第４の電流の合計が前記第２のバイアス電流によって決定される全電流となる、請求項１６４記載の方法。
172. 入力データ信号の第１のサンプル、第２のサンプル、第３のサンプルを生成するように構成された比較回路であって、前記第１のサンプルは、前記入力データ信号が第１の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかを有し、前記第２のサンプルは、前記入力データ信号が第２の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかを有し、前記第３のサンプルは、前記入力データ信号が第３の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかを有する、比較回路と、
     前記第１のサンプルの状態に少なくとも一部は基づいて最上位ビットを有し、前記第２のサンプルおよび第３のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する受信データ値を供給する第１のモードで動作するように構成されるとともに、前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する第２のモードで動作するように構成された判断回路と、を含む多重モード受信回路。
173. 前記判断回路が、二者択一で前記第１のサンプルの状態に少なくとも一部は基づいて受信データ値を供給する前記第１のモードで動作するように構成された請求項１７２記載の多重モード受信回路。
174. 前記第２のサンプルおよび第３のサンプルが同じ状態か異なる状態を有するかによって、前記判断回路が第１の状態あるいは第２の状態かいずれかの状態の前記受信データ値の最下位ビットを供給するように構成された請求項１７３記載の多重モード受信回路。
175. 前記判断回路が、前記第２のサンプルおよび第３のサンプルの排他的ＯＲをとることにより前記受信データ値の最下位ビットを供給する排他的ＯＲ論理回路を含む請求項１７４記載の多重モード受信回路。
176. 前記第１の閾値レベル、前記第２の閾値レベル、前記第３の閾値レベルを生成するように構成された閾値生成回路をさらに含む請求項１７３記載の多重モード受信回路。
177. 前記閾値生成回路は、前記入力データ信号の第１および第２の信号レベルを決定するとともに、前記第１および第２の信号レベルに少なくとも一部は基づいて前記第１の閾値レベル、前記第２の閾値レベル、前記第３の閾値レベルを生成する前記第１のモードで動作するように構成された請求項１７６記載の多重モード受信回路。
178. 前記入力データ信号の前記第１および第２の信号レベルが前記入力データ信号の信号振幅を表わし、前記閾値生成回路が前記第１の閾値レベルを前記信号振幅内の実質的に中心に置かれた第１の電圧レベルに確立する前記第１のモードで動作するようにさらに構成された、請求項１７７記載の多重モード受信回路。
179. 前記判断回路が、以前に受信されたデータ値に少なくとも一部は基づいて前記第２のサンプルと第３のサンプルの１つを選択することにより前記受信データ値を供給する前記第２のモードで動作するように構成された請求項１７２記載の多重モード受信回路。
180. 前記入力データ信号において検出された符号間干渉のレベルに少なくとも一部は基づいて前記第２の閾値レベルを第２の電圧レベルに確立する前記第２のモードで動作するように構成された閾値生成回路を含む請求項１７９記載の多重モード受信回路。
181. 前記閾値生成回路が、前記入力データ信号で検出された符号間干渉のレベルに少なくとも一部は基づいて前記第３の閾値レベルを第３の電圧レベルに設定する第２のモードで動作するようにさらに構成された請求項１８０記載の多重モード受信回路。
182. 前記比較回路は、第１のクロック信号の遷移に応答して前記入力データ信号の前記第１のサンプル、第２のサンプル、第３のサンプルを供給するように構成された請求項１７２記載の多重モード受信回路。
183. モード選択値を格納し、前記モード選択値に応答して前記第１のモードあるいは前記第２のモードのいずれかで動作するコンフィギュレーション制御回路をさらに含む請求項１７２記載の多重モード受信回路。
184. 第１のモードにおいて、入力データ信号の第１のサンプル、第２のサンプル、第３のサンプルを生成する工程と、前記第１のサンプルの状態に少なくとも一部は基づいて最上位ビットを有し、前記第２のサンプルおよび前記第３のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する受信データ値を供給する工程とを含み、
     第２のモードにおいて、以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する工程を含む、受信回路における演算の多重モード方法であって、
     前記第１のサンプルの状態は前記入力データ信号が第１の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかであり、前記第２のサンプルの状態は前記入力データ信号が第２の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかであり、前記第３のサンプルの状態は前記入力データ信号が第３の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかである、方法。
185. 前記第１のモードにおいて、前記第１のサンプルの状態に少なくとも一部は基づいて受信データ値を二者択一的に供給する工程をさらに含む請求項１８４記載の多重モード方法。
186. 以前に受信したデータ値に少なくとも一部は基づいて受信データ値を供給する工程が、以前に受信したデータ値に少なくとも一部は基づいて前記第２のサンプルおよび第３のサンプルの１つから受信データ値を選択する工程を含む請求項１８４記載の多重モード方法。
187. 入力データ信号が第１の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかを有する第１のサンプルを供給するように構成された比較回路と、
     前記第１のサンプルの状態に少なくとも一部は基づいて受信データ値を供給する第１のモードで動作するように構成されるとともに、以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する第２のモードで動作するように構成された判断回路と、を含む多重モード受信回路。
188. 前記比較回路は前記第１のサンプルを供給する前記第１のモードで動作するように構成されるとともに、第２のサンプルおよび第３のサンプルを供給する前記第２のモードで動作するように構成され、前記第２のサンプルは、前記入力データ信号が第２の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかを有し、また前記第３のサンプルは、前記入力データ信号が第３の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかを有し、前記判断回路は、前記第２および第３のサンプルの１つを選択することにより前記受信データ値を供給する第２のモードで動作するように構成された、請求項１８７記載の多重モード受信回路。
189. 第１のサンプリング回路は前記第１の閾値を使用することにより前記第１のサンプルを生成し、前記第３の閾値を使用することにより前記第３のサンプルを生成し、第２のサンプリング回路は前記第２の閾値を使用することにより前記第２のサンプルを生成する請求項１８８記載の多重モード受信回路。
190. 前記判断回路が、前記第１のサンプルの状態に少なくとも一部は基づいて最上位ビットを有し、前記第２のサンプルおよび第３のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する受信データ値を供給する前記第１のモードで二者択一的に動作するように構成された請求項１８８記載の多重モード受信回路。
191. 前記判断回路は、前記第２のサンプルおよび第３のサンプルが同じ状態か異なる状態を有するかによって第１の状態か第２の状態のいずれかの前記受信データ値の最下位ビットを供給するように構成された請求項１９０記載の多重モード受信回路。
192. 前記判断回路が、前記第２のサンプルと第３のサンプルの排他的ＯＲをとることにより前記受信データ値の最下位ビットを供給する排他的ＯＲ論理回路を含む請求項１９１記載の多重モード受信回路。
193. 前記第１の閾値レベル、前記第２の閾値レベル、前記第３の閾値レベルを生成するように構成された閾値生成回路をさらに含む請求項１９０記載の多重モード受信回路。
194. 前記閾値生成回路は、前記入力データ信号の第１および第２の信号レベルを決定するとともに前記第１および第２の信号レベルに少なくとも一部は基づいて前記第１の閾値レベル、前記第２の閾値レベル、前記第３の閾値レベルを生成する前記第１のモードで動作するように構成された請求項１９３記載の多重モード受信回路。
195. 前記入力データ信号の前記第１および第２の信号レベルが前記入力データ信号の信号振幅を表わし、前記閾値生成回路が、前記第１の閾値レベルを前記信号振幅内の実質的に中心に置かれた第１の電圧レベルに確立する前記第１のモードで動作するようにさらに構成された、請求項１９４記載の多重モード受信回路。
196. 前記判断回路は、以前に受信されたデータ値に少なくとも一部は基づいて前記第１のサンプルおよび第２のサンプルの１つを選択することにより前記受信データ値を供給する前記第２のモードで動作するように構成された請求項１８７記載の多重モード受信回路。
197. 前記入力データ信号で検出された符号間干渉のレベルに少なくとも一部は基づいて前記第２の閾値レベルを第２の電圧レベルに確立する前記第２のモードで動作するように構成された閾値生成回路をさらに含む請求項１９６記載の多重モード受信回路。
198. 前記閾値生成回路が、前記入力データ信号で検出された符号間干渉のレベルに少なくとも一部は基づいて前記第３の閾値レベルを第３の電圧レベルに確立する前記第２のモードで動作するように構成された請求項１９７記載の多重モード受信回路。
199. 前記比較回路が、第１のクロック信号の遷移に応答して前記入力データ信号の前記第１のサンプル、前記第２のサンプル、前記第３のサンプルを生成するように構成された請求項１８７記載の多重モード受信回路。
200. モード選択値を格納するコンフィギュレーション制御回路をさらに含み、前記モード選択値に応答して前記第１のモードあるいは前記第２のモードのいずれかで動作する請求項１８７記載の多重モード受信回路。
201. 第１のモードにおいて、入力データ信号の第１のサンプル、第２のサンプル、第３のサンプルを生成する工程と、前記第１のサンプルの状態に少なくとも一部は基づいて受信データ値を供給する工程とを含み、
     第２のモードにおいて、以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する工程を含む受信回路における演算の多重モード方法であって、
     前記第１のサンプルの状態は、前記入力データ信号が第１の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかであり、前記第２のサンプルの状態は、前記入力データ信号が第２の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかであり、前記第３のサンプルの状態は、前記入力データ信号が第３の閾値レベルを越えるかどうかに少なくとも一部は基づいて第１の状態か第２の状態のいずれかである、方法。
202. 前記第１のモードにおいて、前記第１のサンプルの状態に少なくとも一部は基づいて最上位ビットを有し、前記第２のサンプルおよび第３のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する受信データ値を二者択一的に生成する工程をさらに含む請求項２０１記載の多重モード方法。
203. 以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を生成する工程が、以前に受信したデータ値に少なくとも一部は基づいて前記第２のサンプルおよび第３のサンプルの１つからの受信データ値を生成する工程を含む請求項２０１記載の多重モード方法。