KR100965767B1 - 클럭 복원 회로를 구비하는 결정 피드백 등화기 및 클럭 복원 방법 - Google Patents

클럭 복원 회로를 구비하는 결정 피드백 등화기 및 클럭 복원 방법 Download PDF

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Abstract

본 발명의 실시예는 결정피드백등화기(DFE)에서 피드백 데이터의 지연에 의해 복원 클럭의 지터가 증가하고, 결정 데이터의 전압 마진이 감소함을 개선하기 위한 것이다. 이를 위한 본 발명의 실시예에 따르면, DFE는, 수신 데이터와 피드백 데이터를 결합하고 결합된 데이터를 등화 데이터로서 출력하는 결합기와, 상기 등화 데이터를 입력하여 복원 데이터를 결정하는 결정회로와, 상기 복원 데이터를 상기 피드백 데이터로서 상기 결합기로 제공하는 피드백 루프와, 상기 등화 데이터중 상기 피드백 루프를 통한 지연 데이터 성분을 제거하고, 상기 지연 데이터 성분을 제외한 나머지 등화 데이터를 기준으로 클럭을 복원하고, 상기 복원된 클럭을 상기 결정회로의 결정 동작을 위해 제공하는 클럭 복원 회로를 포함한다.
DFE, 피드백 지연, 클럭 복원, 에지 검출, 에지 제거

Description

클럭 복원 회로를 구비하는 결정 피드백 등화기 및 클럭 복원 방법 {DECISION FEEDBACK EQUALIZER HAVING A CLOCK RECOVERY CIRCUIT AND METHOD THEREOF}
본 발명의 실시예는 고속 직렬 통신 시스템의 결정 피드백 등화기에 관한 것으로, 특히 상기 결정 피드백 등화기에서의 클럭 복원에 관한 것이다.
통상적으로 결정 피드백 등화기(decision feedback equalizer; 이하 'DFE'라 칭함)는 고속 직렬 인터페이스에서 고주파 채널 손실에 의한 심볼간간섭(inter-symbol interference: 이하 'ISI'라 칭함)을 제거하는 역할을 한다. 상기 DFE는 현재 수신된 데이터에서 이전에 수신된 후 피드백되는 데이터에 의해 생긴 간섭 성분을 제거하고 그 결과로서 등화 데이터를 출력하고, 이 등화 데이터로부터 수신된 데이터의 값을 결정한다. 이러한 DFE는 칩간의 고속 직렬 인터페이스 뿐만 아니라 저장 매체로/로부터 입력/출력되는 데이터에 생기는 ISI를 제거하는 데도 사용된다.
한편, 상기 DFE에서 피드백 데이터는 미리 결정된 시간 내에 피드백될 필요 가 있다. 왜냐하면 이전에 수신된 데이터가 상기 단위 시간을 벗어나서 피드백되면 현재 수신된 데이터와 피드백 데이터 사이의 에지가 불일치함으로 인해 등화 데이터에는 또 다른 ISI가 발생하기 때문이다. 이렇게 ISI가 발생한 등화 데이터는 피드백 루프에서 사용될 클럭을 복원하는 회로에 입력되었을 때 점점 뒤로 밀리는 클럭이 복원된다. 즉, 복원 클럭의 지터가 증가하게 된다. 또한, 상기 점점 뒤로 밀리는 클럭에 응답하여 피드백 데이터의 지연이 증가하게 되고, 결과적으로 결정 데이터의 전압 마진(voltage margin)이 감소하게 된다.
따라서, 상기 DFE에서 피드백 데이터의 지연에 의해 복원 클럭의 지터가 증가함을 방지하고, 결정 데이터의 전압 마진이 감소함을 개선시킬 필요가 있다.
본 발명의 실시예는 피드백 데이터의 지연에 의해 복원 클럭의 지터가 증가함을 방지하는 DFE 및 클럭 복원 방법을 제안한다.
본 발명의 실시예는 피드백 데이터의 지연에 의해 결정 데이터의 전압 마진이 감소함을 개선하는 DFE 및 클럭 복원 방법을 제안한다.
본 발명의 실시예의 일 측면에 따르면, 고속 직렬 통신 시스템에 사용하기 위한 DFE는, 수신 데이터와 피드백 데이터를 결합하고 결합된 데이터를 등화 데이 터로서 출력하는 결합기와, 상기 등화 데이터를 입력하여 복원 데이터를 결정하는 결정회로와, 상기 복원 데이터를 상기 피드백 데이터로서 상기 결합기로 제공하는 피드백 루프와, 상기 등화 데이터의 에지들 각각에서 미리 정해진 크기의 윈도우 이전에 에지가 존재하는지를 검출하고, 검출되지 않는 에지들만을 기준으로 클럭을 복원하고, 상기 복원된 클럭을 상기 결정회로의 결정 동작을 위해 제공하는 클럭 복원 회로를 포함한다.
본 발명의 실시예의 다른 측면에 따르면, 고속 직렬 통신 시스템에 사용하기 위한 DFE는, 수신 데이터와 피드백 데이터를 결합하고 결합된 데이터를 등화 데이터로서 출력하는 결합기와, 상기 등화 데이터를 입력하여 복원 데이터를 결정하는 결정회로와, 상기 복원 데이터를 상기 피드백 데이터로서 상기 결합기로 제공하는 피드백 루프와, 상기 등화 데이터중 상기 수신 데이터 성분의 에지들 각각에서 미리 정해진 크기의 윈도우 내에 상기 피드백 데이터 성분의 에지가 존재하는지를 검출하고, 상기 수신 데이터 성분의 에지들과 상기 검출된 에지들을 제외한 상기 피드백 데이터 성분의 나머지 에지들을 기준으로 클럭을 복원하고, 상기 복원된 클럭을 상기 결정회로의 결정 동작을 위해 제공하는 클럭 복원 회로를 포함한다.
본 발명의 실시예의 다른 측면에 따르면, 고속 직렬 통신 시스템에 사용하기 위한 DFE는, 수신 데이터와 피드백 데이터를 결합하고 결합된 데이터를 등화 데이터로서 출력하는 결합기와, 상기 등화 데이터를 입력하여 복원 데이터를 결정하는 결정회로와, 상기 복원 데이터를 상기 피드백 데이터로서 상기 결합기로 제공하는 피드백 루프와, 상기 등화 데이터중 상기 피드백 루프를 통한 지연 데이터 성분을 제거하고, 상기 지연 데이터 성분을 제외한 나머지 등화 데이터를 기준으로 클럭을 복원하고, 상기 복원된 클럭을 상기 결정회로의 결정 동작을 위해 제공하는 클럭 복원 회로를 포함한다.
본 발명의 실시예의 다른 측면에 따르면, 수신 데이터와 피드백 데이터를 결합하고 결합된 데이터를 등화 데이터로서 출력하는 결합기와, 상기 등화 데이터를 입력하여 복원 데이터를 결정하는 결정회로와, 상기 복원 데이터를 상기 피드백 데이터로서 상기 결합기로 제공하는 피드백 루프를 포함하는 고속 직렬 통신 시스템의 DFE의 클럭 복원 방법은, 상기 등화 데이터중 상기 피드백 루프를 통한 지연 데이터 성분을 제거하고, 상기 지연 데이터 성분을 제외한 나머지 등화 데이터를 기준으로 클럭을 복원하는 과정과, 상기 복원된 클럭을 상기 결정회로의 결정 동작을 위해 제공하는 과정을 포함한다.
본 발명의 실시예는 고속 직렬 통신 시스템의 DFE에서 피드백 지연에 의해 뒤로 밀리는 피드백 데이터의 에지를 제거함으로써 복원 클럭의 지터를 감소시키고, 결정되는 데이터의 전압 마진을 향상시킬 수 있다.
이하 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 설명하기 로 한다.
하기에서는 먼저 본 발명이 적용되는 일반적인 DFE의 구성을 살펴보기로 한다. 다음에, 일반적인 DFE에서 새로운 클럭 복원 회로가 필요한 사실을 살펴보기로 한다. 그 다음에, 본 발명의 실시예에 따른 클럭 복원 회로의 구성 및 동작에 대하여 살펴보기로 한다.
도 1은 본 발명이 적용되는 DFE에 대한 블럭다이아그램이다. 상기 블럭다이아그램은 2-탭(tap)으로 구성된 DFE에 대한 블럭다이아그램을 일 예로서 도시하고 있다.
상기 도 1을 참조하면, 결합기 10은 수신 데이터 DI와 피드백 데이터 DO를 결합하고 결합된 데이터를 등화 데이터 EQ로서 출력한다. 상기 결합기 10은 차동 결합기(differential combiner)가 될 수 있다. 2-탭의 결정회로들 20A,20B는 상기 등화 데이터 EQ를 입력하여 복원 데이터를 결정한다. 피드백 루프들 30A,30B는 각각 상기 결정회로들 20A,20B에 의한 복원 데이터를 피드백 데이터로서 상기 결합기 10으로 제공한다. 상기 수신 데이터 DI는 저장 매체의 입력/출력 데이터 또는 칩간의 인터페이스를 통해 입력/출력되는 데이터가 될 수 있다. 클럭 복원 회로 40은 결합기 10으로부터의 등화 데이터를 입력하고, 이로부터 클럭을 복원하고 복원된 클럭을 결정회로들 20A,20B의 결정 동작을 위해 제공한다. 상기 DFE는 현재 수신되는 데이터에서 이전에 수신된 데이터에 의해 생긴 간섭(interference) 성분을 결합기 10에 의해 제거한 후 복원 데이터 값을 결정회로들 20A,20B에 의해 결정한다. 상기 결정 동작은 이전에 수신된 데이터 값의 결정이 옳다는 가정하에 수행되며, 앞서 살펴본 바와 같이 데이터의 피드백이 이루어지게 된다.
만약, 상기 피드백이 지연없이 이루어지는 이상적인 경우, 수신 데이터 DI와 피드백 데이터 DO의 에지들은 도 2에 도시된 바와 같이 서로 정확하게 일치한다. 그러면 상기 클럭 복원 회로 40은 상기 데이터들의 에지들을 검출하고 이 검출된 에지들을 기준으로 하여 클럭을 정렬시키고, 복원된 클럭을 생성한다. 이러한 클럭 복원 동작은 지터의 발생없이 이루어진다. 여기서는 검출된 에지들의 센터에 상승 에지가 정렬된 복원 클럭이 생성되는 예를 설명하고 있으나, 반드시 이에 국한되는 것은 아니다.
사실, 상기 피드백에는 지연이 동반되는 것이 일반적이다. 이러한 지연에도 불구하고 안정적인 DFE의 동작을 위해서는 피드백루프들 30A,30B를 통한 피드백이 미리 결정된 시간 내에 이루어져야 한다. 예컨대, 데이터 레이트의 1주기를 의미하는 단위시간(Unit Interval; UI)내에 피드백이 이루어져야 한다. 그러므로, 도 1에 도시된 DFE에서 첫번째 피드백루프 30A를 통한 피드백은 1/2 UI 이내에 안정적으로 이루어질 필요가 있다. 예를 들어, 데이터 레이트가 1Gbps(giga bit per second)인 경우 1UI는 1ns(nano second)가 될 수 있으므로, 첫번째 피드백루프 30A를 통한 피드백은 0.5ns내에 이루어져야 한다. 데이터 레이트가 증가할수록 상기 안정적인 피드백의 요구를 만족시키기는 어려워진다.
상기 피드백에 지연이 있는 실제적인 경우의 데이터 패턴들의 일 예가 도 3에 도시되어 있다. 결정을 위한 데이터의 어느 한 시점을 기준으로 할 때 그 기준 시점으로부터 미리 정해진 크기의 윈도우(window) 이전에 데이터의 천 이(transition)가 있는 경우(t2,t4)와 없는 경우(t1,t3)로 구분된다. 결정을 위한 데이터가 천이를 갖는 경우, 피드백되는 데이터도 천이를 갖게 되고, 도 1의 결합기 10으로부터 출력되는 등화 데이터도 피드백 지연만큼 뒤쪽으로 밀리는 에지를 갖게 된다(도 3의 (A)의 t2,t4). 반면에, 결정을 위한 데이터가 천이를 갖지 않는 경우 결정 후 피드백되는 데이터 및 등화 데이터도 피드백 지연에 의한 영향을 받지 않는다(도 3의 (B)의 t2).
한편, 도 1에 도시된 클럭 복원회로 40은 등화 데이터의 모든 에지들을 트래킹(tracking)하여 클럭을 복원하는 구조로 되어 있다. 도 3의 (A)를 참조하면, 클럭 복원회로 40의 위상 검출기(phase detector)은 t1시점에서 하강에지 FE11을 검출하고, t2시점에서 하강에지 FE12를 검출하고, t3시점에서 상승에지 RE11을 검출하고, t4시점에서 상승에지 RF12를 검출한다. 에지들 FE12 및 RE12는 각각 에지들 FE11 및 RE11과 동일한 것임에도 불구하고, 상기 클럭 복원회로 40은 에지들 FE11,RE11 뿐만 아니라 피드백 지연의 영향에 따른 에지들 FE12,RE12를 모두 트랙킹하여 클럭을 복원한다. 이에 따라 복원된 클럭은 큰 지터(jitter)를 갖게 되며 그 클럭에 응답하여 피드백되는 데이터는 더욱 큰 피드백 지연을 갖게 되며, 결과적으로 등화 데이터의 에지는 더욱 더 뒤로 밀리게 된다.
본 발명의 실시예에 따른 클럭 복원회로 40은 도 4에 도시된 바와 같이 구성된다. 이러한 클럭 복원회로 40은 상기 도 3에 도시된 바와 같이 뒤 쪽으로 밀리는 에지들을 필터링함으로써 DFE의 성능이 열화됨을 방지한다.
일 견지에 따르면, 상기 클럭 복원회로 40은 도 1에 도시된 결합기 10으로부 터 출력되는 등화 데이터 EQ의 에지들 각각에서 미리 정해진 크기의 윈도우 이전에 에지가 존재하는지를 검출한다. 상기 클럭 복원회로 40은 검출되지 않는 에지들만을 기준으로 클럭을 복원한다. 상기 복원된 클럭은 도 1에 도시된 결정회로들 20A,20B의 결정 동작을 위해 제공된다.
예를 들어, 상기 클럭 복원회로 40은 도 3의 (A)에 도시된 바와 같은 패턴의 등화 데이터 EQ가 입력될 시 상기 등화 데이터 EQ의 에지들 각각에서 미리 정해진 크기의 윈도우 이전에 에지가 존재하는지를 검출한다. 상기 등화 데이터 EQ는 수신 데이터 DI 성분과 피드백 데이터 DO 성분을 모두 포함하므로, 상기 클럭 복원회로 40은 에지들 FE11 --> FE12 --> RE11 --> RE12의 순서로 검출 동작을 수행한다. 하강에지 FE11에서는 상기 윈도우 이전에 에지가 존재하지 않는 것으로 검출된다. 하강에지 FE12에서는 상기 윈도우 이전에 에지 FE11이 존재하는 것으로 검출된다. 상승에지 RE11에서는 상기 윈도우 이전에 에지가 존재하지 않는 것으로 검출된다. 상승에지 RE12에서는 상기 윈도우 이전에 에지 RE11이 존재하는 것으로 검출된다.
다른 예로, 상기 클럭 복원회로 40은 도 3의 (B)에 도시된 바와 같은 패턴의 등화 데이터 EQ가 입력될 시 상기 등화 데이터 EQ의 에지들 각각에서 미리 정해진 크기의 윈도우 이전에 에지가 존재하는지를 검출한다. 상기 등화 데이터 EQ는 수신 데이터 DI 성분과 피드백 데이터 DO 성분을 모두 포함하므로, 상기 클럭 복원회로 40은 에지들 RE21 --> FE21 --> FE22의 순서로 검출 동작을 수행한다. 상승에지 RE21에서는 상기 윈도우 이전에 에지가 존재하지 않는 것으로 검출된다. 하강에지 FE21에서는 상기 윈도우 이전에 에지가 존재하지 않는 것으로 검출된다. 하강에지 FE22에서는 상기 윈도우 이전에 에지 FE21이 존재하는 것으로 검출된다.
상기 클럭 복원 회로 40은 상기 등화 데이터 EQ의 에지들 각각에서 상기 윈도우 이전에 에지가 존재하는 경우 해당하는 에지들 FE12, RE12 및 FE22을 무시한다.
다른 견지에 따르면, 상기 클럭 복원회로 40은 도 1에 도시된 결합기 10으로부터 출력되는 등화 데이터 EQ중 수신 데이터 DI 성분의 에지들 각각에서 미리 정해진 크기의 윈도우 내에 피드백 데이터 DO 성분의 에지가 존재하는지를 검출한다. 상기 클럭 복원회로 40은 상기 수신 데이터 DI 성분의 에지들과 상기 검출된 에지들을 제외한 상기 피드백 데이터 DO 성분의 나머지 에지들을 기준으로 클럭을 복원한다. 상기 복원된 클럭은 도 1에 도시된 결정회로들 20A,20B의 결정 동작을 위해 제공된다.
예를 들어, 상기 클럭 복원회로 40은 도 3의 (A)에 도시된 바와 같은 패턴의 등화 데이터 EQ가 입력될 시 상기 등화 데이터 EQ중 수신 데이터 DI 성분의 에지들 FE11, RE11 각각에서 미리 정해진 크기의 윈도우 내에 피드백 데이터 DO 성분의 에지가 존재하는지를 검출한다. 상기 클럭 복원회로 40은 에지들 FE11 --> RE11의 순서로 검출 동작을 수행한다. 하강에지 FE11에서는 상기 윈도우 내에 에지 FE12가 존재하는 것으로 검출된다. 상승에지 RE11에서는 상기 윈도우 내에 에지 RE12가 존재하는 것으로 검출된다.
다른 예로, 상기 클럭 복원회로 40은 도 3의 (B)에 도시된 바와 같은 패턴의 등화 데이터 EQ가 입력될 시 상기 등화 데이터 EQ중 수신 데이터 DI 성분의 에지들 RE21, FE21 각각에서 미리 정해진 크기의 윈도우 내에 피드백 데이터 DO 성분의 에지가 존재하는지를 검출한다. 상승에지 RE21에서는 상기 윈도우 내에 에지가 존재하지 않는 것으로 검출된다. 하강에지 FE21에서는 상기 윈도우 내에 에지 FE22가 존재하는 것으로 검출된다.
상기 클럭 복원 회로 40은 상기 수신 데이터 DI 성분의 에지들 각각에서 상기 윈도우 내에 상기 피드백 데이터 DO 성분의 에지가 존재하는 경우 해당하는 에지들 FE12, RE12 및 FE22를 무시한다.
상기 도 4를 참조하면, 클럭 복원회로 40은 데이터 샘플링부 410과, 필터링부 420과, 위상 제어신호 생성부 430과, 클럭 생성부 440을 포함한다. 상기 데이터 샘플링부 410은 도 1의 결합기 10으로부터 출력되는 등화 데이터 EQ를 입력하여 샘플링한다. 상기 필터링부 420은 상기 데이터 샘플링부 410의 출력을 입력하여 필터링한 후 출력한다. 상기 위상 제어신호 생성부 430은 상기 필터링부 420의 출력을 입력하고, 상기 클럭 생성부 440에 의해 생성되는 클럭의 위상을 제어하기 위한 제어신호를 생성한다. 상기 위상 제어신호 생성부 430은 상기 클럭 생성부 440에 의해 생성되는 클럭의 위상을 늦추기 위한 제어신호 DN을 생성하거나, 상기 클력 생성부 440에 의해 생성되는 클럭의 위상을 빠르게 하기 위한 제어신호 UP을 생성한다. 상기 클럭 생성부 440은 도 1에 도시된 결정회로들 20A,20B의 결정 동작을 위해 사용될 클럭과 같은 클럭들을 생성한다. 상기 클럭 생성부 440은 PLL(Phase Locked Loop) 또는 VCO(Voltage Controlled Oscillator)를 포함하여 구성될 수 있다.
일 견지에 따르면, 상기 필터링부 420은 상기 데이터 샘플링부 410의 출력을 입력하고, 상기 등화 데이터 EQ의 에지들 각각에서 상기 윈도우 이전에 에지가 존재하는 경우 해당하는 에지들을 필터링하고, 나머지의 에지들을 출력한다. 상기 위상 제어신호 생성부 430은 상기 나머지의 에지들을 입력하고, 상기 클럭 생성부 440에 의해 생성되는 클럭의 위상을 제어하기 위한 제어신호 DN/UP을 생성한다.
다른 견지에 따르면, 상기 필터링부 420은 상기 등화 데이터 EQ중 상기 수신 데이터 DI 성분의 에지들 각각에서 상기 윈도우 내에 상기 피드백 데이터 DO 성분의 에지가 존재하는 경우 해당하는 에지들을 필터링하고, 상기 수신 데이터 DI 성분의 에지들과 상기 필터링된 에지들을 제외한 상기 피드백 데이터 DO 성분의 나머지 에지들을 출력한다. 상기 위상 제어신호 생성부 430은 상기 필터링부 420으로부터 출력되는 에지들을 입력하고, 상기 클럭의 위상을 제어하기 위한 제어신호 DN/UP을 생성한다.
도 5는 본 발명의 실시예에 따른 클럭 복원 회로 40의 구체적인 구성을 보여주는 도면이다. 이 클럭 복원 회로 40은 데이터 샘플링부 410에 의해 등화 데이터의 센터와 에지를 필터링하고, 필터링부 420에 의해 트래킹할 데이터의 에지를 필터링하고, 위상 제어신호 생성부 430에 의해 클럭의 위상을 제어할 수 있는 신호를 발생함에 의해 본 발명의 실시예에 따른 에지 필터링 동작을 수행한다.
상기 도 5를 참조하면, 클럭 복원 회로는 8개의 디플립플롭들 DF1-DF8과, 12개의 앤드게이트들 AND1-AND12와, 2개의 오어게이트들 OR1-OR2를 포함한다. 디플립플롭 DF1은 도 1에 도시된 결합기 10의 출력단에 접속된 입력단자 D와, 출력단자 Q 를 구비한다. 상기 디플립플롭 DF1은 입력단자 D를 통해 등화 데이터 EQ를 입력하고, 클럭 CLKi에 응답하여 상기 등화 데이터 EQ를 출력단자 Q를 통해 출력한다. 디플립플롭 DF2는 디플립플롭 DF1의 출력단자 Q에 접속된 입력단자 D와, 출력단자 Q를 구비한다. 상기 디플립플롭 DF2는 입력단자 D를 통해 디플립플롭 DF1으로부터의 출력 데이터를 입력하고, 클럭 CLKi에 응답하여 상기 입력된 데이터를 출력단자 Q를 통해 출력한다. 디플립플롭 DF3은 디플립플롭 DF2의 출력단자 Q에 접속된 입력단자 D와, 출력단자 Q를 구비한다. 상기 디플립플롭 DF3은 입력단자 D를 통해 디플립플롭 DF2로부터의 출력 데이터를 입력하고, 클럭 CLKi의 반전결과에 응답하여 상기 입력된 데이터를 출력단자 Q를 통해 출력한다. 상기 디플립플롭 DF3로부터 출력되는 데이터는 D0이다. 상기 클럭 CLKi는 데이터 검출을 위한 클럭으로, 도 1의 결정회로들 20A,20B로 제공되는 클럭이다. 후술될 CLKq는 에지 검출을 위한 클럭으로, 상기 클럭 CLKi와는 90도의 위상차를 갖는다.
디플립플롭 DF4는 디플립플롭 DF1의 출력단자 Q에 접속된 입력단자 D와, 출력단자 Q를 구비한다. 상기 디플립플롭 DF4는 입력단자 D를 통해 디플립플롭 DF1로부터의 출력 데이터를 입력하고, 클럭 CLKi의 반전결과에 응답하여 상기 입력된 데이터를 출력단자 Q를 통해 출력한다. 상기 디플립플롭 DF4로부터 출력되는 데이터는 D2이다.
디플립플롭 DF5는 도 1에 도시된 결합기 10의 출력단에 접속된 입력단자 D와, 출력단자 Q를 구비한다. 상기 디플립플롭 DF5는 입력단자 D를 통해 등화 데이터 EQ를 입력하고, 클럭 CLKi의 반전결과에 응답하여 상기 등화 데이터 EQ를 출력 단자 Q를 통해 출력한다. 디플립플롭 DF6은 디플립플롭 DF5의 출력단자 Q에 접속된 입력단자 D와, 출력단자 Q를 구비한다. 상기 디플립플롭 DF6은 입력단자 D를 통해 디플립플롭 DF5로부터의 출력 데이터를 입력하고, 클럭 CLKi의 반전결과에 응답하여 상기 입력된 데이터를 출력단자 Q를 통해 출력한다. 상기 디플립플롭 DF6으로부터 출력되는 데이터는 D1이다.
디플립플롭 DF7은 도 1에 도시된 결합기 10의 출력단에 접속된 입력단자 D와, 출력단자 Q를 구비한다. 상기 디플립플롭 DF7은 입력단자 D를 통해 등화 데이터 EQ를 입력하고, 클럭 CLKq의 반전결과에 응답하여 상기 등화 데이터 EQ를 출력단자 Q를 통해 출력한다. 디플립플롭 DF8은 디플립플롭 DF7의 출력단자 Q에 접속된 입력단자 D와, 출력단자 Q를 구비한다. 상기 디플립플롭 DF8은 입력단자 D를 통해 디플립플롭 DF7로부터의 출력 데이터를 입력하고, 클럭 CLKi의 반전결과에 응답하여 상기 입력된 데이터를 출력단자 Q를 통해 출력한다. 상기 디플립플롭 DF8로부터 출력되는 데이터는 E12이다.
앤드게이트 AND1은 2개의 입력단자와 1개의 출력단자를 구비하며, 데이터 D0과 데이터 D1을 앤드게이팅 연산하여 출력한다. 앤드게이트 AND2는 2개의 입력단자와 1개의 출력단자를 구비하며, 데이터 E12과 데이터 D2의 반전결과를 앤드게이팅 연산하여 출력한다. 앤드게이트 AND3은 2개의 입력단자와 1개의 출력단자를 구비하며, 데이터 D0의 반전결과와 데이터 D1의 반전결과를 앤드게이팅 연산하여 출력한다. 앤드게이트 AND4는 2개의 입력단자와 1개의 출력단자를 구비하며, 데이터 E12의 반전결과와 데이터 D2를 앤드게이팅 연산하여 출력한다. 앤드게이트 AND5는 2개 의 입력단자와 1개의 출력단자를 구비하며, 데이터 D0과 데이터 D1을 앤드게이팅 연산하여 출력한다. 앤드게이트 AND6은 2개의 입력단자와 1개의 출력단자를 구비하며, 데이터 E12의 반전결과와 데이터 D2의 반전결과를 앤드게이팅 연산하여 출력한다. 앤드게이트 AND7은 2개의 입력단자와 1개의 출력단자를 구비하며, 데이터 D0의 반전결과와 데이터 D1의 반전결과를 앤드게이팅 연산하여 출력한다. 앤드게이트 AND8은 2개의 입력단자와 1개의 출력단자를 구비하며, 데이터 E12과 데이터 D2를 앤드게이팅 연산하여 출력한다.
앤드게이트 AND9는 2개의 입력단자와 1개의 출력단자를 구비하며, 앤드게이트 AND1의 출력과 앤드게이트 AND2의 출력을 앤드게이팅 연산하여 출력한다. 앤드게이트 AND10은 2개의 입력단자와 1개의 출력단자를 구비하며, 앤드게이트 AND3의 출력과 앤드게이트 AND4의 출력을 앤드게이팅 연산하여 출력한다. 앤드게이트 AND11은 2개의 입력단자와 1개의 출력단자를 구비하며, 앤드게이트 AND5의 출력과 앤드게이트 AND6의 출력을 앤드게이팅 연산하여 출력한다. 앤드게이트 AND12는 2개의 입력단자와 1개의 출력단자를 구비하며, 앤드게이트 AND7의 출력과 앤드게이트 AND7의 출력을 앤드게이팅 연산하여 출력한다.
오어게이트 OR1은 2개의 입력단자와 1개의 출력단자를 구비하며, 앤드게이트 AND9의 출력과 앤드게이트 AND10의 출력을 오어게이팅 연산하여 출력한다. 상기 오어게이트 OR1의 출력신호는 도 5에 도시된 클럭생성부 340에 의해 생성될 클럭의 위상이 늦추어 생성되도록 제어하기 위한 다운 제어신호 DN이다. 오어게이트 OR2는 2개의 입력단자와 1개의 출력단자를 구비하며, 앤드게이트 AND11의 출력과 앤드게 이트 AND12의 출력을 오어게이팅 연산하여 출력한다. 상기 오어게이트 OR2의 출력신호는 도 5에 도시된 클럭생성부 340에 의해 생성될 클럭의 위상이 빨리 생성되도록 제어하기 위한 업 제어신호 UP이다.
상기 도 5에 도시된 바와 같이 구성되는 데이터 샘플링부 410에 의해 샘플링되는 결과들에 대한 타이밍이 도 6에 도시되어 있고, 이에 대응하는 샘플링 데이터 DO, D1, D2와, 에지 데이터 E12의 값이 아래의 <표 1>에 기재되어 있다.
CASE D0 D1 D2 E12 PHASE
Case 1 0 0 1 0 early
Case 2 1 1 0 1 early
Case 3 0 0 1 1 late
Case 4 1 1 0 0 late
상기 <표 1>을 참조하면, D0=0, D1=0, D2=1, E12=0인 경우는 수신 데이터가 "로우" 레벨에서 "하이" 레벨로 천이하기 앞선 시점에서 피드백 데이터의 에지 E12가 검출되는 경우이다(Case 1, 도 6의 (A) 참조). D0=1, D1=1, D2=0, E12=1인 경우는 수신 데이터가 "하이" 레벨에서 "로우" 레벨로 천이하기 앞선 시점에서 피드백 데이터의 에지 E12가 검출되는 경우이다(Case 2, 도 6의 (B) 참조). D0=0, D1=0, D2=1, E12=1인 경우는 수신 데이터가 "로우" 레벨에서 "하이" 레벨로 천이한 이후 시점에서 피드백 데이터의 에지 E12가 검출되는 경우이다(Case 3, 도 6의 (C) 참조). D0=1, D1=1, D2=0, E12=0인 경우는 수신 데이터가 "하이" 레벨에서 "로우" 레벨로 천이한 이후 시점에서 피드백 데이터의 에지 E12가 검출되는 경우이다(Case 4, 도 6의 (D) 참조). 상기 Case 1, Case 2는 수신 데이터가 천이되는 시점보다 앞서서 피드백 데이터의 에지가 검출되는 경우, 즉 클럭의 위상이 빠른 경우이므로, 클럭의 위상을 늦춰줄 필요가 있다. 이 경우 상기 위상 제어신호 생성부 430은 다운 제어신호 DN을 생성한다. 상기 Case 3, Case 4는 수신 데이터가 천이되는 시점 이후에 피드백 데이터의 에지가 검출되는 경우, 즉 클럭의 위상이 늦은 경우이므로, 클럭의 위상을 빠르게 할 필요가 있다. 이 경우 상기 위상 제어신호 생성부 430은 업 제어신호 UP을 생성한다.
일반적인 DFE 및 본 발명의 실시예에 따른 DFE의 시뮬레이션 결과들이 도 7 및 도 8에 도시되어 있다.
상기 도 7은 DFE에서 LMS(Least Mean Square) 알고리즘(algorithm)을 사용하여 탭 계수(tap coefficient)를 최적화했을 때의 등화 데이터와 복구 클럭에 대한 움직임을 시뮬레이션(behavior simulation)한 결과를 보여준다. 상기 도 7의 (A)를 참조하면, 일반적인 DFE에서는 등화 데이터(-> eq로 표시됨) 및 복원된 클럭(-> xi2_clk로 표시됨) 모두 지터가 누적됨에 따라 결정 데이터의 마진이 크게 줄어드는 것을 알 수 있다. 반면에, 상기 도 7의 (B)를 참조하면, 본 발명의 실시예에 따른 DFE에서는 데이터 및 복원된 클럭의 지터가 줄어들어 성능 열화를 개선할 수 있음을 알 수 있다.
상기 도 8은 본 발명의 실시예에 따른 DFE에 데이터 레이트 5Gbps의 데이터가 수신될 때 피드백 지연에 따른 데이터 마진을 시뮬레이션한 결과를 보여준다. 피드백 지연이 증가할수록 필터링을 사용하는 본 발명의 실시예(-> LMS + Filtered BB(bang bang) PD(phase detector)로 표시됨)에 따른 DFE에 비해 일반적인 DFE(-> LMS + BB PD로 표시됨)에서의 데이터 마진이 크게 감소함을 알 수 있다.
전술한 바와 같이, 본 발명의 실시예는 고속 직렬 통신 시스템의 DFE에서 피드백 지연에 의해 뒤로 밀리는 피드백 데이터의 에지를 제거함을로써 DFE의 성능 열화를 완화할 수 있다. 즉, 복원 클럭의 지터를 감소시키고, 결정되는 데이터의 전압 마진을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 유의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예는 클럭 복원 회로가 도 5에 도시된 바와 같이 다수의 디플립플롭들과, 앤드게이트들 및 오어게이트들로 구성되는 예로서 설명되었으나, 등화 데이터를 샘플링한 후 피드백 지연에 따른 데이터 성분의 에지를 필터링하는 기능은 다른 구성요소들에 의해 구현될 수 있을 것이다. 또한, 전술한 실시예는 도 1에 도시된 바와 같은 DFE에 구현되는 예로서 설명되었으나, 도 1에 도시된 바와 다른 구성을 갖는 DFE에도 동일하게 구현될 수 있을 것이다.
도 1은 본 발명이 적용되는 DFE에 대한 블럭다이아그램.
도 2는 도 1에 도시된 DFE에서 이상적인 동작 타이밍도.
도 3은 도 1에 도시된 DFE에서 실질적인 동작 타이밍도.
도 4는 본 발명의 실시예에 따른 클럭 복원 회로에 대한 블럭다이아그램.
도 5는 도 4에 도시된 클럭 복원 회로의 구체 구성도.
도 6은 도 5에 도시된 데이터 샘플링부에 의해 샘플링되는 결과들에 대한 타이밍도.
도 7 및 도 8은 일반적인 DFE 및 본 발명의 실시예에 따른 DFE의 시뮬레이션 결과들을 보여주는 도면.

Claims (20)

  1. 고속 직렬 통신 시스템에 사용하기 위한 결정 피드백 등화기(DFE)에 있어서,
    수신 데이터와 피드백 데이터를 결합하고 결합된 데이터를 등화 데이터로서 출력하는 결합기와,
    상기 등화 데이터를 입력하여 복원 데이터를 결정하는 결정회로와,
    상기 복원 데이터를 상기 피드백 데이터로서 상기 결합기로 제공하는 피드백 루프와,
    상기 등화 데이터의 에지들 각각에서 미리 정해진 크기의 윈도우 이전에 에지가 존재하는지를 검출하고, 검출되지 않는 에지들만을 기준으로 클럭을 복원하고, 상기 복원된 클럭을 상기 결정회로의 결정 동작을 위해 제공하는 클럭 복원 회로를 포함함을 특징으로 하는 결정 피드백 등화기.
  2. 제1항에 있어서, 상기 클럭 복원 회로는, 상기 등화 데이터의 에지들 각각에서 상기 윈도우 이전에 에지가 존재하는 경우 해당하는 에지들을 무시하는 것을 특징으로 하는 결정 피드백 등화기.
  3. 제1항에 있어서, 상기 클럭 복원 회로는,
    상기 결정회로의 결정 동작을 위한 클럭을 생성하는 클럭 생성부와,
    상기 등화 데이터를 샘플링하는 데이터 샘플링부와,
    상기 데이터 샘플링부의 출력을 입력하고, 상기 등화 데이터의 에지들 각각에서 상기 윈도우 이전에 에지가 존재하는 경우 해당하는 에지들을 필터링하고, 나머지의 에지들을 출력하는 필터링부와,
    상기 나머지의 에지들을 입력하고, 상기 클럭의 위상을 제어하기 위한 제어신호를 생성하는 위상 제어신호 생성부를 포함함을 특징으로 하는 결정 피드백 등화기.
  4. 고속 직렬 통신 시스템에 사용하기 위한 결정 피드백 등화기(DFE)에 있어서,
    수신 데이터와 피드백 데이터를 결합하고 결합된 데이터를 등화 데이터로서 출력하는 결합기와,
    상기 등화 데이터를 입력하여 복원 데이터를 결정하는 결정회로와,
    상기 복원 데이터를 상기 피드백 데이터로서 상기 결합기로 제공하는 피드백 루프와,
    상기 등화 데이터중 상기 수신 데이터 성분의 에지들 각각에서 미리 정해진 크기의 윈도우 내에 상기 피드백 데이터 성분의 에지가 존재하는지를 검출하고, 상기 수신 데이터 성분의 에지들과 상기 검출된 에지들을 제외한 상기 피드백 데이터 성분의 나머지 에지들을 기준으로 클럭을 복원하고, 상기 복원된 클럭을 상기 결정 회로의 결정 동작을 위해 제공하는 클럭 복원 회로를 포함함을 특징으로 하는 결정 피드백 등화기.
  5. 제4항에 있어서, 상기 클럭 복원 회로는, 상기 수신 데이터 성분의 에지들 각각에서 상기 윈도우 내에 상기 피드백 데이터 성분의 에지가 존재하는 경우 해당하는 에지들을 무시하는 것을 특징으로 하는 결정 피드백 등화기.
  6. 제4항에 있어서, 상기 클럭 복원 회로는,
    상기 결정회로의 결정 동작을 위한 클럭을 생성하는 클럭 생성부와,
    상기 등화 데이터를 샘플링하는 데이터 샘플링부와,
    상기 등화 데이터중 상기 수신 데이터 성분의 에지들 각각에서 상기 윈도우 내에 상기 피드백 데이터 성분의 에지가 존재하는 경우 해당하는 에지들을 필터링하고, 상기 수신 데이터 성분의 에지들과 상기 필터링된 에지들을 제외한 상기 피드백 데이터 성분의 나머지 에지들을 출력하는 필터링부와,
    상기 필터링부로부터 출력되는 에지들을 입력하고, 상기 클럭의 위상을 제어하기 위한 제어신호를 생성하는 위상 제어신호 생성부를 포함함을 특징으로 하는 결정 피드백 등화기.
  7. 고속 직렬 통신 시스템에 사용하기 위한 결정 피드백 등화기(DFE)에 있어서,
    수신 데이터와 피드백 데이터를 결합하고 결합된 데이터를 등화 데이터로서 출력하는 결합기와,
    상기 등화 데이터를 입력하여 복원 데이터를 결정하는 결정회로와,
    상기 복원 데이터를 상기 피드백 데이터로서 상기 결합기로 제공하는 피드백 루프와,
    상기 등화 데이터중 상기 피드백 루프를 통한 지연 데이터 성분을 제거하고, 상기 지연 데이터 성분을 제외한 나머지 등화 데이터를 기준으로 클럭을 복원하고, 상기 복원된 클럭을 상기 결정회로의 결정 동작을 위해 제공하는 클럭 복원 회로를 포함함을 특징으로 하는 결정 피드백 등화기.
  8. 제7항에 있어서, 상기 클럭 복원 회로는, 상기 등화 데이터의 에지들 각각에서 미리 정해진 크기의 윈도우 이전에 에지가 존재하는지를 검출하고, 검출되지 않는 에지들만을 기준으로 클럭을 복원하는 것을 특징으로 하는 결정 피드백 등화기.
  9. 제8항에 있어서, 상기 클럭 복원 회로는, 상기 등화 데이터의 에지들 각각에서 상기 윈도우 이전에 에지가 존재하는 경우 해당하는 에지들을 무시하는 것을 특 징으로 하는 결정 피드백 등화기.
  10. 제8항에 있어서, 상기 클럭 복원 회로는,
    상기 결정회로의 결정 동작을 위한 클럭을 생성하는 클럭 생성부와,
    상기 등화 데이터를 샘플링하는 데이터 샘플링부와,
    상기 데이터 샘플링부의 출력을 입력하고, 상기 등화 데이터의 에지들 각각에서 상기 윈도우 이전에 에지가 존재하는 경우 해당하는 에지들을 필터링하고, 나머지의 에지들을 출력하는 필터링부와,
    상기 나머지의 에지들을 입력하고, 상기 클럭의 위상을 제어하기 위한 제어신호를 생성하는 위상 제어신호 생성부를 포함함을 특징으로 하는 결정 피드백 등화기.
  11. 제7항에 있어서, 상기 클럭 복원 회로는, 상기 등화 데이터중 상기 수신 데이터 성분의 에지들 각각에서 미리 정해진 크기의 윈도우 내에 상기 피드백 데이터 성분의 에지가 존재하는지를 검출하고, 상기 수신 데이터 성분의 에지들과 상기 검출된 에지들을 제외한 상기 피드백 데이터 성분의 나머지 에지들을 기준으로 클럭을 복원하는 것을 특징으로 하는 결정 피드백 등화기.
  12. 제11항에 있어서, 상기 클럭 복원 회로는, 상기 수신 데이터 성분의 에지들 각각에서 상기 윈도우 내에 상기 피드백 데이터 성분의 에지가 존재하는 경우 해당하는 에지들을 무시하는 것을 특징으로 하는 결정 피드백 등화기.
  13. 제11항에 있어서, 상기 클럭 복원 회로는,
    상기 결정회로의 결정 동작을 위한 클럭을 생성하는 클럭 생성부와,
    상기 등화 데이터를 샘플링하는 데이터 샘플링부와,
    상기 등화 데이터중 상기 수신 데이터 성분의 에지들 각각에서 상기 윈도우 내에 상기 피드백 데이터 성분의 에지가 존재하는 경우 해당하는 에지들을 필터링하고, 상기 수신 데이터 성분의 에지들과 상기 필터링된 에지들을 제외한 상기 피드백 데이터 성분의 나머지 에지들을 출력하는 필터링부와,
    상기 필터링부로부터 출력되는 에지들을 입력하고, 상기 클럭의 위상을 제어하기 위한 제어신호를 생성하는 위상 제어신호 생성부를 포함함을 특징으로 하는 결정 피드백 등화기.
  14. 수신 데이터와 피드백 데이터를 결합하고 결합된 데이터를 등화 데이터로서 출력하는 결합기와, 상기 등화 데이터를 입력하여 복원 데이터를 결정하는 결정회 로와, 상기 복원 데이터를 상기 피드백 데이터로서 상기 결합기로 제공하는 피드백 루프를 포함하는 고속 직렬 통신 시스템의 결정 피드백 등화기(DFE)의 클럭 복원 방법에 있어서,
    상기 등화 데이터중 상기 피드백 루프를 통한 지연 데이터 성분을 제거하고, 상기 지연 데이터 성분을 제외한 나머지 등화 데이터를 기준으로 클럭을 복원하는 과정과,
    상기 복원된 클럭을 상기 결정회로의 결정 동작을 위해 제공하는 과정을 포함함을 특징으로 하는 클럭 복원 방법.
  15. 제14항에 있어서, 상기 클럭 복원 과정은, 상기 등화 데이터의 에지들 각각에서 미리 정해진 크기의 윈도우 이전에 에지가 존재하는지를 검출하고, 검출되지 않는 에지들만을 기준으로 클럭을 복원하는 것을 특징으로 하는 클럭 복원 방법.
  16. 제15항에 있어서, 상기 등화 데이터의 에지들 각각에서 상기 윈도우 이전에 에지가 존재하는 경우 해당하는 에지들을 무시하는 과정을 더 포함함을 특징으로 하는 클럭 복원 방법.
  17. 제15항에 있어서, 상기 클럭 복원 과정은,
    상기 결정회로의 결정 동작을 위한 클럭을 생성하는 과정과,
    상기 등화 데이터를 샘플링하는 과정과,
    상기 샘플링된 데이터를 입력하고, 상기 등화 데이터의 에지들 각각에서 상기 윈도우 이전에 에지가 존재하는 경우 해당하는 에지들을 필터링하고, 나머지의 에지들을 출력하는 과정과,
    상기 나머지의 에지들을 입력하고, 상기 클럭의 위상을 제어하기 위한 제어신호를 생성하는 과정을 포함함을 특징으로 하는 클럭 복원 방법.
  18. 제14항에 있어서, 상기 클럭 복원 과정은, 상기 등화 데이터중 상기 수신 데이터 성분의 에지들 각각에서 미리 정해진 크기의 윈도우 내에 상기 피드백 데이터 성분의 에지가 존재하는지를 검출하고, 상기 수신 데이터 성분의 에지들과 상기 검출된 에지들을 제외한 상기 피드백 데이터 성분의 나머지 에지들을 기준으로 클럭을 복원하는 것을 특징으로 하는 클럭 복원 방법.
  19. 제18항에 있어서, 상기 수신 데이터 성분의 에지들 각각에서 상기 윈도우 내에 상기 피드백 데이터 성분의 에지가 존재하는 경우 해당하는 에지들을 무시하는 과정을 더 포함함을 특징으로 하는 클럭 복원 방법.
  20. 제18항에 있어서, 상기 클럭 복원 과정은,
    상기 결정회로의 결정 동작을 위한 클럭을 생성하는 과정과,
    상기 등화 데이터를 샘플링하는 과정과,
    상기 샘플링된 데이터를 입력하고, 상기 등화 데이터중 상기 수신 데이터 성분의 에지들 각각에서 상기 윈도우 내에 상기 피드백 데이터 성분의 에지가 존재하는 경우 해당하는 에지들을 필터링하고, 상기 수신 데이터 성분의 에지들과 상기 필터링된 에지들을 제외한 상기 피드백 데이터 성분의 나머지 에지들을 출력하는 과정과,
    상기 나머지 에지들을 입력하고, 상기 입력된 에지들을 기준으로 클럭을 복원하기 위하여 상기 클럭의 위상을 제어하기 위한 제어신호를 생성하는 과정을 포함함을 특징으로 하는 클럭 복원 방법.
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