JP6631089B2 - 判定帰還型等化回路及び受信回路 - Google Patents

Description

本発明は、判定帰還型等化回路及び受信回路に関する。

近年、サーバーやコンピュータなどの情報処理システムに含まれるプロセッサなどの部品の性能（たとえば、バンド幅）は大きく向上してきている。情報処理システム全体の総バンド幅を広くするためには、プロセッサなどの部品間のデータ送受信を行う送受信回路を高速化することが望ましい。高速なデータの通信を行う受信回路においては、通信路において発生するデータ信号の劣化を補償すべく、信号等化器（イコライザ）が用いられる。

イコライザの１つに、ダイレクト帰還型の判定帰還型等化回路（ＤＦＥ：Decision Feedback Equalizer）がある。このＤＦＥは、入力信号の値を判定する比較回路での判定閾値を、符号間干渉（ＩＳＩ：Inter-Symbol Interference）で過去の入力信号の値により発生する信号の劣化分のオフセット電圧で調整し、信号の劣化を補償する。入力信号を毎ビット補償するため、比較回路の判定閾値はデータの１ビット幅の時間（１ＵＩ：Unit Interval）ごとに変化される。

ただ、ダイレクト帰還型のＤＦＥの帰還ループに含まれるオフセット電圧印加用の回路は、電流加算器などの遅延時間が大きい回路が用いられる。そのため、データレートが高くなって１ＵＩの時間が短くなると、帰還ループの遅延時間を１ＵＩ以内にすることが困難となる。

一方、帰還ループの遅延時間を短くできるＤＦＥとして投機型（Speculative型）ＤＦＥがある。投機型ＤＦＥでは、比較回路で値が判定される前の入力信号に前もってＩＳＩ分のオフセット電圧が与えられ、比較回路で値が判定された複数の信号の何れかが、過去の値の判定結果に応じて選択回路で選択され出力されることで、信号の劣化が補償される。一般的に選択回路の遅延時間は、ダイレクト帰還型のＤＦＥに用いられるオフセット電圧印加用の回路の遅延時間よりも短いために、投機型ＤＦＥの帰還ループの遅延時間はダイレクト帰還型のＤＦＥと比較して短くなる。

Sam Palermo, "ECEN689: Special Topics in High-Speed Links Circuits and Systems Spring 2010", Texas A&M University, ［平成２７年７月２８日検索］、インターネット<URL : http://www.ece.tamu.edu〜spalermo/ecen689/lecture19＿ee689＿rx＿dfe＿eq.pdf> R. Payne et al, "A 6.25-Gb/s Binary Transceiver in 0.13-um CMOS for Serial Data Transmission Across High Loss Legacy Backplane Channels," JSSC, vol. 40, no. 12, Dec. 2005, pp. 2646-2657 Peter Park," A 4PAM/2PAM coaxial cable receiver analog front-end targeting 40Gb/s in 90-nm CMOS", A thesis submitted in conformity with the requirements for the degree of Master of Applied Science Graduate Department of Electrical and Computer Engineering University of Toronto, ［平成２７年７月２８日検索］、インターネット<URL : https://tspace.library.utoronto.ca/bitstream/1807/11160/1/Park＿Peter＿200806＿MASc＿thesis.pdf> Optical Internetworking Forum (OIF), "Evolution of System Electrical Interfaces Towards 400G Transport", ［平成２７年７月２８日検索］、インターネット<URL : http://www.oiforum.com/public/documents/30921b＿Combined＿Mkt＿Focus＿ECOC＿Panel＿OIF.pdf>

ところで、近年、より高いデータレートでのデータ通信を実現すべく、ＮＲＺ（Non Return to Zero）などの２値変調の伝送方式に替わり、４値のパルス振幅変調（ＰＡＭ：Pulse Amplitude Modulation）によるデータ通信の標準規格が策定されつつある。

４値以上となると、発生しうるＩＳＩの数がＮＲＺの場合と比較して増加するために、投機型ＤＦＥに用いられる比較回路の数はＮＲＺの場合と比較して大きく増加する。これによって、比較回路での消費電力及び比較回路を駆動する回路の消費電力が増加するという問題があった。

発明の一観点によれば、４値以上の値がパルス振幅変調された入力信号と、複数の第１の閾値との比較結果を出力する複数の比較回路と、第１のタイミングにおいて、前記第１のタイミングよりも前の第２のタイミングでの前記入力信号の前記値の判定結果に基づき、前記複数の比較回路のそれぞれから出力される前記比較結果の何れかを選択することで、前記入力信号の前記値を判定する選択部と、前記値の数に基づく数の第２の閾値のそれぞれに対して前記値のそれぞれに対応した符号間干渉の大きさに基づくオフセット値が加えられた複数の第３の閾値から、前記複数の第１の閾値を、前記第２の閾値よりも大きい前記複数の第３の閾値の第１の平均値または前記第２の閾値よりも小さい前記複数の第３の閾値の第２の平均値と、前記判定結果に基づく調整値とに基づき生成し、前記複数の比較回路に設定する閾値設定部と、を有する判定帰還型等化回路が提供される。

また、発明の一観点によれば、４値以上の値がパルス振幅変調された入力信号を受信する受信部と、前記入力信号と、複数の第１の閾値との比較結果を出力する複数の比較回路と、第１のタイミングにおいて、前記第１のタイミングよりも前の第２のタイミングでの前記入力信号の前記値の判定結果に基づき、前記複数の比較回路のそれぞれから出力される前記比較結果の何れかを選択することで、前記入力信号の前記値を判定する選択部と、前記値の数に基づく数の第２の閾値のそれぞれに対して前記値のそれぞれに対応した符号間干渉の大きさに基づくオフセット値が加えられた複数の第３の閾値から、前記複数の第１の閾値を、前記第２の閾値よりも大きい前記複数の第３の閾値の第１の平均値または前記第２の閾値よりも小さい前記複数の第３の閾値の第２の平均値と、前記判定結果に基づく調整値とに基づき生成し、前記複数の比較回路に設定する閾値設定部と、を含む判定帰還型等化回路と、を有する受信回路が提供される。

開示の判定帰還型等化回路及び受信回路によれば、消費電力の増加を抑制できる。

第１の実施の形態の判定帰還型等化回路（ＤＦＥ）の一例を示す図である。 ｎ＝２のときの第１の実施の形態のＤＦＥの一例を示す図である。 ｎ＝２のＤＦＥの入出力の関係を示す図である。 ＩＳＩの一例を示す図である。 ｎ＝２のときの、１ＵＩ期間における入力信号ＩＮのアイパターンと、第２の閾値及び第３の閾値との関係の一例を示す図である。 １ＵＩ前の値が“３”であるときのＤＦＥの動作の一例を示す図である。 １ＵＩ前の値が“２”であるときのＤＦＥの動作の一例を示す図である。 １ＵＩ前の値が“１”であるときのＤＦＥの動作の一例を示す図である。 １ＵＩ前の値が“０”であるときのＤＦＥの動作の一例を示す図である。 ｎ＝３のときの第１の実施の形態のＤＦＥの一例を示す図である（その１）。 ｎ＝３のときの第１の実施の形態のＤＦＥの一例を示す図である（その２）。 ｎ＝３のＤＦＥの入出力の関係の一例を示す図である。 ｎ＝３のときの、１ＵＩ期間における入力信号ＩＮのアイパターンと、第２の閾値及び第３の閾値との関係の一例を示す図である。 第２の実施の形態のＤＦＥの一例を示す図である。 ｎ＝２のときの第２の実施の形態のＤＦＥの一例を示す図である。 第３の実施の形態のＤＦＥの一例を示す図である。 ｎ＝２のときの第３の実施の形態のＤＦＥの一例を示す図である。 第４の実施の形態のＤＦＥの一例を示す図である。 ｎ＝２のときの第４の実施の形態のＤＦＥの一例を示す図である。 第５の実施の形態のＤＦＥの一例を示す図である。 ｎ＝２のときの第５の実施の形態のＤＦＥの一例を示す図である。 受信回路の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の判定帰還型等化回路（ＤＦＥ）の一例を示す図である。

なお、以下では、説明を簡略化するため、タップ数が１で（ＩＳＩの１ｓｔポストカーソル以外は無視する）、フルレートで処理を行うＤＦＥの例を説明する。また、入力信号（データ信号）ＩＮは、２ⁿ（ｎ≧２）個の値がＰＡＭされたものであり、その値は、０〜２ⁿ−１であるものとする。

ＤＦＥ１は、判定部２、選択部３、閾値設定部４、遅延部５を有する。
判定部２は、４値以上の値がＰＡＭされた入力信号ＩＮと、閾値設定部４により設定される複数の第１の閾値（以下判定閾値と呼ぶ）との比較結果（デジタル信号）を出力する複数の比較回路２ａ１〜２ａｋを有する。つまり判定部２は、アナログ信号である入力信号ＩＮをデジタル信号に変換する機能を有する。比較回路２ａ１〜２ａｋの数は、後述の理由により２（２ⁿ−１）個でよい。なお、第１の実施の形態のＤＦＥ１では、比較回路２ａ１〜２ａｋは、クロック信号ｃｌｋに基づくタイミングで、０と判定閾値が加えられた入力信号ＩＮとを比較することで、等価的に、入力信号ＩＮと判定閾値との比較結果を出力する。

選択部３は、あるタイミングにおいて、そのタイミングより前のタイミングでの入力信号ＩＮの値の判定結果に基づき、複数の比較回路２ａ１〜２ａｋのそれぞれから出力される比較結果の何れかを選択することで、入力信号ＩＮの値を判定する。つまり、選択部３は、過去の判定結果に基づき、入力信号ＩＮの値を判定する。

閾値設定部４は、入力信号ＩＮの値の数に基づく数の第２の閾値のそれぞれに対して、値のそれぞれに対応したＩＳＩの大きさに基づくオフセット値が加えられた複数の第３の閾値から、上記の判定閾値を選択的に生成する。図１には、１ＵＩ期間における入力信号ＩＮのアイパターンと、第２の閾値（電圧）との関係が示されている。−Ｖｒ（２^n-1−１），−Ｖｒ（２^n-1−２），…，０，…，＋Ｖｒ（２^n-1−２），＋Ｖｒ（２^n-1−１）が第２の閾値であり、２ⁿ個の値を判定するために、２ⁿ−１個ある。また、図１には、第２の閾値の１つである０に対して、２ⁿ個の値に対応したＩＳＩの大きさに基づくオフセット値が加えられた、第３の閾値である、−ｗ，…，−ｗ／（２ⁿ−１），＋ｗ／（２ⁿ−１），…，＋ｗが示されている。ｗは、たとえば、入力信号の値が“０”、“２ⁿ−１”、“０”と遷移するときの最後の“０”となるＵＩに対して、１ＵＩ前の“２ⁿ−１”によるＩＳＩ（１ｓｔポストカーソル）の大きさである（図４参照）。

閾値設定部４は、上記のような第３の閾値のうち、判定閾値を、第２の閾値よりも大きい第３の閾値の平均値または第２の閾値よりも小さい第３の閾値の平均値と、過去の判定結果と、調整値とに基づき生成する。

たとえば、閾値設定部４は、１ＵＩ前の判定結果が２ⁿであるときには、第２の閾値である０よりも大きい第３の閾値の平均値（後述の係数ｂ１に相当する）に対して、調整値を加えて＋ｗを判定閾値として生成する。また、閾値設定部４は、１ＵＩ前の判定結果が０であるときには、第２の閾値である０よりも小さい第３の閾値の平均値（後述の係数ｂ２に相当する）に対して、調整値を差し引いて−ｗを判定閾値として生成する。

上記のような平均値からの調整を可能とするため、第２の閾値に対して加える係数ｂ１，ｂ２が予め設定されている。係数ｂ１は、２^ｎ−１・ｗ／（２^ｎ−１）であり、係数ｂ２は、−２^ｎ−１・ｗ／（２^ｎ−１）である。また、平均値から−ｗ〜＋ｗを生成できるように、調整値の最小値は第３の閾値の分解能の半分、つまりｗ／（２^ｎ−１）である。

また、閾値設定部４は、生成した判定閾値を、比較回路２ａ１〜２ａｋに設定する。第２の閾値よりも大きい第３の閾値から選択された判定閾値（図１のＡの範囲で生成された判定閾値）と、第２の閾値よりも小さい第３の閾値から選択された判定閾値（図１のＢの範囲で生成された判定閾値）は、別々の比較回路に設定される。

上記のように判定閾値の設定を行う閾値設定部４は、図１に示すように、たとえば、加算部４ａ，４ｂ、調整値生成部４ｃ、係数加算部４ｄを有する。
加算部４ａは、入力信号ＩＮに、係数ａ１〜ａ２ⁿ−１を印加する。係数ａ１〜ａ２ⁿ−１は、前述した第２の閾値である、−Ｖｒ（２^n-1−１）〜＋Ｖｒ（２^n-1−２）である。これによって、加算部４ａの出力は、２ⁿ−１個となる。

加算部４ｂは、加算部４ａの出力のそれぞれに対して、係数加算部４ｄの２つの出力をそれぞれ印加することで、２（２ⁿ−１）個の判定閾値を出力する。
調整値生成部４ｃは、過去の判定結果と、係数ｃ１，ｃ２とに基づき、２つの調整値を生成する。係数ｃ１，ｃ２は、前述した調整値の最小値（第３の閾値の分解能の半分）であり、ｗ／（２ⁿ−１）である。

係数加算部４ｄは、調整値生成部４ｃで生成された２つの調整値の一方に係数ｂ１を加算し、他方に係数ｂ２を加算する。
なお、係数ａ１〜ａ２ⁿ−１，ｂ１，ｂ２，ｃ１，ｃ２は、たとえば、図示しない制御部（プロセッサ）から供給されるか、レジスタなどの記憶部に予め格納されている。

閾値設定部４は、図１のような回路に限らない。他の例については後述する。
遅延部５は、選択部３の出力（入力信号ＩＮの判定結果）を適切なタイミングで、選択部３及び閾値設定部４に帰還させるために、クロック信号ｃｌｋに基づくタイミングで１ＵＩごとに入力信号ＩＮの判定結果を出力する。遅延部５の出力がＤＦＥ１の出力信号ＯＵＴとなる。なお、遅延部５は、なくてもよい。

以下、ＤＦＥ１の動作例を簡単に説明する。
ＤＦＥ１に、入力信号ＩＮが入力されると、閾値設定部４は、２ⁿ（２ⁿ−１）個の第３の閾値のうち、２（２ⁿ−１）個の判定閾値を、係数ｂ１，ｂ２と、過去の判定結果に基づく調整値とに基づき生成し、入力信号ＩＮに印加し、判定部２に供給する。これによって、２（２ⁿ−１）個の比較回路２ａ１〜２ａｋには、異なる判定閾値が設定されたことになる。

比較回路２ａ１〜２ａｋは、それぞれ、判定閾値が印加された入力信号ＩＮと、０との比較結果を出力する。たとえば、比較回路２ａ１〜２ａｋは、判定閾値が印加された入力信号ＩＮが、０以上のときは１を出力し、０より小さいときは−１を出力する。

選択部３は、遅延部５で遅延された入力信号ＩＮの過去の判定結果に基づき、比較回路２ａ１〜２ａｋのそれぞれから出力される比較結果の何れかを選択して、入力信号ＩＮの値の判定結果として出力する。たとえば選択部３は、過去の判定結果が２^n-1以上のとき、図１のＡの範囲で生成された判定閾値に基づく比較を行う比較回路の出力を選択し、過去の判定結果が２^n-1より小さいとき、Ｂの範囲で生成された判定閾値に基づく比較を行う比較回路の出力を選択する。この場合、選択部３は、過去の判定結果を示す２ⁿ−１個の信号のうち、判定結果が２^n-1以上か２^n-1より小さいかを示す１つの信号を制御信号として用いる。他の２ⁿ−２の信号は、閾値設定部４で判定閾値を生成するために用いられる。

選択部３から出力される入力信号ＩＮの判定結果を示す２^ｎ−１個の信号は、遅延部５で遅延され、出力信号ＯＵＴとして出力される。
以上のようなＤＦＥ１は、値の数とＩＳＩの大きさに基づいた２^ｎ（２^ｎ−１）の第３の閾値のうち、判定閾値として用いるものを、上記のような平均値と、過去の判定結果に基づく調整値とに基づき選択的に生成する。これによって、比較回路２ａ１〜２ａｋの数を、２^ｎ（２^ｎ−１）ではなく２（２^ｎ−１）に少なくすることができる。そのため、ｎの数が増えることによる比較回路２ａ１〜２ａｋによる消費電力の増加を抑制できるとともに、比較回路２ａ１〜２ａｋを駆動するための回路の消費電力の増加も抑制できる。つまり、ＤＦＥ１における消費電力及びＤＦＥ１を含む装置の消費電力の増加を抑制できる。

以下ｎ＝２の場合、つまり、４値のＰＡＭ（ＰＡＭ４）の入力信号の値を判定するＤＦＥの例を説明する。
図２は、ｎ＝２のときの第１の実施の形態のＤＦＥの一例を示す図である。

ＤＦＥ１０は、加算部１１，１２、判定部１３、選択部１４、係数加算部１５ａ，１５ｂ、調整値生成部１６ａ，１６ｂ、遅延部１７を有する。
加算部１１，１２は、図１の加算部４ａ，４ｂに相当する。判定部１３、選択部１４は、図１の判定部２、選択部３に相当する。係数加算部１５ａ，１５ｂは、図１の係数加算部４ｄに相当する。調整値生成部１６ａ，１６ｂは、図１の調整値生成部４ｃに相当し、遅延部１７は、図１の遅延部５に相当する。

加算部１１は、入力信号ＩＮに、係数ａ１〜ａ３を印加する。係数ａ１〜ａ３は、前述した第２の閾値である、＋Ｖｒ，０，−Ｖｒである。加算部１１は、加算器１１ａ，１１ｂ，１１ｃを有する。加算器１１ａは、入力信号ＩＮから係数ａ１を引く。加算器１１ｂは、入力信号ＩＮから係数ａ２を引く。加算器１１ｃは、入力信号ＩＮから係数ａ３を引く。

加算部１２は、加算部１１の出力のそれぞれに対して、係数加算部１５ａ，１５ｂの２つの出力をそれぞれ印加することで、入力信号ＩＮに６つの判定閾値が加えられた信号を出力する。加算部１２は、加算器１２ａ１，１２ａ２，１２ｂ１，１２ｂ２，１２ｃ１，１２ｃ２を有する。

加算器１２ａ１は、加算器１１ａの出力から、係数加算部１５ａの出力を引く。加算器１２ａ２は、加算器１１ａの出力から、係数加算部１５ｂの出力を引く。加算器１２ｂ１は、加算器１１ｂの出力から、係数加算部１５ａの出力を引く。加算器１２ｂ２は、加算器１１ｂの出力から、係数加算部１５ｂの出力を引く。加算器１２ｃ１は、加算器１１ｃの出力から、係数加算部１５ａの出力を引く。加算器１２ｃ２は、加算器１１ｃの出力から、係数加算部１５ｂの出力を引く。

判定部１３は、入力信号ＩＮが判定閾値以上か否かを判定するものであり、比較回路１３ａ１，１３ａ２，１３ｂ１，１３ｂ２，１３ｃ１，１３ｃ２を有する。比較回路１３ａ１〜１３ｃ２は、それぞれ、クロック信号ｃｌｋに基づくタイミングで、加算器１２ａ１〜１２ｃ２の出力信号と０との比較結果を出力する。比較回路１３ａ１〜１３ｃ２は、たとえば、加算器１２ａ１〜１２ｃ２の出力信号が０以上であれば、１を出力し、０より小さければ、−１を出力する。

選択部１４は、選択回路１４ａ，１４ｂ，１４ｃを有する。選択回路１４ａ，１４ｂ，１４ｃは、入力信号ＩＮの判定結果を示す３つの信号ｓ１，ｓ２，ｓ３のうち、信号ｓ２を制御信号として入力する。そして、選択回路１４ａ，１４ｂ，１４ｃは、信号ｓ２の値に基づいて、比較回路１３ａ１〜１３ｃ２のそれぞれから出力される比較結果の何れかを選択する。信号ｓ２が１のときは、選択回路１４ａは、比較回路１３ａ１の出力を選択し、選択回路１４ｂは、比較回路１３ｂ１の出力を選択し、選択回路１４ｃは、比較回路１３ｃ１の出力を選択する。信号ｓ２が−１のときは、選択回路１４ａは、比較回路１３ａ２の出力を選択し、選択回路１４ｂは、比較回路１３ｂ２の出力を選択し、選択回路１４ｃは、比較回路１３ｃ２の出力を選択する。

係数加算部１５ａは、加算器１５ａ１を有する。加算器１５ａ１は、調整値生成部１６ａで生成された調整値に係数ｂ１を加算して出力する。係数加算部１５ｂは、加算器１５ｂ１を有する。加算器１５ｂ１は、調整値生成部１６ｂで生成された調整値に係数ｂ２を加算して出力する。

調整値生成部１６ａは、乗算器１６ａ１を有する。乗算器１６ａ１は、信号ｓ１〜ｓ３のうち、信号ｓ１に、係数ｃ１を乗ずることで、調整値を生成する。調整値生成部１６ｂは、乗算器１６ｂ１を有する。乗算器１６ｂ１は、信号ｓ１〜ｓ３のうち、信号ｓ３に、係数ｃ２を乗ずることで、調整値を生成する。

遅延部１７は、遅延回路１７ａ，１７ｂ，１７ｃを有する。遅延回路１７ａ，１７ｂ，１７ｃは、たとえば、Ｄ型フリップフロップである。遅延回路１７ａは、選択回路１４ａから出力される値（１か−１）を受け、クロック信号ｃｌｋに基づくタイミングで信号ｓ１として出力する。遅延回路１７ｂは、選択回路１４ｂから出力される値を受け、クロック信号ｃｌｋに基づくタイミングで信号ｓ２として出力する。遅延回路１７ｃは、選択回路１４ｃから出力される値を受け、クロック信号ｃｌｋに基づくタイミングで信号ｓ３として出力する。

以下、ＤＦＥ１０の動作例を説明する。
なお、入力信号ＩＮと出力信号ＯＵＴ（信号ｓ１〜ｓ３）の関係は、以下のようになるものとする。

図３は、ｎ＝２のＤＦＥの入出力の関係を示す図である。
入力信号ＩＮが３を示すとき、信号ｓ１〜ｓ３は全て１である。入力信号ＩＮが２を示すとき、信号ｓ１が−１であり、信号ｓ２，ｓ３が１である。入力信号ＩＮが１を示すとき、信号ｓ１，ｓ２が−１であり、信号ｓ３が１である。入力信号ＩＮが０を示すとき、信号ｓ１〜ｓ３は全て−１である。

ＤＦＥ１０は、４値がＰＡＭされた入力信号ＩＮの値を判定するものであるため、前述した第２の閾値は３つとなる。さらに、各第２の閾値に、４値のそれぞれに対応したＩＳＩの大きさに基づくオフセット値が加えられるため、判定閾値として用いられる第３の閾値の数は、１２である。

図４は、ＩＳＩの一例を示す図である。
横軸は時間［ＵＩ］を示し、縦軸は電圧［Ｖ］を示している。
図４では、入力信号ＩＮの値が、“０”、“３”、“０”と遷移したときに生じるＩＳＩの例が示されている。２番目の“０”となるＵＩに対して、１ＵＩ前の“３”（電圧＝ｗ０［Ｖ］）によるＩＳＩ（１ｓｔポストカーソル）の大きさ（電圧）が“ｗ［Ｖ］”となっている。

このように、あるＵＩでの入力信号の値の判定時に、１ＵＩ前の入力信号の値が“３”のときのＩＳＩの大きさを“ｗ”とし、“２”のときは“ｗ／３”、“１”のときは“−ｗ／３”、“０”のときは“−ｗ”とすると、第３の閾値は以下のようになる。

図５は、ｎ＝２のときの、１ＵＩ期間における入力信号ＩＮのアイパターンと、第２の閾値及び第３の閾値との関係の一例を示す図である。
図５の例では、第２の閾値は、−Ｖｒ，０，＋Ｖｒである。第３の閾値は、第２の閾値のそれぞれに対して、上記の４つのＩＳＩの大きさに基づくオフセット値が加えられた値である。すなわち、第３の閾値は、図５に示すように、−Ｖｒ−ｗ〜＋Ｖｒ＋ｗの１２個となる。また、図５では、第２の閾値である０に対して４つのオフセット値が加えられた値である第３の閾値のうち、０より大きい＋０＋ｗと＋０＋ｗ／３の平均値２ｗ／３と、０より小さい＋０−ｗ／３と＋０−ｗの平均値−２ｗ／３が示されている。なお、平均値と最も近い第３の閾値との差はｗ／３である。

ＤＦＥ１０では、上記の１２個の第３の閾値のうち比較回路１３ａ１〜１３ｃ２に設定される判定閾値が、過去の判定結果と各第２の閾値の上下の第３の閾値の平均値と調整値とに基づき、適切にＩＳＩの影響を抑制するために以下のように選択的に生成される。

図６は、１ＵＩ前の値が“３”であるときのＤＦＥの動作の一例を示す図である。
図２に示した係数ａ１〜ａ３として、図６では、第２の閾値である＋Ｖｒ，０，−Ｖｒが設定されている。また、係数ｂ１，ｂ２として、＋２ｗ／３，−２ｗ／３、係数ｃ１，ｃ２として、ｗ／３が設定されている。

判定部１３での判定時において、１ＵＩ前の値が“３”のとき、遅延回路１７ａ〜１７ｃから出力される信号ｓ１〜ｓ３は、全て“１”である。ｓ２＝１であるので、選択回路１４ａ〜１４ｃは、比較回路１３ａ１，１３ｂ１，１３ｃ１の出力を選択する。また、ｓ１＝１であるため、加算器１５ａ１の出力は、“ｗ”となるため、比較回路１３ａ１，１３ｂ１，１３ｃ１の判定閾値は、それぞれ、図５に示したような第３の閾値のうち、“＋Ｖｒ＋ｗ”，“＋０＋ｗ”，“−Ｖｒ＋ｗ”と設定される。

これによって、ＤＦＥ１０は、１ＵＩ前の値“３”に対して適切な判定閾値が設定された比較回路１３ａ１，１３ｂ１，１３ｃ１の判定結果を出力することになる。これらの判定閾値は、１ＵＩ前の値が“３”のときのＩＳＩ（１ｓｔポストカーソル）の大きさに基づくオフセット電圧（＝ｗ）が、第２の閾値に加えられたものであるためである。

図７は、１ＵＩ前の値が“２”であるときのＤＦＥの動作の一例を示す図である。
係数ａ１〜ａ３，ｂ１，ｂ２，ｃ１，ｃ２は、図６と同様の値が設定されている。
判定部１３での判定時において、１ＵＩ前の値が“２”のとき、遅延回路１７ａ〜１７ｃから出力される信号ｓ１〜ｓ３は、ｓ１＝−１、ｓ２＝１、ｓ３＝１である。ｓ２＝１であるので、選択回路１４ａ〜１４ｃは、比較回路１３ａ１，１３ｂ１，１３ｃ１の出力を選択する。また、ｓ１＝−１であるため、加算器１５ａ１の出力は、“ｗ／３”となるため、比較回路１３ａ１，１３ｂ１，１３ｃ１の判定閾値は、それぞれ、図５に示したような第３の閾値のうち、“＋Ｖｒ＋ｗ／３”，“＋０＋ｗ／３”，“−Ｖｒ＋ｗ／３”と設定される。

これによって、ＤＦＥ１０は、１ＵＩ前の値“２”に対して適切な判定閾値が設定された比較回路１３ａ１，１３ｂ１，１３ｃ１の判定結果を出力することになる。これらの判定閾値は、１ＵＩ前の値が“２”のときのＩＳＩ（１ｓｔポストカーソル）の大きさに基づくオフセット電圧（＝ｗ／３）が、第２の閾値に加えられたものであるためである。

図８は、１ＵＩ前の値が“１”であるときのＤＦＥの動作の一例を示す図である。
係数ａ１〜ａ３，ｂ１，ｂ２，ｃ１，ｃ２は、図６と同様の値が設定されている。
判定部１３での判定時において、１ＵＩ前の値が“１”のとき、遅延回路１７ａ〜１７ｃから出力される信号ｓ１〜ｓ３は、ｓ１＝−１、ｓ２＝−１、ｓ３＝１である。ｓ２＝−１であるので、選択回路１４ａ〜１４ｃは、比較回路１３ａ２，１３ｂ２，１３ｃ２の出力を選択する。また、ｓ３＝１であるため、加算器１５ｂ１の出力は、“−ｗ／３”となるため、比較回路１３ａ１，１３ｂ１，１３ｃ１の判定閾値は、それぞれ、図５に示したような第３の閾値のうち、“＋Ｖｒ−ｗ／３”，“＋０−ｗ／３”，“−Ｖｒ−ｗ／３”と設定される。

これによって、ＤＦＥ１０は、１ＵＩ前の値“１”に対して適切な判定閾値が設定された比較回路１３ａ１，１３ｂ１，１３ｃ１の判定結果を出力することになる。これらの判定閾値は、１ＵＩ前の値が“１”のときのＩＳＩ（１ｓｔポストカーソル）の大きさに基づくオフセット電圧（＝−ｗ／３）が、第２の閾値に加えられたものであるためである。

図９は、１ＵＩ前の値が“０”であるときのＤＦＥの動作の一例を示す図である。
係数ａ１〜ａ３，ｂ１，ｂ２，ｃ１，ｃ２は、図６と同様の値が設定されている。
判定部１３での判定時において、１ＵＩ前の値が“０”のとき、遅延回路１７ａ〜１７ｃから出力される信号ｓ１〜ｓ３は、全て−１である。ｓ２＝−１であるので、選択回路１４ａ〜１４ｃは、比較回路１３ａ２，１３ｂ２，１３ｃ２の出力を選択する。また、ｓ３＝−１であるため、加算器１５ｂ１の出力は、“−ｗ”となるため、比較回路１３ａ１，１３ｂ１，１３ｃ１の判定閾値は、それぞれ、図５に示したような第３の閾値のうち、“＋Ｖｒ−ｗ”，“＋０−ｗ”，“−Ｖｒ−ｗ”と設定される。

これによって、ＤＦＥ１０は、１ＵＩ前の値“０”に対して適切な判定閾値が設定された比較回路１３ａ１，１３ｂ１，１３ｃ１の判定結果を出力することになる。これらの判定閾値は、１ＵＩ前の値が“０”のときのＩＳＩ（１ｓｔポストカーソル）の大きさに基づくオフセット電圧（＝−ｗ）が、第２の閾値に加えられたものであるためである。

次に、ｎ＝３の場合、つまり、８値のＰＡＭの入力信号の値を判定するＤＦＥの例を説明する。
図１０、図１１は、ｎ＝３のときの第１の実施の形態のＤＦＥの一例を示す図である。

ＤＦＥ２０は、加算部２１，２２、判定部２３、選択部２４、係数加算部２５ａ，２５ｂ、調整値生成部２６ａ，２６ｂ、遅延部２７を有する。
加算部２１，２２、判定部２３、選択部２４、遅延部２７は、それぞれ、図２に示したＤＦＥ１０の加算部１１，１２、判定部１３、選択部１４、遅延部１７と同様の機能を有しているが、ＰＡＭされる値の数が８となるため、その分、回路要素が増えている。

加算部２１は、入力信号ＩＮに、前述した第２の閾値である、＋Ｖｒ３，＋Ｖｒ２，＋Ｖｒ１，０，−Ｖｒ１，−Ｖｒ２，−Ｖｒ３を印加する。加算部２１は、加算器２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇを有する。

加算器２１ａは、入力信号ＩＮから＋Ｖｒ３を引く。加算器２１ｂは、入力信号ＩＮから＋Ｖｒ２を引く。加算器２１ｃは、入力信号ＩＮから＋Ｖｒ１を引く。加算器２１ｄは、入力信号ＩＮから０を引く。加算器２１ｅは、入力信号ＩＮから−Ｖｒ１を引く。加算器２１ｆは、入力信号ＩＮから−Ｖｒ２を引く。加算器２１ｇは、入力信号ＩＮから−Ｖｒ３を引く。

加算部２２は、加算部２１の出力のそれぞれに対して、係数加算部２５ａ，２５ｂから出力される２つの出力信号ｄ１，ｄ２をそれぞれ印加することで、入力信号ＩＮに１４個の判定閾値が加えられた信号を出力する。加算部２２は、加算器２２ａ１，２２ａ２，２２ｂ１，２２ｂ２，２２ｃ１，２２ｃ２，２２ｄ１，２２ｄ２，２２ｅ１，２２ｅ２，２２ｆ１，２２ｆ２，２２ｇ１，２２ｇ２を有する。加算器２２ａ１〜２２ｇ２のそれぞれの動作については、図２に示したＤＦＥの加算器１２ａ１〜１２ｃ２の動作と同じであるため、説明を省略する。

判定部２３は、入力信号ＩＮが判定閾値以上か否かを判定するものであり、比較回路２３ａ１，２３ａ２，２３ｂ１，２３ｂ２，２３ｃ１，２３ｃ２，２３ｄ１，２３ｄ２，２３ｅ１，２３ｅ２，２３ｆ１，２３ｆ２，２３ｇ１，２３ｇ２を有する。比較回路２３ａ１〜２３ｇ２は、それぞれ、クロック信号ｃｌｋに基づくタイミングで、加算器２２ａ１〜２２ｇ２の出力信号と０との比較結果を出力する。比較回路２３ａ１〜２３ｇ２は、たとえば、加算器２２ａ１〜２２ｇ２の出力信号が０以上であれば、１を出力し、０より小さければ、−１を出力する。

選択部２４は、選択回路２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇを有する。選択回路２４ａ〜２４ｇは、入力信号ＩＮの過去の判定結果を示す７つの信号ｓ１，ｓ２，ｓ３，ｓ４，ｓ５，ｓ６，ｓ７のうち、信号ｓ４を制御信号として入力する。そして、選択回路２４ａ〜２４ｇは、信号ｓ４の値に基づいて、比較回路２３ａ１〜２３ｇ２のそれぞれから出力される比較結果の何れかを選択する。

ｓ４＝１のときは、選択回路２４ａ〜２４ｇは、比較回路２３ａ１，２３ｂ１，２３ｃ１，２３ｄ１，２３ｅ１，２３ｆ１，２３ｇ１の出力を選択する。信号ｓ４＝−１のときは、選択回路２４ａ〜２４ｇは、比較回路２３ａ２，２３ｂ２，２３ｃ２，２３ｄ２，２３ｅ２，２３ｆ２，２３ｇ２の出力を選択する。

図１１に示すように、係数加算部２５ａは、加算器２５ａ１を有する。加算器２５ａ１は、調整値生成部２６ａで生成された調整値に係数ｂ１を加算して出力信号ｄ１として出力する。係数加算部２５ｂは、加算器２５ｂ１を有する。加算器２５ｂ１は、調整値生成部２６ｂで生成された調整値に係数ｂ２を加算して出力信号ｄ２として出力する。

調整値生成部２６ａは、乗算器２６ａ１，２６ａ２，２６ａ３、加算器２６ａ４を有する。乗算器２６ａ１〜２６ａ３は、信号ｓ１〜ｓ７のうち、信号ｓ１〜ｓ３のそれぞれに、係数ｃ１を乗ずる。加算器２６ａ４は、乗算器２６ａ１〜２６ａ３での乗算結果を加算することで、調整値を生成する。調整値生成部２６ｂは、乗算器２６ｂ１，２６ｂ２，２６ｂ３、加算器２６ｂ４を有する。乗算器２６ｂ１〜２６ｂ３は、信号ｓ１〜ｓ７のうち、信号ｓ５〜ｓ７のそれぞれに、係数ｃ２を乗ずる。加算器２６ｂ４は、乗算器２６ｂ１〜２６ｂ３での乗算結果を加算することで、調整値を生成する。

図１０に示すように、遅延部２７は、遅延回路２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅ，２７ｆ，２７ｇを有する。遅延回路２７ａ〜２７ｇは、選択回路２４ａ〜２４ｇから出力される値（１か−１）を受け、クロック信号ｃｌｋに基づくタイミングで信号ｓ１〜ｓ７として出力する。

上記のような、ＤＦＥ２０では、入力信号ＩＮと出力信号ＯＵＴ（信号ｓ１〜ｓ７）の関係は、たとえば、以下のようになる。
図１２は、ｎ＝３のＤＦＥの入出力の関係の一例を示す図である。

入力信号ＩＮが７を示すとき、信号ｓ１〜ｓ７は全て１である。入力信号ＩＮが１小さくなるごとに、信号ｓ１から順に−１になっていき、入力信号ＩＮが０を示すとき、信号ｓ１〜ｓ７は全て−１となる。

ＤＦＥ２０は、８値がＰＡＭされた入力信号ＩＮの値を判定するものであるため、前述した第２の閾値は７つとなる。さらに、各第２の閾値に、８値のそれぞれに対応したＩＳＩの大きさに基づくオフセット値が加えられるため、判定閾値として用いられる第３の閾値の数は、５６である。

あるＵＩでの入力信号の値の判定時に、１ＵＩ前の入力信号の値が“０”〜“７”のときのＩＳＩの大きさを−ｗ，−５ｗ／７，−３ｗ／７，−ｗ／７，＋ｗ／７，＋３ｗ／７，＋５ｗ／７，＋ｗとすると、第３の閾値は以下のようになる。

図１３は、ｎ＝３のときの、１ＵＩ期間における入力信号ＩＮのアイパターンと、第２の閾値及び第３の閾値との関係の一例を示す図である。
図１３の例では、第２の閾値は、−Ｖｒ３〜＋Ｖｒ３の７つである。第３の閾値である、−Ｖｒ３−ｗ〜＋Ｖｒ３＋ｗは、第２の閾値のそれぞれに対して、上記の８つのＩＳＩの大きさに基づくオフセット値が加えられた値である。また、図１３では、第２の閾値である０に対して８つのオフセット値が加えられた値である第３の閾値のうち、０より大きい＋０＋ｗ／７〜＋０＋ｗの平均値４ｗ／７と、０より小さい＋０−ｗ／７〜＋０−ｗの平均値−４ｗ／７が示されている。なお、平均値と最も近い第３の閾値との差はｗ／７である。

詳細な説明を省略するが、図１１に示した係数ｃ１，ｃ２をｗ／７とし、係数ｂ１を４ｗ／７、係数ｂ２を−４ｗ／７とすることで、図１３に示す５６個の第３の閾値のうち比較回路２３ａ１〜２３ｇ２に設定される判定閾値が適切に生成される。つまり、ＤＦＥ２０は、１ＵＩ前の値に応じて適切な判定閾値が設定された比較回路２３ａ１〜２３ｇ２の判定結果を出力することになる。

以上のように、ＤＦＥ１０，２０は、入力信号ＩＮに変調されている値の数とＩＳＩの大きさに基づいた１２または５６個の第３の閾値のうち、判定閾値として用いるものを、上記のような平均値と、過去の判定結果に基づく調整値とに基づき選択的に生成する。これによって、ｎ＝２の場合は、比較回路１３ａ１〜１３ｃ２の数を、１２個ではなく６個にすることができる。ｎ＝３の場合は、比較回路２３ａ１〜２３ｇ２の数を、５６個ではなく、１４個にすることができる。そのため、入力信号ＩＮに変調されている値の数が増えることによる比較回路による消費電力の増加を抑制できるとともに、比較回路を駆動するための回路の消費電力の増加も抑制できる。つまり、ＤＦＥ１０，２０における消費電力及びＤＦＥ１０，２０を含む装置の消費電力の増加を抑制できる。また、比較回路数を減らせるため、回路面積の増加を抑制できる。

さらに、ＤＦＥ１０，２０に含まれる比較回路１３ａ１〜１３ｃ２，２３ａ１〜２３ｇ２の判定閾値の変動量は、従来のダイレクト帰還型のＤＦＥに含まれる比較回路と比べて小さい。たとえば、ＤＦＥ１０の、比較回路１３ｂ１に設定される判定閾値は、図５に示した第３の閾値のうち、＋０＋ｗと＋０＋ｗ／３の２つであり、その変動量は、２ｗ／３である。これに対して、ＰＡＭ４に対応したタップ数が１のダイレクト帰還型のＤＦＥでは、比較回路の数が３つと少ないが、１２個の判定閾値のうち４つずつを、比較回路のそれぞれが変更して用いることになり、判定閾値の変動量は２ｗと大きい。

つまり、本実施の形態のＤＦＥ１０，２０では、ダイレクト帰還型のＤＦＥよりも高いデータレートの入力信号ＩＮに対応できる。
（第２の実施の形態）
図１４は、第２の実施の形態のＤＦＥの一例を示す図である。

図１に示した第１の実施の形態のＤＦＥ１と同様の要素については、同一符号が付されている。
第２の実施の形態のＤＦＥ３０は、閾値設定部３１が、第１の実施の形態のＤＦＥ１の閾値設定部４と異なっている。

閾値設定部３１は、加算部３１ａ，３１ｂ、調整値生成部４ｃを有している。
加算部３１ａは、入力信号ＩＮに対して、係数ａ１〜ａ２ⁿ−１を印加するだけでなく、前述した係数ｂ１，ｂ２も印加する機能を有する。すなわち加算部３１ａは、図１に示した加算部４ａと係数加算部４ｄの機能をあわせもつ。これにより、加算部３１ａは２（２ⁿ−１）個の信号を出力する。

加算部３１ｂは、加算部３１ａの出力の半分に対して、調整値生成部４ｃの２つの出力の一方を印加し、加算部３１ａの出力の残り半分に、調整値生成部４ｃの２つの出力の他方を印加する。これによって、加算部３１ｂは、入力信号ＩＮに２（２ⁿ−１）個の判定閾値を印加した信号を出力する。

図１５は、ｎ＝２のときの第２の実施の形態のＤＦＥの一例を示す図である。図２に示したＤＦＥ１０と同様の要素については、同一符号が付されている。
ＤＦＥ４０において、加算部４１は、加算器４１ａ１，４１ａ２，４１ｂ１，４１ｂ２，４１ｃ１，４１ｃ２を有する。加算器４１ａ１は、入力信号ＩＮからａ１＋ｂ１を引く。加算器４１ａ２は、入力信号ＩＮからａ１＋ｂ２を引く。加算器４１ｂ１は、入力信号ＩＮからａ２＋ｂ１を引く。加算器４１ｂ２は、入力信号ＩＮからａ２＋ｂ２を引く。加算器４１ｃ１は、入力信号ＩＮからａ３＋ｂ１を引く。加算器４１ｃ２は、入力信号ＩＮからａ３＋ｂ２を引く。なお、上記のａ１＋ｂ１，ａ１＋ｂ２などの値は、たとえば、図示しない制御部（プロセッサ）から供給されるか、予めレジスタなどの記憶部に格納されている。

加算部４２は、加算器４２ａ１，４２ａ２，４２ｂ１，４２ｂ２，４２ｃ１，４２ｃ２を有する。加算器４２ａ１は、加算器４１ａ１の出力から、調整値生成部１６ａで生成された調整値を引く。加算器４２ａ２は、加算器４１ａ２の出力から、調整値生成部１６ｂで生成された調整値を引く。加算器４２ｂ１は、加算器４１ｂ１の出力から、調整値生成部１６ａで生成された調整値を引く。加算器４２ｂ２は、加算器４１ｂ２の出力から、調整値生成部１６ｂで生成された調整値を引く。加算器４２ｃ１は、加算器４１ｃ１の出力から、調整値生成部１６ａで生成された調整値を引く。加算器４２ｃ２は、加算器４１ｃ２の出力から、調整値生成部１６ｂで生成された調整値を引く。

これによって、加算部４２は、入力信号ＩＮに６つの判定閾値を印加した信号を出力する。
図２のＤＦＥ１０と同様、係数ａ１〜ａ３を、＋Ｖｒ，０，−Ｖｒ、係数ｂ１，ｂ２を＋２ｗ／３，−２ｗ／３、係数ｃ１，ｃ２をｗ／３とすることで、図５に示した１２個の第３の閾値から、６つの判定閾値が比較回路１３ａ１〜１３ｃ２に設定される。

上記のような第２の実施の形態のＤＦＥ３０，４０によれば、第１の実施の形態のＤＦＥ１，１０，２０と同様の効果が得られる。さらに、第２の実施の形態のＤＦＥ３０，４０によれば、帰還経路の回路数が少なくなる。たとえば、図２に示したＤＦＥ１０は、帰還経路に加算器１５ａ１，１５ｂ１を含むが、図１５に示したＤＦＥ４０ではそれらを含まない。このため、より高速な動作が可能となる。

（第３の実施の形態）
図１６は、第３の実施の形態のＤＦＥの一例を示す図である。
図１４に示した第２の実施の形態のＤＦＥ３０と同様の要素については、同一符号が付されている。

第３の実施の形態のＤＦＥ５０は、閾値設定部５１と判定部５２が、第２の実施の形態のＤＦＥ３０の閾値設定部３１と判定部２と異なっている。
前述のように、判定部２の比較回路２ａ１〜２ａｋは、クロック信号ｃｌｋに基づくタイミングで、０と判定閾値が加えられた入力信号ＩＮとを比較することで、等価的に、入力信号ＩＮと判定閾値との比較結果を出力する。これに対して、第３の実施の形態のＤＦＥ５０の判定部５２では、判定閾値の変更機能をもつ比較回路５２ａ１〜５２ａｋが用いられている。

比較回路５２ａ１〜５２ａｋは、加算部３１ａで入力信号ＩＮに係数ａ１〜ａ２ⁿ−１，ｂ１，ｂ２が印加された信号を受け、調整値生成部４ｃで生成された調整値に基づき、２（２ⁿ−１）個の判定閾値が設定される。

図１７は、ｎ＝２のときの第３の実施の形態のＤＦＥの一例を示す図である。図１５に示したＤＦＥ４０と同様の要素については、同一符号が付されている。
ＤＦＥ６０において、判定部６１は、比較回路６１ａ１，６１ａ２，６１ｂ１，６１ｂ２，６１ｃ１，６１ｃ２を有している。

比較回路６１ａ１では、加算器４１ａ１で入力信号ＩＮからａ１＋ｂ１が引かれた信号と、調整値生成部１６ａで生成された調整値とに基づき、判定閾値が設定される。比較回路６１ａ２では、加算器４１ａ２で入力信号ＩＮからａ１＋ｂ２が引かれた信号と、調整値生成部１６ｂで生成された調整値とに基づき、判定閾値が設定される。比較回路６１ｂ１では、加算器４１ｂ１で入力信号ＩＮからａ２＋ｂ１が引かれた信号と、調整値生成部１６ａで生成された調整値とに基づき、判定閾値が設定される。比較回路６１ｂ２では、加算器４１ｂ２で入力信号ＩＮからａ２＋ｂ２が引かれた信号と、調整値生成部１６ｂで生成された調整値とに基づき、判定閾値が設定される。比較回路６１ｃ１では、加算器４１ｃ１で入力信号ＩＮからａ３＋ｂ１が引かれた信号と、調整値生成部１６ａで生成された調整値とに基づき、判定閾値が設定される。比較回路６１ｃ２では、加算器４１ｃ２で入力信号ＩＮからａ３＋ｂ２が引かれた信号と、調整値生成部１６ｂで生成された調整値とに基づき、判定閾値が設定される。

図２のＤＦＥ１０と同様、係数ａ１〜ａ３を、＋Ｖｒ，０，−Ｖｒ、係数ｂ１，ｂ２を＋２ｗ／３，−２ｗ／３、係数ｃ１，ｃ２をｗ／３とすることで、図５に示した１２個の第３の閾値から、６つの判定閾値が比較回路６１ａ１〜６１ｃ２において設定される。

上記のような第３の実施の形態のＤＦＥ５０，６０によれば、第２の実施の形態のＤＦＥ３０，４０と同様の効果が得られる。
なお、図１に示した第１の実施の形態のＤＦＥ１でも、比較回路２ａ１〜２ａｋが判定閾値の変更機能をもっている場合には、係数加算部４ｄの出力信号を比較回路２ａ１〜２ａｋに供給し、判定閾値が変更されるようにしてもよい。なお、その場合、加算部４ｂが不要となる。

（第４の実施の形態）
図１８は、第４の実施の形態のＤＦＥの一例を示す図である。
図１６に示した第３の実施の形態のＤＦＥ５０と同様の要素については、同一符号が付されている。

第４の実施の形態のＤＦＥ７０は、閾値設定部５１と判定部５２と選択部３と、これらと同様の要素である、閾値設定部７１、判定部７２、選択部７３を有しており、２並列の時間インターリーブ方式で処理を行う。なお、ＤＦＥ７０は、図１６に示したような遅延部５を有していないが、遅延部５を有していてもよい。

閾値設定部７１は、加算部７１ａと調整値生成部７１ｂを有しており、それぞれ、加算部３１ａ，調整値生成部４ｃと同様の機能を有する。加算部７１ａは、入力信号ＩＮに対して、係数ａ１〜ａ２ⁿ−１，ｂ１，ｂ２を印加する。調整値生成部７１ｂは、選択部３から出力される過去の判定結果の一部のビット（２ⁿ−２ビット）と、係数ｃ１，ｃ２に基づき調整値を生成する。

判定部７２は、判定部５２の比較回路５２ａ１〜５２ａｋと同様の機能をもつ、比較回路７２ａ１〜７２ａｋを有している。なお、時間インターリーブ方式を実現するために、判定部５２の比較回路５２ａ１〜５２ａｋと、比較回路７２ａ１〜７２ａｋとには、位相の異なるクロック信号ｃｌｋ１，ｃｌｋ２が入力されており、比較タイミングが異なっている。

たとえば、クロック信号ｃｌｋ１の位相を基準（０度）とすると、クロック信号ｃｌｋ２は、クロック信号ｃｌｋ１に対して１８０度の位相差がある。
選択部７３は、選択部３から出力される判定結果の１ビットを制御信号として入力して、その制御信号に基づき、比較回路７２ａ１〜７２ａｋから出力される２（２ⁿ−１）の信号のうち、２ⁿ−１を選択して出力信号ＯＵＴ２として出力する。

選択部３は、選択部７３から出力される判定結果の１ビットを制御信号として入力して、その制御信号に基づき、比較回路５２ａ１〜５２ａｋから出力される２（２ⁿ−１）の信号のうち、２ⁿ−１を選択して出力信号ＯＵＴ１として出力する。

閾値設定部５１の調整値生成部４ｃは、選択部７３から出力される判定結果の一部のビット（２ⁿ−２ビット）と、係数ｃ１，ｃ２に基づき調整値を生成する。
図１９は、ｎ＝２のときの第４の実施の形態のＤＦＥの一例を示す図である。図１７に示したＤＦＥ６０と同様の要素については、同一符号が付されている。

図１９に示すＤＦＥ８０では、加算部４１、判定部６１、選択部１４、調整値生成部１６ａ，１６ｂと、これらと同様の要素である加算部８１、判定部８２、選択部８３、調整値生成部８４ａ，８４ｂを有している。

加算部８１は、加算器８１ａ１，８１ａ２，８１ｂ１，８１ｂ２，８１ｃ１，８１ｃ２を有しており、それぞれ、加算器４１ａ１〜４１ｃ２と同じ演算を行う。
判定部８２は、比較回路８２ａ１，８２ａ２，８２ｂ１，８２ｂ２，８２ｃ１，８２ｃ２を有しており、それぞれ、比較回路６１ａ１〜６１ｃ２と同様の処理を行う。なお、時間インターリーブ方式を実現するために、比較回路６１ａ１〜６１ｃ２と、比較回路８２ａ１〜８２ｃ２とには、位相の異なるクロック信号ｃｌｋ１，ｃｌｋ２が入力されており、比較タイミングが異なっている。

たとえば、クロック信号ｃｌｋ１の位相を基準（０度）とすると、クロック信号ｃｌｋ２は、クロック信号ｃｌｋ１に対して１８０度の位相差がある。
選択部８３は、選択回路８３ａ，８３ｂ，８３ｃを有しており、それぞれ、選択回路１４ａ〜１４ｃと同様の機能をもつ。ただ、選択回路８３ａ〜８３ｃは、選択回路１４ｂから出力される信号ｓ２を制御信号として入力する。そして選択回路８３ａ〜８３ｃは、制御信号に基づき、比較回路８２ａ１〜８２ｃ２から出力される６つの信号のうち、３つを選択して信号ｓ１ａ，ｓ２ａ，ｓ３ａを含む出力信号ＯＵＴ２として出力する。選択部１４の選択回路１４ａ〜１４ｃは、選択回路８３ｂから出力される信号ｓ２ａを制御信号として入力する。そして選択回路１４ａ〜１４ｃは、制御信号に基づき、比較回路６１ａ１〜６１ｃ２から出力される６つの信号のうち、３つを選択して信号ｓ１，ｓ２，ｓ３を含む出力信号ＯＵＴ１として出力する。

調整値生成部８４ａは、乗算器８４ａ１を有し、信号ｓ１に、係数ｃ１を乗ずることで、調整値を生成する。調整値生成部８４ｂは、乗算器８４ｂ１を有し、信号ｓ３に、係数ｃ２を乗ずることで、調整値を生成する。一方、調整値生成部１６ａは、信号ｓ１ａに、係数ｃ１を乗ずることで調整値を生成し、調整値生成部１６ｂは、信号ｓ３ａに、係数ｃ２を乗ずることで調整値を生成する。

上記のようなＤＦＥ８０では、比較回路６１ａ１〜６１ｃ２に設定される判定閾値は、信号ｓ１ａ，ｓ３ａに基づき調整され、比較回路８２ａ１〜８２ｃ２に設定される判定閾値は、信号ｓ１，ｓ３に基づき調整される。そして、出力信号ＯＵＴ１，ＯＵＴ２がクロック信号ｃｌｋ１，ｃｌｋ２に基づくタイミングで交互に出力される。

上記のような第４の実施の形態のＤＦＥ７０，８０によれば、第３の実施の形態のＤＦＥ５０，６０と同様の効果が得られる。また、ＤＦＥ７０，８０のように、２並列で処理を行うことで、クロック信号ｃｌｋ１，ｃｌｋ２が、ＤＦＥ５０，６０を動作させるクロック信号ｃｌｋと同じ周波数であっても、より高速な入力信号ＩＮの値を判定できるようになる。

なお、上記の説明では、第３の実施の形態のＤＦＥ５０，６０を２並列の時間インターリーブ方式に対応した回路に変更した例を示した。第１の実施の形態及び第２の実施の形態のＤＦＥ１，１０，２０，３０，４０についても同様に、２並列の時間インターリーブ方式に対応した回路に変更することができる。

また、２並列に限らず、３並列以上の時間インターリーブ方式に対応した回路とすることも可能である。
（第５の実施の形態）
図２０は、第５の実施の形態のＤＦＥの一例を示す図である。

図１６に示した第３の実施の形態のＤＦＥ５０と同様の要素については、同一符号が付されている。
第５の実施の形態のＤＦＥ９０は、２タップ型のＤＦＥである。

ＤＦＥ９０において、閾値設定部９１の加算部９１ａは、ｎ値の入力信号ＩＮに対して係数ｅ１〜ｅｍを加算する。係数ｅ１〜ｅｍは、前述した係数ａ１〜ａ２ⁿ−１のそれぞれに、各タップに対応した第３の閾値の平均値に基づく係数を加えたものであり、２タップの場合は、ｍ＝８（２ⁿ−１）である。

判定部９２は、判定閾値の変更機能をもつ、比較回路９２ａ１〜９２ａｍを有している。
比較回路９２ａ１〜９２ａｍでは、加算部９１ａで入力信号ＩＮに係数ｅ１〜ｅｍが印加された信号と、調整値生成部４ｃで生成された調整値とに基づき、８（２ⁿ−１）個の判定閾値が設定される。

選択部９３は、遅延部９４で遅延された入力信号ＩＮの値の判定結果を制御信号として入力する。さらに、選択部９３は、遅延部９４，９５で遅延された入力信号ＩＮの値の判定結果を制御信号として入力する。そして、選択部９３は、これらの制御信号に基づき、比較回路９２ａ１〜９２ａｍのそれぞれから出力される比較結果の何れかを選択して、入力信号ＩＮの値の判定結果として出力する。選択部９３は、遅延部９５から出力される判定結果を示す２^ｎ−１個の信号のうち、判定結果が２^ｎ−１以上か２^ｎ−１より小さいかを示す１つの信号を制御信号として用いる。他の２^ｎ−２の信号は、閾値設定部９１で判定閾値を生成するために用いられる。

遅延部９４，９５は、たとえば、Ｄ型フリップフロップを有し、クロック信号ｃｌｋに基づくタイミングで１ＵＩごとに入力信号ＩＮの判定結果を出力する。遅延部９５の出力がＤＦＥ９０の出力信号ＯＵＴとなる。

図２１は、ｎ＝２のときの第５の実施の形態のＤＦＥの一例を示す図である。図１７に示したＤＦＥ６０と同様の要素については、同一符号が付されている。
加算部１０１は、加算器１０１ａ〜１０１ｘを有し、それぞれ、入力信号ＩＮから係数ｅ１〜ｅ２４の何れか１つを引く。

判定部１０２は、比較回路１０２ａ〜１０２ｘを有し、加算器１０１ａ〜１０１ｘで入力信号ＩＮから係数ｅ１〜ｅ２４が引かれた信号と、調整値生成部１６ａで生成された調整値とに基づき決まる判定閾値と、入力信号ＩＮとの比較結果を出力する。

選択部１０３は、選択回路１０３ａ〜１０３ｕを有している。
選択回路１０３ａ〜１０３ｌは、遅延部１０５の出力である入力信号ＩＮの値の判定結果を示す３つの信号ｓ１，ｓ２，ｓ３のうち、信号ｓ２を制御信号として入力する。そして、選択回路１０３ａ〜１０３ｌは、信号ｓ２の値に基づいて、比較回路１０２ａ〜１０２ｘのそれぞれから出力される比較結果の何れかを選択する。

選択回路１０３ｍ，１０３ｏ，１０３ｑは、遅延部１０４の出力である信号ｓ１ｄ，ｓ２ｄ，ｓ３ｄのうち、信号ｓ１ｄを制御信号として入力する。そして、選択回路１０３ｍ，１０３ｏ，１０３ｑは、信号ｓ１ｄの値に基づいて、選択回路１０３ａ，１０３ｂの一方、選択回路１０３ｅ，１０３ｆの一方、選択回路１０３ｉ，１０３ｊの一方、の出力を選択する。たとえば、選択回路１０３ｍは、信号ｓ１ｄ＝１のときは、選択回路１０３ａの出力を選択し、信号ｓ１ｄ＝−１のときは、選択回路１０３ｂの出力を選択する。

選択回路１０３ｎ，１０３ｐ，１０３ｒは、信号ｓ１ｄ，ｓ２ｄ，ｓ３ｄのうち、信号ｓ３ｄを制御信号として入力する。そして、選択回路１０３ｎ，１０３ｐ，１０３ｒは、信号ｓ３ｄの値に基づいて、選択回路１０３ｃ，１０３ｄの一方、選択回路１０３ｇ，１０３ｈの一方、選択回路１０３ｋ，１０３ｌの一方、の出力を選択する。たとえば、選択回路１０３ｎは、信号ｓ３ｄ＝１のときは、選択回路１０３ｃの出力を選択し、信号ｓ３ｄ＝−１のときは、選択回路１０３ｄの出力を選択する。

選択回路１０３ｓ，１０３ｔ，１０３ｕは、信号ｓ１ｄ，ｓ２ｄ，ｓ３ｄのうち、信号ｓ２ｄを制御信号として入力する。そして、選択回路１０３ｓ，１０３ｔ，１０３ｕは、信号ｓ２ｄの値に基づいて、選択回路１０３ｍ，１０３ｎの一方、選択回路１０３ｏ，１０３ｐの一方、選択回路１０３ｑ，１０３ｒの一方、の出力を選択する。たとえば、選択回路１０３ｓは、信号ｓ２ｄ＝１のときは、選択回路１０３ｍの出力を選択し、信号ｓ２ｄ＝−１のときは、選択回路１０３ｎの出力を選択する。

遅延部１０４は、遅延回路（図２１では“ｄｅｌａｙ”と表記されている）１０４ａ，１０４ｂ，１０４ｃを有する。遅延回路１０４ａ〜１０４ｃは、たとえば、Ｄ型フリップフロップであり、クロック信号ｃｌｋに基づくタイミングで１ＵＩごとに、選択回路１０３ｓ，１０３ｔ，１０３ｕの出力である入力信号ＩＮの判定結果（信号ｓ１ｄ，ｓ２ｄ，ｓ３ｄ）を出力する。

遅延部１０５は、遅延回路（図２１では“ｄｅｌａｙ”と表記されている）１０５ａ，１０５ｂ，１０５ｃを有する。遅延回路１０５ａ〜１０５ｃは、たとえば、Ｄ型フリップフロップであり、信号ｓ１ｄ〜ｓ３ｄを受け、クロック信号ｃｌｋに基づくタイミングで１ＵＩごとに、信号ｓ１，ｓ２，ｓ３を出力する。

以上のような、２タップ型のＤＦＥ９０，１００においても、第３の実施の形態のＤＦＥ５０，６０と同様の効果が得られる。
なお、上記の説明では、第３の実施の形態のＤＦＥ５０，６０を２タップ型のＤＦＥに変更した例を示した。第１，第２及び第４の実施の形態のＤＦＥ１，１０，２０，３０，４０，７０，８０についても同様に、２タップ型のＤＦＥに変更することができる。

また、２タップ型に限らず、３タップ型以上のＤＦＥに変更することも可能である。
（受信回路）
上記のようなＤＦＥ１〜１００は、たとえば、以下のような受信回路に適用できる。

図２２は、受信回路の一例を示す図である。
受信回路１１０は、受信部１１１、イコライザ１１２、ＤＦＥ１１３、デコーダ１１４、デマルチプレクサ１１５、クロック再生回路１１６を有している。

受信部１１１は、入力信号ＩＮを受信し、イコライザ１１２は、入力信号ＩＮに対して等化処理を行う。
ＤＦＥ１１３は、前述したＤＦＥ１〜１００の何れかが適用され、入力信号ＩＮの値の判定結果を出力する。

デコーダ１１４は、ＤＦＥ１１３から出力される信号ｓ１〜ｓ３をデコードし、デマルチプレクサ１１５は、デコード結果を逆多重化して出力データ信号Ｄ_Oとして出力する。
また、クロック再生回路１１６は、出力データ信号Ｄ_Oに基づき、クロック信号ｃｌｋを再生してＤＦＥ１１３に供給する。

このような受信回路１１０のＤＦＥ１１３として、前述したＤＦＥ１〜１００を用いることで、受信回路１１０の消費電力を低減できる。ＤＦＥ１１３の比較回路の数を抑えられるため比較回路の消費電力及び、比較回路を駆動するクロック再生回路１１６などの消費電力も抑えられるためである。

以上、実施の形態に基づき、本発明のＤＦＥ及び受信回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
たとえば、入力信号ＩＮが差動入力信号のときは、差動入力信号の各値を判定するような回路構成とすることができる。

１ 判定帰還型等化回路（ＤＦＥ）
２ 判定部
２ａ１〜２ａｋ 比較回路
３ 選択部
４ 閾値設定部
４ａ，４ｂ 加算部
４ｃ 調整値生成部
４ｄ 係数加算部
５ 遅延部

Claims (5)

1. ４値以上の値がパルス振幅変調された入力信号と、複数の第１の閾値との比較結果を出力する複数の比較回路と、
   第１のタイミングにおいて、前記第１のタイミングよりも前の第２のタイミングでの前記入力信号の前記値の判定結果に基づき、前記複数の比較回路のそれぞれから出力される前記比較結果の何れかを選択することで、前記入力信号の前記値を判定する選択部と、
   前記値の数に基づく数の第２の閾値のそれぞれに対して前記値のそれぞれに対応した符号間干渉の大きさに基づくオフセット値が加えられた複数の第３の閾値のうち、前記第２の閾値よりも大きい第３の閾値の第１の平均値、及び前記第２の閾値よりも小さい第３の閾値の第２の平均値のそれぞれに基づく２つの第１の係数と、前記第２の閾値のそれぞれとを前記入力信号に印加するとともに、前記判定結果に基づく調整値を、前記入力信号にさらに印加するか、前記複数の比較回路に設定することで、前記第２の閾値のそれぞれについて、前記第１の平均値及び前記第２の平均値のそれぞれから前記調整値の大きさ分ずれた、前記複数の第１の閾値を生成する閾値設定部と、
   を有することを特徴とする判定帰還型等化回路。
2. 前記閾値設定部は、
   前記判定結果と、前記複数の第３の閾値の分解能の半分の大きさである第２の係数とに基づき前記調整値を生成する調整値生成部と、
   前記第２の閾値を前記入力信号に印加し複数の第１の出力信号を出力する第１の加算部と、
   前記調整値に、前記２つの第１の係数を加えて、２つの第２の出力信号を出力する第２の加算部と、
   前記複数の第１の出力信号のそれぞれに、２つの前記第２の出力信号を印加して前記複数の比較回路に供給する第３の加算部と、
   を有することを特徴とする請求項１に記載の判定帰還型等化回路。
3. 前記閾値設定部は、
   前記判定結果と、前記複数の第３の閾値の分解能の半分の大きさである第２の係数とに基づき前記調整値を生成する調整値生成部と、
   前記第２の閾値と、前記２つの第１の係数とに基づく複数の第３の係数を前記入力信号に印加して複数の第１の出力信号を出力する第１の加算部と、
   前記複数の第１の出力信号のそれぞれに前記調整値を印加して、前記複数の比較回路に供給する第２の加算部と、
   を有することを特徴とする請求項１に記載の判定帰還型等化回路。
4. 前記閾値設定部は、
   前記判定結果と、前記複数の第３の閾値の分解能の半分の大きさである第２の係数とに基づき前記調整値を生成し、前記調整値を前記複数の比較回路に供給する調整値生成部と、
   前記第２の閾値と、前記２つの第１の係数とに基づく複数の第３の係数を前記入力信号に印加して、前記複数の比較回路に供給する加算部と、
   を有することを特徴とする請求項１に記載の判定帰還型等化回路。
5. ４値以上の値がパルス振幅変調された入力信号を受信する受信部と、
   前記入力信号と、複数の第１の閾値との比較結果を出力する複数の比較回路と、第１のタイミングにおいて、前記第１のタイミングよりも前の第２のタイミングでの前記入力信号の前記値の判定結果に基づき、前記複数の比較回路のそれぞれから出力される前記比較結果の何れかを選択することで、前記入力信号の前記値を判定する選択部と、前記値の数に基づく数の第２の閾値のそれぞれに対して前記値のそれぞれに対応した符号間干渉の大きさに基づくオフセット値が加えられた複数の第３の閾値のうち、前記第２の閾値よりも大きい第３の閾値の第１の平均値、及び前記第２の閾値よりも小さい第３の閾値の第２の平均値のそれぞれに基づく２つの第１の係数と、前記第２の閾値のそれぞれとを前記入力信号に印加するとともに、前記判定結果に基づく調整値を、前記入力信号にさらに印加するか、前記複数の比較回路に設定することで、前記第２の閾値のそれぞれについて、前記第１の平均値及び前記第２の平均値のそれぞれから前記調整値の大きさ分ずれた、前記複数の第１の閾値を生成する閾値設定部と、を含む判定帰還型等化回路と、
   を有することを特徴とする受信回路。
   

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