JP2020048060A - 半導体集積回路、受信装置、及び通信システム - Google Patents

Abstract

【課題】一つの実施形態は、低消費電力でデータを復元することに適した半導体集積回路、受信装置、及び通信システムを提供することを目的とする。【解決手段】一つの実施形態によれば、第１の信号ラインと第２の信号ラインと第１のコンパレータとを有する半導体集積回路が提供される。第２の信号ラインは、第１の信号ラインと差動対を構成する。第１のコンパレータは、第１の信号ラインが電気的に接続された第１の入力ノードと第１の参照電圧が電気的に接続された第２の入力ノードと第２の信号ラインが電気的に接続された第３の入力ノードと第２の参照電圧が電気的に接続された第４の入力ノードとを有する。【選択図】図３

Description

本実施形態は、半導体集積回路、受信装置、及び通信システムに関する。

差動構成を有する半導体集積回路では、差動信号を受け、差動信号からデータを復元することがある。このとき、低消費電力でデータを復元することが望まれる。

特開２００９−２３１９５４号公報 特開２０１７−１１８３９４号公報 特開２０１７−４１８２５号公報

一つの実施形態は、低消費電力でデータを復元することに適した半導体集積回路、受信装置、及び通信システムを提供することを目的とする。

一つの実施形態によれば、第１の信号ラインと第２の信号ラインと第１のコンパレータとを有する半導体集積回路が提供される。第２の信号ラインは、第１の信号ラインと差動対を構成する。第１のコンパレータは、第１の信号ラインが電気的に接続された第１の入力ノードと第１の参照電圧が電気的に接続された第２の入力ノードと第２の信号ラインが電気的に接続された第３の入力ノードと第２の参照電圧が電気的に接続された第４の入力ノードとを有する。

図１は、実施形態にかかる半導体集積回路が適用された通信システムの構成を示す図である。 図２は、実施形態における差動信号を示す波形図である。 図３は、実施形態における半導体集積回路の構成を示す回路図である。 図４は、実施形態における振幅絶対値判定用のコンパレータの構成を示す回路図である。 図５は、実施形態における極性判定用のコンパレータの構成を示す回路図である。 図６は、実施形態におけるＳＲラッチの構成を示す回路図である。 図７は、実施形態におけるサンプラの動作を示す図である。 図８は、実施形態の変形例における半導体集積回路の構成を示す回路図である。 図９は、実施形態の変形例における振幅絶対値判定用のコンパレータの構成を示す回路図である。 図１０は、実施形態の変形例における極性判定用のコンパレータの構成を示す回路図である。 図１１は、実施形態の他の変形例における半導体集積回路の構成を示す回路図である。 図１２は、実施形態の他の変形例における参照電圧生成回路の構成を示す回路図である。

以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体集積回路は、例えば、有線通信を行う通信システムに用いられる。例えば、半導体集積回路１が適用される通信システム４００は、図１に示すように構成される。図１は、半導体集積回路１が適用された通信システム４００の構成を示す図である。

通信システム４００は、送信装置１００、受信装置２００、及び有線通信路３００を有する。送信装置１００及び受信装置２００は、有線通信路３００を介して通信可能に接続されている。送信装置１００は、所定のデータを有線通信路３００経由で受信装置２００へ送信する。有線通信路３００は、差動で構成され、Ｐ側通信路３０１及びＮ側通信路３０２を有する。受信装置２００は、所定のデータを有線通信路３００経由で送信装置１００から受信する。受信装置２００は、受信ノード２００ａ，２００ｂ、半導体集積回路１、クロックデータリカバリ（ＣＤＲ）回路２０２、及び内部回路２０４を有する。受信ノード２００ａ，２００ｂには、有線通信路３００が接続可能である。半導体集積回路１は、受信ノード２００ａ，２００ｂの出力側に配されている。

半導体集積回路１は、アナログフロントエンド（ＡＦＥ）４、サンプラ２、及び制御回路３を有する。

ＡＦＥ４は、プルアップ抵抗４ａ，４ｂ、カップリングキャパシタ４ｃ，４ｄ、等化回路４ｅ、及びドライバ４ｆを有する。等化回路４ｅは、ＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）処理を行い、例えば有線通信路３００の減衰特性の逆特性に対応したゲイン特性で信号の等化を行う。ドライバ４ｆは、等化された信号を駆動してサンプラ２側へ伝達する。

サンプラ２は、ＡＦＥ２０１から差動の信号を受け、制御回路３から制御信号を受ける。サンプラ２は、制御信号を用いて、受信した信号に対応したデータの値を識別し、データの値の識別結果をＣＤＲ２０２及び内部回路２０４へ供給する。

この有線通信で主に使われる変調方式は振幅変調であり、ＮＲＺなどの２値変調方式が採用されることがある。ＮＲＺでは、帯域を増やす方向で伝送レート増が実現され得るが、通信路の制約により別手段の検討がされている。その一つに振幅方向に多値のデータを乗せる多値振幅変調方式（例えば、４値振幅変調方式：ＰＡＭ４）が挙げられる。その際、受信装置２００におけるサンプラ２は、「データが取り得る状態数−１」個の閾値判定を実行することでデータを識別できる。ＰＡＭ４の場合、振幅方向に乗せられたデータを３個の閾値判定で識別できる。

サンプラの構成方法として、例えば、「データが取り得る状態数−１」個のコンパレータを用いてサンプラを構成する第１の方法が考えられる。ＰＡＭ４の場合、３個のコンパレータでサンプラが構成され得る。第１の方法では、データが取り得る状態数が増えるに従い、サンプラを構成するコンパレータ数が増えるので、消費電力とサンプラ前段のＡＦＥ２０１における処理負荷とが指数的に増大し電力効率低減の要因となり得る。

一方、サンプラ２が受ける差動信号φＤ_Ｐ，φＤ_Ｎは、図２に示すように、データの値（すなわち、４値０（ＬＶ１），１（ＬＶ２），２（ＬＶ３），３（ＬＶ４）のいずれであるか）に応じて図２（ａ）、図（ｂ）に示すように変化し得る。図２（ａ）、図（ｂ）は、それぞれ、差動信号を示す波形図であり、差分信号φΔＤ（＝φＤ_Ｐ−φＤ_Ｎ）における振幅の中央値が０とされる。すなわち、図２（ａ）に示すように、差動信号φＤ_Ｐ，φＤ_Ｎの振幅の絶対値がＶ_ＲＥＦＨより小さいか否かを見ることで、例えば差動信号φＤ_Ｐの信号レベルがＬＶ２，ＬＶ３であるのかＬＶ１，ＬＶ４であるのかを特定できる。また、図２（ｂ）に示すように、差動信号φＤ_Ｐ，φＤ_Ｎの極性が（−，＋）であるのか（＋，−）であるのかを見ることで、例えば差動信号φＤ_Ｐの信号レベルがＬＶ１，ＬＶ２であるのかＬＶ３，ＬＶ４であるのかを特定できる。

そこで、本実施形態では、半導体集積回路１において、極性判定用のコンパレータと振幅絶対値判定用のコンパレータとを用いてサンプラ２を構成することで、サンプラ動作に使用されるコンパレータ数を低減し低消費電力化を図る。

具体的には、半導体集積回路１は、図３に示すように構成され得る。図３は、半導体集積回路１の構成を示す図である。図３では、図示の簡略化のため、ＡＦＥ４の図示が省略されている。半導体集積回路１は、前述のように、ＡＦＥ４、サンプラ２、及び制御回路３を有する。サンプラ２は、信号ラインＬ_Ｐ、信号ラインＬ_Ｎ、コンパレータ２１、コンパレータ２２、信号ラインＬ_ＡＰ、信号ラインＬ_ＡＮ、信号ラインＬ_ＰＰ、信号ラインＬ_ＰＮ、ＳＲラッチ２３、ＳＲラッチ２４、出力ラインＬ_ＡＯ、及び出力ラインＬ_ＰＯを有する。制御回路３は、制御部３３、参照電圧生成回路３１、及び参照電圧生成回路３２を有する。

サンプラ２において、コンパレータ２１は、振幅絶対値判定用のコンパレータであり、コンパレータ２２は、極性判定用のコンパレータである。制御回路３における参照電圧生成回路３１は、振幅絶対値判定用の参照電圧を生成してコンパレータ２１へ供給し、制御回路３における参照電圧生成回路３２は、極性判定用の参照電圧を生成してコンパレータ２２へ供給する。コンパレータ２１は、サンプラ２に入力される差動信号φＤ_Ｐ，φＤ_Ｎに対して、振幅絶対値判定用の参照電圧を用いた判定を行い、振幅絶対値判定結果である差動信号φＶ_ＡＰ，φＶ_ＡＮをＳＲラッチ２３へ供給する。ＳＲラッチ２３は、差動信号φＶ_ＡＰ，φＶ_ＡＮをそれぞれセット入力（Ｖｉｎｐ）、リセット入力（Ｖｉｎｎ）としてラッチした結果（Ｖｏｕｔｐ）を振幅信号φＶ_Ａとして出力する。コンパレータ２２は、サンプラ２に入力される差動信号φＤ_Ｐ，φＤ_Ｎに対して、極性判定用の参照電圧を用いた判定を行い、極性判定結果である差動信号φＶ_ＰＰ，φＶ_ＰＮをＳＲラッチ２４へ供給する。ＳＲラッチ２４は、差動信号φＶ_ＰＰ，φＶ_ＰＮをそれぞれセット入力（Ｖｉｎｐ）、リセット入力（Ｖｉｎｎ）としてラッチした結果（Ｖｏｕｔｐ）を極性信号φＶ_Ｐとして出力する。

これにより、振幅絶対値判定結果と極性判定結果とを受けたＣＤＲ２０２は、データの値を復元でき、復元されたデータの値を用いてクロックφＣＫを再生してサンプラ２及び内部回路２０４へ供給できる。また、振幅絶対値判定結果と極性判定結果とを受けた内部回路２０４は、データの値を復元でき、復元されたデータの値とクロックφＣＫとを用いた処理を行うことができる。

より具体的には、制御回路３において、制御部３３は、参照電圧生成回路３１及び参照電圧生成回路３２にそれぞれ制御信号を供給してそれぞれ制御する。

参照電圧生成回路３１は、入力ノード３１ａ、入力ノード３１ｂ、出力ノード３１ｐ、及び出力ノード３１ｎを有する。参照電圧生成回路３１は、差動アンプで構成することができる。参照電圧生成回路３１は、差動アンプで構成された場合、入力ノード３１ａ、入力ノード３１ｂ、出力ノード３１ｐ、及び出力ノード３１ｎがそれぞれ非反転入力ノード、反転入力ノード、非反転出力ノード、反転出力ノードとされ、非反転出力ノード及び反転入力ノードの間に第１のフィードバック抵抗（図示せず）が電気的に接続され、反転出力ノード及び非反転入力ノードの間に第２のフィードバック抵抗（図示せず）が電気的に接続されて構成され得る。参照電圧生成回路３１は、入力ノード３１ａ及び入力ノード３１ｂに供給された制御信号の差分に応じて、出力ノード３１ｐからコンパレータ２１へ参照電圧φＶ_ＲＨを出力し、出力ノード３１ｎからコンパレータ２１へ参照電圧φＶ_ＲＬを出力する。参照電圧φＶ_ＲＨは、正の電位レベルＶ_ＲＥＦＨ（図２（ａ）参照）を有する。参照電圧φＶ_ＲＬは、負の電位レベルＶ_ＲＥＦＬ（≒−Ｖ_ＲＥＦＨ、図２（ａ）参照）を有する。

参照電圧生成回路３２は、入力ノード３２ａ、入力ノード３２ｂ、出力ノード３２ｐ、及び出力ノード３２ｎを有する。参照電圧生成回路３２は、差動アンプで構成することができる。参照電圧生成回路３２は、差動アンプで構成された場合、入力ノード３２ａ、入力ノード３２ｂ、出力ノード３２ｐ、及び出力ノード３２ｎがそれぞれ非反転入力ノード、反転入力ノード、非反転出力ノード、反転出力ノードとされ、非反転出力ノード及び反転入力ノードの間に第１のフィードバック抵抗（図示せず）が電気的に接続され、反転出力ノード及び非反転入力ノードの間に第２のフィードバック抵抗（図示せず）が電気的に接続されて構成され得る。参照電圧生成回路３２は、入力ノード３２ａ及び入力ノード３２ｂに供給された制御信号の差分に応じて、出力ノード３２ｐからコンパレータ２２へ参照電圧φＶ_Ｒ０１を出力し、出力ノード３２ｎからコンパレータ２２へ参照電圧φＶ_Ｒ０２を出力する。参照電圧φＶ_Ｒ０１は、参照電圧φＶ_ＲＨと参照電圧φＶ_ＲＬとの間の値を有し、電位レベルＶ_ＲＥＦ０（≒０、図２（ｂ）参照）を有する。参照電圧φＶ_Ｒ０２は、電位レベルＶ_ＲＥＦ０（≒０、図２（ｂ）参照）を有する。電位レベルＶ_ＲＥＦ０は、電位レベルＶ_ＲＥＦＨと電位レベルＶ_ＲＥＦＬとの間の電位レベルである。すなわち、参照電圧φＶ_Ｒ０１と参照電圧φＶ_Ｒ０１とはほぼ等しい電位レベルである。

サンプラ２において、信号ラインＬ_Ｐは、ＡＦＥ４（図１参照）とコンパレータ２１及びコンパレータ２２との間に配されている。信号ラインＬ_Ｐは、一端がＡＦＥ４に電気的に接続され、他端がコンパレータ２１及びコンパレータ２２に電気的に接続されている。信号ラインＬ_Ｐは、差動におけるＰ側の信号を伝送する。

信号ラインＬ_Ｎは、ＡＦＥ４（図１参照）とコンパレータ２１及びコンパレータ２２との間に配されている。信号ラインＬ_Ｎは、一端がＡＦＥ４に電気的に接続され、他端がコンパレータ２１及びコンパレータ２２に電気的に接続されている。信号ラインＬ_Ｎは、差動におけるＰ側の信号を伝送する。信号ラインＬ_Ｐ及び信号ラインＬ_Ｎは、差動対を構成する。

コンパレータ２１は、信号ラインＬ_Ｐ，Ｌ_Ｎ及び参照電圧生成回路３１と信号ラインＬ_ＡＰ，Ｌ_ＡＮとの間に配されている。コンパレータ２１は、差動入力差動出力型の構成を有する。コンパレータ２１は、振幅絶対値判定用のコンパレータとして機能する。このため、コンパレータ２１は、信号ラインＬ_Ｐ，Ｌ_Ｎ及び参照電圧生成回路３１に対する入力側の接続構成が工夫されている。コンパレータ２１の入力側において、２つの信号入力ノードの一方が信号ラインに接続され他方が参照電圧生成回路に接続されており、２つの参照入力ノードの一方が信号ラインに接続され他方が参照電圧生成回路に接続されている。

コンパレータ２１は、信号入力ノード２１ａ、信号入力ノード２１ｂ、参照入力ノード２１ｃ、参照入力ノード２１ｄ、クロック入力ノード２１ｅ、出力ノード２１ｐ、出力ノード２１ｎを有する。

信号入力ノード２１ａは、信号ラインＬ_Ｐが電気的に接続されている。信号入力ノード２１ａは、信号ラインＬ_Ｐを介してＰ側の差動信号φＤ_Ｐを受ける。

信号入力ノード２１ｂは、参照電圧生成回路３１の出力ノード３１ｐが電気的に接続されている。信号入力ノード２１ｂは、参照電圧生成回路３１の出力ノード３１ｐから参照電圧φＶ_ＲＨを受ける。

参照入力ノード２１ｃは、信号ラインＬ_Ｎが電気的に接続されている。参照入力ノード２１ｃは、信号ラインＬ_Ｎを介してＮ側の差動信号φＤ_Ｎを受ける。

参照入力ノード２１ｄは、参照電圧生成回路３１の出力ノード３１ｎが電気的に接続されている。参照入力ノード２１ｄは、参照電圧生成回路３１の出力ノード３１ｎから参照電圧φＶ_ＲＬを受ける。

クロック入力ノード２１ｅは、ＣＤＲ２０２（図１参照）の出力側のノードが電気的に接続されている。クロック入力ノード２１ｅは、ＣＤＲ２０２からクロックφＣＫを受ける。

出力ノード２１ｐは、信号ラインＬ_ＡＰが電気的に接続されている。出力ノード２１ｐは、信号ラインＬ_ＡＰを介してＰ側の振幅信号φＶ_ＡＰを出力する。

出力ノード２１ｎは、信号ラインＬ_ＡＮが電気的に接続されている。出力ノード２１ｎは、信号ラインＬ_ＡＮを介してＮ側の振幅信号φＶ_ＡＮを出力する。信号ラインＬ_ＡＰ及び信号ラインＬ_ＡＮは、差動対を構成する。

例えば、コンパレータ２１は、図４に示すように構成され得る。図４は、振幅絶対値判定用のコンパレータ２１の構成を示す回路図である。

コンパレータ２１は、ＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６，ＮＭ７とＰＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４、ＰＭ５，ＰＭ６とを有する。

ＮＭＯＳトランジスタＮＭ１は、ゲートが信号入力ノード２１ａに電気的に接続され、ドレインがノードＮ１に電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ７のドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ１のゲートには、差動信号φＤ_Ｐが入力される。

ＮＭＯＳトランジスタＮＭ２は、ゲートが信号入力ノード２１ｂに電気的に接続され、ドレインがノードＮ２に電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ７のドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ２のゲートには、参照電圧φＶ_ＲＬが入力される。

ＮＭＯＳトランジスタＮＭ３は、ゲートが参照入力ノード２１ｃに電気的に接続され、ドレインがノードＮ１に電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ７のドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ３のゲートには、差動信号φＤ_Ｎが入力される。

ＮＭＯＳトランジスタＮＭ４は、ゲートが参照入力ノード２１ｄに電気的に接続され、ドレインがノードＮ２に電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ７のドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ４のゲートには、参照電圧φＶ_ＲＨが入力される。

ＮＭＯＳトランジスタＮＭ５は、ゲートが出力ノード２１ｎに電気的に接続され、ドレインが出力ノード２１ｐに電気的に接続され、ソースがノードＮ１に電気的に接続されている。

ＮＭＯＳトランジスタＮＭ６は、ゲートが出力ノード２１ｐに電気的に接続され、ドレインが出力ノード２１ｎに電気的に接続され、ソースがノードＮ２に電気的に接続されている。

ＮＭＯＳトランジスタＮＭ７は、ゲートがクロックノード２１ｅに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４の各ソースに電気的に接続され、ソースがグランド電位となるノードに電気的に接続されている。ＮＭＯＳトランジスタＮＭ７のゲートには、クロックφＣＫが入力される。

ＰＭＯＳトランジスタＰＭ１は、ゲートが出力ノード２１ｎに電気的に接続され、ドレインが出力ノード２１ｐに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ２は、ゲートが出力ノード２１ｐに電気的に接続され、ドレインが出力ノード２１ｎに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ３は、ゲートがクロックノード２１ｅに電気的に接続され、ドレインがノードＮ１に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。ＰＭＯＳトランジスタＰＭ３のゲートには、クロックφＣＫが入力される。

ＰＭＯＳトランジスタＰＭ４は、ゲートがクロックノード２１ｅに電気的に接続され、ドレインが出力ノード２１ｐに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。ＰＭＯＳトランジスタＰＭ４のゲートには、クロックφＣＫが入力される。

ＰＭＯＳトランジスタＰＭ５は、ゲートがクロックノード２１ｅに電気的に接続され、ドレインがノードＮ２に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。ＰＭＯＳトランジスタＰＭ５のゲートには、クロックφＣＫが入力される。

ＰＭＯＳトランジスタＰＭ６は、ゲートがクロックノード２１ｅに電気的に接続され、ドレインが出力ノード２１ｎに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。ＰＭＯＳトランジスタＰＭ６のゲートには、クロックφＣＫが入力される。

図３に戻って、コンパレータ２２は、信号ラインＬ_Ｐ，Ｌ_Ｎ及び参照電圧生成回路３２と信号ラインＬ_ＰＰ，Ｌ_ＰＮとの間に配されている。コンパレータ２２は、差動入力差動出力型の構成を有する。コンパレータ２２は、極性判定用のコンパレータとして機能する。コンパレータ２２は、信号入力ノード２２ａ、信号入力ノード２２ｂ、参照入力ノード２２ｃ、参照入力ノード２２ｄ、クロック入力ノード２２ｅ、出力ノード２２ｐ、出力ノード２２ｎを有する。

信号入力ノード２２ａは、信号ラインＬ_Ｐが電気的に接続されている。信号入力ノード２２ａは、信号ラインＬ_Ｐを介してＰ側の差動信号φＤ_Ｐを受ける。

信号入力ノード２２ｂは、信号ラインＬ_Ｎが電気的に接続されている。信号入力ノード２２ｂは、信号ラインＬ_Ｎを介してＮ側の差動信号φＤ_Ｎを受ける。

参照入力ノード２２ｃは、参照電圧生成回路３２の出力ノード３２ｐが電気的に接続されている。参照入力ノード２２ｃは、参照電圧生成回路３２の出力ノード３２ｐから参照電圧φＶ_Ｒ０１を受ける。

参照入力ノード２２ｄは、参照電圧生成回路３２の出力ノード３２ｎが電気的に接続されている。参照入力ノード２２ｄは、参照電圧生成回路３２の出力ノード３２ｎから参照電圧φＶ_Ｒ０２を受ける。

クロック入力ノード２２ｅは、ＣＤＲ２０２（図１参照）の出力側のノードが電気的に接続されている。クロック入力ノード２２ｅは、ＣＤＲ２０２からクロックφＣＫを受ける。

出力ノード２２ｐは、信号ラインＬ_ＰＰが電気的に接続されている。出力ノード２２ｐは、信号ラインＬ_ＰＰを介してＰ側の振幅信号φＶ_ＰＰを出力する。

出力ノード２２ｎは、信号ラインＬ_ＰＮが電気的に接続されている。出力ノード２２ｎは、信号ラインＬ_ＰＮを介してＮ側の振幅信号φＶ_ＰＮを出力する。信号ラインＬ_ＰＰ及び信号ラインＬ_ＰＮは、差動対を構成する。

例えば、コンパレータ２２は、図５に示すように構成され得る。図５は、極性判定用のコンパレータ２２の構成を示す回路図である。

コンパレータ２２は、ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２，ＮＭ１３，ＮＭ１４，ＮＭ１５，ＮＭ１６，ＮＭ１７とＰＭＯＳトランジスタＰＭ１１，ＰＭ１２，ＰＭ１３，ＰＭ１４、ＰＭ１５，ＰＭ１６とを有する。

ＮＭＯＳトランジスタＮＭ１１は、ゲートが信号入力ノード２２ａに電気的に接続され、ドレインがノードＮ３に電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ１７のドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ１１のゲートには、差動信号φＤ_Ｐが入力される。

ＮＭＯＳトランジスタＮＭ１２は、ゲートが信号入力ノード２２ｂに電気的に接続され、ドレインがノードＮ４に電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ１７のドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ１２のゲートには、差動信号φＤ_Ｎが入力される。

ＮＭＯＳトランジスタＮＭ１３は、ゲートが参照入力ノード２２ｃに電気的に接続され、ドレインがノードＮ３に電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ１７のドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ１３のゲートには、参照電圧φＶ_ＲＯ１が入力される。

ＮＭＯＳトランジスタＮＭ１４は、ゲートが参照入力ノード２２ｄに電気的に接続され、ドレインがノードＮ４に電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ１７のドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＭ１４のゲートには、参照電圧φＶ_ＲＯ２が入力される。

ＮＭＯＳトランジスタＮＭ１５は、ゲートが出力ノード２２ｐに電気的に接続され、ドレインが出力ノード２２ｎに電気的に接続され、ソースがノードＮ３に電気的に接続されている。

ＮＭＯＳトランジスタＮＭ１６は、ゲートが出力ノード２２ｎに電気的に接続され、ドレインが出力ノード２２ｐに電気的に接続され、ソースがノードＮ４に電気的に接続されている。

ＮＭＯＳトランジスタＮＭ１７は、ゲートがクロックノード２２ｅに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ１１，ＮＭ１２，ＮＭ１３，ＮＭ１４の各ソースに電気的に接続され、ソースがグランド電位となるノードに電気的に接続されている。ＮＭＯＳトランジスタＮＭ１７のゲートには、クロックφＣＫが入力される。

ＰＭＯＳトランジスタＰＭ１１は、ゲートが出力ノード２２ｐに電気的に接続され、ドレインが出力ノード２２ｎに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ１２は、ゲートが出力ノード２２ｎに電気的に接続され、ドレインが出力ノード２２ｐに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ１３は、ゲートがクロックノード２２ｅに電気的に接続され、ドレインがノードＮ３に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。ＰＭＯＳトランジスタＰＭ１３のゲートには、クロックφＣＫが入力される。

ＰＭＯＳトランジスタＰＭ１４は、ゲートがクロックノード２２ｅに電気的に接続され、ドレインが出力ノード２２ｎに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。ＰＭＯＳトランジスタＰＭ１４のゲートには、クロックφＣＫが入力される。

ＰＭＯＳトランジスタＰＭ１５は、ゲートがクロックノード２２ｅに電気的に接続され、ドレインがノードＮ４に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。ＰＭＯＳトランジスタＰＭ１５のゲートには、クロックφＣＫが入力される。

ＰＭＯＳトランジスタＰＭ１６は、ゲートがクロックノード２２ｅに電気的に接続され、ドレインが出力ノード２２ｐに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。ＰＭＯＳトランジスタＰＭ１６のゲートには、クロックφＣＫが入力される。

例えば、ＳＲラッチ２３は、図６に示すように構成され得る。図６は、ＳＲラッチ２３の構成の一例を示す回路図である。なお、ＳＲラッチ２３の構成について例示的に説明するが、ＳＲラッチ２４の構成は、ＳＲラッチ２３の構成と同様である。

ＳＲラッチ２３は、ＮＭＯＳトランジスタＮＭ２１，ＮＭ２２，ＮＭ２３，ＮＭ２４とＰＭＯＳトランジスタＰＭ２１，ＰＭ２２，ＰＭ２３，ＰＭ２４とを有する。

ＮＭＯＳトランジスタＮＭ２１は、ゲートがセット入力ノードＶｉｎｐに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ２３のソースに電気的に接続され、ソースがグランド電位となるノードに電気的に接続されている。

ＮＭＯＳトランジスタＮＭ２２は、ゲートがリセット入力ノードＶｉｎｎに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ２４のソースに電気的に接続され、ソースがグランド電位となるノードに電気的に接続されている。

ＮＭＯＳトランジスタＮＭ２３は、ゲートがＮ側出力ノードＶｏｕｔｎに電気的に接続され、ドレインがＰ側出力ノードＶｏｕｔｐに電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ２１のドレインに電気的に接続されている。

ＮＭＯＳトランジスタＮＭ２４は、ゲートがＰ側出力ノードＶｏｕｔｐに電気的に接続され、ドレインがＮ側出力ノードＶｏｕｔｎに電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ２２のドレインに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ２１は、ゲートがＮ側出力ノードＶｏｕｔｎに電気的に接続され、ドレインがＰ側出力ノードＶｏｕｔｐに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ２２は、ゲートがＰ側出力ノードＶｏｕｔｐに電気的に接続され、ドレインがＮ側出力ノードＶｏｕｔｎに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ２３は、ゲートがセット入力ノードＶｉｎｐに電気的に接続され、ドレインがＰ側出力ノードＶｏｕｔｐに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ２４は、ゲートがリセット入力ノードＶｉｎｎに電気的に接続され、ドレインがＮ側出力ノードＶｏｕｔｎに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

例えば、図２（ａ）に示す期間ＴＰ１では、φＤ_Ｐ＝ＬＶ１、φＤ_Ｎ＝ＬＶ４となるので、図５に示す構成では、
ＮＭ１１のゲート電圧＜ＮＭ１３のゲート電圧≒ＮＭ１４のゲート電圧＜ＮＭ１２のゲート電圧
となり、
ＮＭ１２のオン抵抗＜ＮＭ１３のオン抵抗≒ＮＭ１４のオン抵抗＜ＮＭ１１のオン抵抗
となるので、ノードＮ３に比べてノードＮ４が早くＬレベルへプルダウンされる。これにより、ノードＮ３，Ｎ４がそれぞれＨレベル、Ｌレベルになり、ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６の各ソースがそれぞれＨレベル、Ｌレベルになるので、出力ノード２２ｎ，２２ｐの電位がそれぞれＨレベル、Ｌレベルになる。すなわち、コンパレータは、極性が（φＤ_Ｐ，φＤ_Ｎ）＝（−，＋）であることを示す極性判定結果として、極性信号φＶ_Ｐ＝（φＶ_ＰＰ−φＶ_ＰＮ）＝（Ｌレベル−Ｈレベル）＝“０”を出力する。

また、図４に示す構成では、
ＮＭ１のゲート電圧＜ＮＭ２のゲート電圧＜ＮＭ４のゲート電圧＜ＮＭ３のゲート電圧
となり、
ＮＭ３のオン抵抗＜ＮＭ４のオン抵抗＜ＮＭ２のオン抵抗＜ＮＭ１のオン抵抗
となるので、ノードＮ２に比べてノードＮ１が早くＬレベルへプルダウンされる。これにより、ノードＮ１，Ｎ２がそれぞれＬレベル、Ｈレベルになり、ＮＭＯＳトランジスタＮＭ５，ＮＭ６の各ソースがそれぞれＬレベル、Ｈレベルになるので、出力ノード２１ｎ，２１ｐの電位がそれぞれＬレベル、Ｈレベルになる。すなわち、コンパレータは、振幅絶対値がＶ_ＲＥＦＨより大きいことを示す振幅絶対値判定結果として、振幅信号φＶ_Ａ＝（φＶ_ＡＰ−φＶ_ＡＮ）＝（Ｈレベル−Ｌレベル）＝“１”を出力する。

すなわち、サンプラ２は、図７に示すように、（極性信号φＶ_Ｐ、振幅信号φＶ_Ａ）＝（０，１）を、データの値０の識別結果として出力できる。図７は、サンプラ２の動作を示す図である。

例えば、図２（ａ）に示す期間ＴＰ２では、φＤ_Ｐ＝ＬＶ４、φＤ_Ｎ＝ＬＶ１となるので、図５に示す構成では、
ＮＭ１２のゲート電圧＜ＮＭ１３のゲート電圧≒ＮＭ１４のゲート電圧＜ＮＭ１１のゲート電圧
となり、
ＮＭ１１のオン抵抗＜ＮＭ１３のオン抵抗≒ＮＭ１４のオン抵抗＜ＮＭ１２のオン抵抗
となるので、ノードＮ４に比べてノードＮ３が早くＬレベルへプルダウンされる。これにより、ノードＮ３，Ｎ４がそれぞれＬレベル、Ｈレベルになり、ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６の各ソースがそれぞれＬレベル、Ｈレベルになるので、出力ノード２２ｎ，２２ｐの電位がそれぞれＬレベル、Ｈレベルになる。すなわち、コンパレータは、極性が（φＤ_Ｐ，φＤ_Ｎ）＝（＋，−）であることを示す極性判定結果として、極性信号φＶ_Ｐ＝（φＶ_ＰＰ−φＶ_ＰＮ）＝（Ｈレベル−Ｌレベル）＝“１”を出力する。

また、図４に示す構成では、
ＮＭ３のゲート電圧＜ＮＭ２のゲート電圧＜ＮＭ４のゲート電圧＜ＮＭ１のゲート電圧
となり、
ＮＭ１のオン抵抗＜ＮＭ４のオン抵抗＜ＮＭ２のオン抵抗＜ＮＭ３のオン抵抗
となるので、ノードＮ２に比べてノードＮ１が早くＬレベルへプルダウンされる。これにより、ノードＮ１，Ｎ２がそれぞれＬレベル、Ｈレベルになり、ＮＭＯＳトランジスタＮＭ５，ＮＭ６の各ソースがそれぞれＬレベル、Ｈレベルになるので、出力ノード２１ｎ，２１ｐの電位がそれぞれＬレベル、Ｈレベルになる。すなわち、コンパレータは、振幅絶対値がＶ_ＲＥＦＨより大きいことを示す振幅絶対値判定結果として、振幅信号φＶ_Ａ＝（φＶ_ＡＰ−φＶ_ＡＮ）＝（Ｈレベル−Ｌレベル）＝“１”を出力する。

すなわち、サンプラ２は、図７に示すように、（極性信号φＶ_Ｐ、振幅信号φＶ_Ａ）＝（１，１）をデータの値３の識別結果として出力できる。

例えば、図２（ａ）に示す期間ＴＰ３では、φＤ_Ｐ＝ＬＶ２、φＤ_Ｎ＝ＬＶ３となるので、図５に示す構成では、
ＮＭ１１のゲート電圧＜ＮＭ１３のゲート電圧≒ＮＭ１４のゲート電圧＜ＮＭ１２のゲート電圧
となり、
ＮＭ１２のオン抵抗＜ＮＭ１３のオン抵抗≒ＮＭ１４のオン抵抗＜ＮＭ１１のオン抵抗
となるので、ノードＮ３に比べてノードＮ４が早くＬレベルへプルダウンされる。これにより、ノードＮ３，Ｎ４がそれぞれＨレベル、Ｌレベルになり、ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６の各ソースがそれぞれＨレベル、Ｌレベルになるので、出力ノード２２ｎ，２２ｐの電位がそれぞれＨレベル、Ｌレベルになる。すなわち、コンパレータは、極性が（φＤ_Ｐ，φＤ_Ｎ）＝（−，＋）であることを示す極性判定結果として、極性信号φＶ_Ｐ＝（φＶ_ＰＰ−φＶ_ＰＮ）＝（Ｌレベル−Ｈレベル）＝“０”を出力する。

また、図４に示す構成では、
ＮＭ２のゲート電圧＜ＮＭ１のゲート電圧＜ＮＭ３のゲート電圧＜ＮＭ４のゲート電圧
となり、
ＮＭ４のオン抵抗＜ＮＭ３のオン抵抗＜ＮＭ１のオン抵抗＜ＮＭ２のオン抵抗
となるので、ノードＮ１に比べてノードＮ２が早くＬレベルへプルダウンされる。これにより、ノードＮ１，Ｎ２がそれぞれＨレベル、Ｌレベルになり、ＮＭＯＳトランジスタＮＭ５，ＮＭ６の各ソースがそれぞれＨレベル、Ｌレベルになるので、出力ノード２１ｎ，２１ｐの電位がそれぞれＨレベル、Ｌレベルになる。すなわち、コンパレータは、振幅絶対値がＶ_ＲＥＦＨより小さいことを示す振幅絶対値判定結果として、振幅信号φＶ_Ａ＝（φＶ_ＡＰ−φＶ_ＡＮ）＝（Ｌレベル−Ｈレベル）＝“０”を出力する。

すなわち、サンプラ２は、図７に示すように、（極性信号φＶ_Ｐ、振幅信号φＶ_Ａ）＝（０，０）を出力することで、等価的にデータの値１の識別結果を出力できる。

例えば、図２（ａ）に示す期間ＴＰ４では、φＤ_Ｐ＝ＬＶ３、φＤ_Ｎ＝ＬＶ２となるので、図５に示す構成では、
ＮＭ１２のゲート電圧＜ＮＭ１３のゲート電圧≒ＮＭ１４のゲート電圧＜ＮＭ１１のゲート電圧
となり、
ＮＭ１１のオン抵抗＜ＮＭ１３のオン抵抗≒ＮＭ１４のオン抵抗＜ＮＭ１２のオン抵抗
となるので、ノードＮ４に比べてノードＮ３が早くＬレベルへプルダウンされる。これにより、ノードＮ３，Ｎ４がそれぞれＬレベル、Ｈレベルになり、ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６の各ソースがそれぞれＬレベル、Ｈレベルになるので、出力ノード２２ｎ，２２ｐの電位がそれぞれＬレベル、Ｈレベルになる。すなわち、コンパレータは、極性が（φＤ_Ｐ，φＤ_Ｎ）＝（＋，−）であることを示す極性判定結果として、極性信号φＶ_Ｐ＝（φＶ_ＰＰ−φＶ_ＰＮ）＝（Ｈレベル−Ｌレベル）＝“１”を出力する。

また、図４に示す構成では、
ＮＭ２のゲート電圧＜ＮＭ３のゲート電圧＜ＮＭ１のゲート電圧＜ＮＭ４のゲート電圧
となり、
ＮＭ４のオン抵抗＜ＮＭ１のオン抵抗＜ＮＭ３のオン抵抗＜ＮＭ２のオン抵抗
となるので、ノードＮ１に比べてノードＮ２が早くＬレベルへプルダウンされる。これにより、ノードＮ１，Ｎ２がそれぞれＨレベル、Ｌレベルになり、ＮＭＯＳトランジスタＮＭ５，ＮＭ６の各ソースがそれぞれＨレベル、Ｌレベルになるので、出力ノード２１ｎ，２１ｐの電位がそれぞれＨレベル、Ｌレベルになる。すなわち、コンパレータは、振幅絶対値がＶ_ＲＥＦＨより小さいことを示す振幅絶対値判定結果として、振幅信号φＶ_Ａ＝（φＶ_ＡＰ−φＶ_ＡＮ）＝（Ｌレベル−Ｈレベル）＝“０”を出力する。

すなわち、サンプラ２は、図７に示すように、（極性信号φＶ_Ｐ、振幅信号φＶ_Ａ）＝（１，０）をデータの値２の識別結果として出力できる。

以上のように、本実施形態では、半導体集積回路１において、極性判定用のコンパレータと振幅絶対値判定用のコンパレータとを用いてサンプラ２を構成する。これにより、サンプラ動作に使用されるコンパレータ数を低減できるので、ＡＦＥ４からコンパレータへ並列接続される配線の本数が減り、配線へ充電すべき電荷の量も少なく抑えることができ、ＡＦＥ４の駆動負荷（ドライバ４ｆの駆動負荷）を低減できる。それとともに、サンプラ２自体で動作するコンパレータの数が減るので、その使用される電力を低減できる。したがって、半導体集積回路１を容易に低消費電力化できる。

なお、サンプラ２において、コンパレータ２１とコンパレータ２２とは、同じ回路構成を含んでもよい。

あるいは、コンパレータ２１の入力側において、信号入力ノード２１ａが参照電圧生成回路３１の出力ノード３１ｎに接続され、信号入力ノード２１ｂが信号ラインＬ_Ｎに接続され、参照入力ノード２１ｃが参照電圧生成回路３１の出力ノード３１ｐに接続され、参照入力ノード２１ｄが信号ラインＬ_Ｐに接続されていてもよい。

あるいは、図８に示すように、半導体集積回路１ｉのサンプラ２ｉにおいて、極性判定用のコンパレータ２２ｉと振幅絶対値判定用のコンパレータ２１ｉとは、差動入力シングル出力型の構成を有していてもよい。図８は、実施形態の変形例におけるサンプラ２ｉの構成を示す回路図である。

具体的には、コンパレータ２１ｉは、出力ノード２１ｐ、出力ノード２１ｎ（図３参照）に代えて出力ノード２１ｏを有する。出力ノード２１ｏは、出力ラインＬ_ＡＯが電気的に接続されている。出力ノード２１ｏは、出力ラインＬ_ＡＯを介して振幅信号φＶ_Ａを出力する。

コンパレータ２１ｉは、図９に示すように構成され得る。図９は、実施形態の変形例における振幅絶対値判定用のコンパレータ２１ｉの構成を示す回路図である。図４に示す構成において、Ｎ側の出力ノード２１ｎが省略され、Ｐ側の出力ノード２１ｐが出力ノード２１ｏとして残されることで、図９に示す構成が得られる。すなわち、コンパレータ２１ｉは、Ｐ側の差動信号φＶ_ＡＰに対応する信号を振幅信号φＶ_Ａとして出力する。

すなわち、コンパレータ２１ｉは、差動信号φＤ_Ｐ，φＤ_Ｎの振幅絶対値がＶ_ＲＥＦＨより大きい場合、振幅信号φＶ_Ａ＝（Ｈレベル）＝“１”を出力し、差動信号φＤ_Ｐ，φＤ_Ｎの振幅絶対値がＶ_ＲＥＦＨより小さい場合、振幅信号φＶ_Ａ＝（Ｌレベル）＝“０”を出力する。

また、図８に示すように、コンパレータ２２ｉは、出力ノード２２ｐ、出力ノード２２ｎ（図３参照）に代えて出力ノード２２ｏを有する。出力ノード２２ｏは、出力ラインＬ_ＰＯが電気的に接続されている。出力ノード２２ｏは、出力ラインＬ_ＰＯを介して極性信号φＶ_Ｐを出力する。

コンパレータ２２ｉは、図１０に示すように構成され得る。図１０は、実施形態の変形例における極性判定用のコンパレータ２２ｉの構成を示す回路図である。図５に示す構成において、Ｎ側の出力ノード２２ｎが省略され、Ｐ側の出力ノード２２ｐが出力ノード２２ｏとして残されることで、図１０に示す構成が得られる。すなわち、コンパレータ２２ｉは、Ｐ側の差動信号φＶ_ＰＰに対応する信号を極性信号φＶ_Ｐとして出力する。

すなわち、コンパレータ２２ｉは、差動信号φＤ_Ｐ，φＤ_Ｎの極性が（＋，−）である場合、極性信号φＶ_Ｐ＝（Ｈレベル）＝“１”を出力し、差動信号φＤ_Ｐ，φＤ_Ｎの極性が（−，＋）である場合、極性信号φＶ_Ｐ＝（Ｌレベル）＝“０”を出力する。

なお、サンプラ２は、図７に示すように、（極性信号、振幅信号）の組み合わせでデータの値の識別結果を出力可能である点は、実施形態と同様である。なお、図７に示した極性信号と振幅信号とに対するデータの値は一例であり、サンプラ動作に使用されるコンパレータ数を低減できる範囲内で他のデータの値をとり得る。

このように、半導体集積回路１ｉにおいて、極性判定用のコンパレータ２２ｉと振幅絶対値判定用のコンパレータ２１ｉとを用いてサンプラ２ｉを構成する。これにより、サンプラ動作に使用されるコンパレータ数を低減でき、半導体集積回路１ｉを容易に低消費電力化できる。

あるいは、コモンモードノイズを低減するための工夫がさらに追加されてもよい。例えば、半導体集積回路１ｊにおいて、差動信号φＤ_Ｐ，φＤ_Ｎにおけるコモンモード電圧を検出可能であるコモン電圧検出回路５は、差動対を構成する信号ラインＬ_Ｐ，Ｐ_Ｎに対して、図１１に示すように構成され得る。図１１は、実施形態の他の変形例における半導体集積回路１ｊの構成を示す回路図である。

コモン電圧検出回路５は、ＡＦＥ４とサンプラ２ｉとの間に電気的に接続され得る。コモン電圧検出回路５は、抵抗素子Ｒ１、抵抗素子Ｒ２、及びコモンノードＮｃを有する。抵抗素子Ｒ１は、一端が信号ラインＬ_Ｐに電気的に接続され、他端がコモンノードＮｃに電気的に接続されている。抵抗素子Ｒ２は、一端が信号ラインＬ_Ｎに電気的に接続され、他端がコモンノードＮｃに電気的に接続されている。抵抗素子Ｒ１及び抵抗素子Ｒ２の抵抗値が略均等である場合、抵抗分割により、コモンノードＮｃの電圧は、差動信号φＤ_Ｐ，φＤ_Ｎのコモンモード電圧に略等しくなり得る。

一方、制御回路３ｊは、コモンモードライン３４ｊをさらに有する。コモンモードライン３４ｊは、一端がコモン電圧検出回路５におけるコモンノードＮｃに電気的に接続され、他端が参照電圧生成回路（差動アンプ）３１ｊのコモンモード端子３１ｃに電気的に接続されている。コモンモード端子３１ｃは、参照電圧生成回路３１ｊ内で、入力ノード３１ａで受けた制御信号と入力ノード３１ｂで受けた制御信号とのそれぞれにコモンモード端子３１ｃで受けた電圧をオフセット電圧として加算するように構成されている。

例えば、参照電圧生成回路３１ｊは、図１２に示すように構成され得る。図１２は、参照電圧生成回路３１ｊの構成を示す回路図である。

参照電圧生成回路３１ｊは、ＮＭＯＳトランジスタＮＭ２１，ＮＭ２２，ＮＭ２３，ＮＭ２４と、ＰＭＯＳトランジスタＰＭ２１，ＰＭ２２，ＰＭ２３，ＰＭ２４、ＰＭ２５，ＰＭ２６と、抵抗素子Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５と、容量素子Ｃ２１，Ｃ２２と、電流源ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４，ＣＳ５を有する。

ＮＭＯＳトランジスタＮＭ２１は、ゲートが入力ノード３１ａに電気的に接続され、ドレインがノードＮ２１に電気的に接続され、ソースが電流源ＣＳ１を介してグランド電位となるノードに電気的に接続されている。ＮＭＯＳトランジスタＮＭ２１のゲートには、制御部３３からの制御信号が入力される。

ＮＭＯＳトランジスタＮＭ２２は、ゲートが入力ノード３１ｂに電気的に接続され、ドレインがノードＮ２２に電気的に接続され、ソースが電流源ＣＳ２を介してグランド電位となるノードに電気的に接続されている。ＮＭＯＳトランジスタＮＭ２２のゲートには、制御部３３からの制御信号が入力される。

ＮＭＯＳトランジスタＮＭ２３は、ゲートがコモンモード端子３１ｃに電気的に接続され、ドレインがＰＭＯＳトランジスタＰＭ２６のドレインに電気的に接続され、ソースが電流源ＣＳ５の一端及び抵抗素子Ｒ２５の一端に電気的に接続されている。ＮＭＯＳトランジスタＮＭ２３のゲートには、コモン電圧検出回路５で検出された電圧（≒コモンモード電圧）が入力される。

ＮＭＯＳトランジスタＮＭ２４は、ゲートが抵抗素子Ｒ２３の一端及び抵抗素子Ｒ２４の一端に電気的に接続され、ドレインがＰＭＯＳトランジスタＰＭ２５のドレインに電気的に接続され、ソースが電流源ＣＳ４の一端及び抵抗素子Ｒ２５の他端に電気的に接続されている。抵抗素子Ｒ２３の他端は、出力ノード３１ｐに電気的に接続され、抵抗素子Ｒ２４の他端は、出力ノード３１ｎに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ２１は、ゲートがノードＮ２１に電気的に接続され、ドレインが出力ノード３１ｐ、電流源ＣＳ１の一端及び容量素子Ｃ２１の一端に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。容量素子Ｃ２１の他端は、抵抗素子Ｒ２１の一端に電気的に接続され、抵抗素子Ｒ２１の他端は、ノードＮ２１に電気的に接続されている。

ＰＭＯＳトランジスタＰＭ２２は、ゲートがＰＭＯＳトランジスタＰＭ２３，ＰＭ２５のゲートに電気的に接続され、ドレインがノードＮ２１に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ２３は、ゲートがＰＭＯＳトランジスタＰＭ２２，ＰＭ２５のゲートに電気的に接続され、ドレインがノードＮ２２に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

ＰＭＯＳトランジスタＰＭ２４は、ゲートがノードＮ２２に電気的に接続され、ドレインが出力ノード３１ｎ、電流源ＣＳ３の一端及び容量素子Ｃ２２の一端に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。容量素子Ｃ２２の他端は、抵抗素子Ｒ２２の一端に電気的に接続され、抵抗素子Ｒ２２の他端は、ノードＮ２２に電気的に接続されている。

ＰＭＯＳトランジスタＰＭ２５は、ゲートがＰＭＯＳトランジスタＰＭ２２，ＰＭ２３のゲートとＰＭＯＳトランジスタＰＭ２５のドレインに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ２４のドレインに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。ＰＭＯＳトランジスタＰＭ２５は、ＰＭＯＳトランジスタＰＭ２２，ＰＭ２３とともにカレントミラー回路を構成している。

ＰＭＯＳトランジスタＰＭ２６は、ゲートがＰＭＯＳトランジスタＰＭ２６のドレインに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ２３のドレインに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

参照電圧生成回路３１ｊでは、入力ノード３１ａ，３１ｂの入力電圧に応じてノードＮ２１，Ｎ２２の電位がそれぞれ決まる。そして、ノードＮ２１の電位に応じたゲート電圧でＰＭＯＳトランジスタＰＭ２１がドレイン電流を流して出力ノード３１ｐの電位が変化することで入力ノード３１ａの入力電圧に応じた出力電圧が出力ノード３１ｐに現れる。ノードＮ２２の電位に応じたゲート電圧でＰＭＯＳトランジスタＰＭ２４がドレイン電流を流して出力ノード３１ｎの電位が変化することで入力ノード３１ｂの入力電圧に応じた出力電圧が出力ノード３１ｎに現れる。このとき、コモンモード端子３１ｃへの入力電圧（コモンモード電圧）に応じた電圧が、ＮＭＯＳトランジスタＮＭ２３のゲート・ソース間電圧→抵抗素子Ｒ２５の両端電圧→ＮＭＯＳトランジスタＮＭ２４のゲート・ソース間電圧→抵抗素子Ｒ２３，Ｒ２４の各両端電圧と伝達される。これにより、コモンモード電圧に応じた電圧が出力ノード３１ｐと出力ノード３１ｎとにそれぞれ現れる。

図１１に示す半導体集積回路１ｊでは、例えば、差動信号φＤ_Ｐ，φＤ_Ｎにコモンモードノイズが混入した場合、差動信号φＤ_Ｐ，φＤ_Ｎの振幅がそれぞれコモンモードノイズ分振動し得る。このとき、信号ラインＬ_Ｐが信号入力ノード２１ａに伝達する差動信号φＤ_Ｐと参照電圧生成回路３１ｊが信号入力ノード２１ｂに伝達する参照電圧φＶ_ＲＨとがともにコモンモードノイズ分振動するようにすることができるので、コモンモードノイズがコンパレータ２１でキャンセルされ得る。これにより、コモンモードノイズを低減できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ｉ，１ｊ 半導体集積回路、１００ 送信装置、２００ 受信装置、４００ 通信システム。

Claims (10)

1. 第１の信号ラインと、
   前記第１の信号ラインと差動対を構成する第２の信号ラインと、
   前記第１の信号ラインが電気的に接続された第１の入力ノードと第１の参照電圧が電気的に接続され得る第２の入力ノードと前記第２の信号ラインが電気的に接続された第３の入力ノードと第１の参照電圧と異なる電位の第２の参照電圧が電気的に接続され得る第４の入力ノードとを有し、少なくとも、前記第１の入力ノードの電位と前記第２の入力ノードの電位との差分に応じた電位の信号、前記第３の入力ノードの電位と前記第４の入力ノードの電位との差分に応じた電位の信号、の何れかを出力する第１のコンパレータと、
   を備えた半導体集積回路。
2. 前記第１の信号ラインが電気的に接続された第５の入力ノードと前記第２の信号ラインが電気的に接続された第６の入力ノードと前記第１の参照電圧及び前記第２の参照電圧と異なる電位の第３の参照電圧が電気的に接続され得る第７の入力ノードと前記第１の参照電圧及び前記第２の参照電圧と異なる電位の第４の参照電圧が電気的に接続され得る第８の入力ノードとを有し、少なくとも、前記第５の入力ノードの電位と前記第７の入力ノードの電位との差分に応じた電位の信号、前記第６の入力ノードの電位と前記第８の入力ノードの電位との差分に応じた電位の信号、の何れかを出力する第２のコンパレータをさらに備えた
   請求項１に記載の半導体集積回路。
3. 前記第１のコンパレータと前記第２のコンパレータとは、同じ回路構成を含む
   請求項２に記載の半導体集積回路。
4. 前記第１のコンパレータは、
   前記第１の入力ノードがゲートに電気的に接続され、第１のノードがドレインに電気的に接続された第１のＮＭＯＳトランジスタと、
   前記第２の入力ノードがゲートに電気的に接続され、第２のノードがドレインに電気的に接続された第２のＮＭＯＳトランジスタと、
   前記第３の入力ノードがゲートに電気的に接続され、前記第１のノードがドレインに電気的に接続された第３のＮＭＯＳトランジスタと、
   前記第４の入力ノードがゲートに電気的に接続され、前記第２のノードがドレインに電気的に接続された第４のＮＭＯＳトランジスタと、
   を有する
   請求項１に記載の半導体集積回路。
5. 前記第１のコンパレータは、
   前記第１の入力ノードがゲートに電気的に接続され、第１のノードがドレインに電気的に接続された第１のＮＭＯＳトランジスタと、
   前記第２の入力ノードがゲートに電気的に接続され、第２のノードがドレインに電気的に接続された第２のＮＭＯＳトランジスタと、
   前記第３の入力ノードがゲートに電気的に接続され、前記第１のノードがドレインに電気的に接続された第３のＮＭＯＳトランジスタと、
   前記第４の入力ノードがゲートに電気的に接続され、前記第２のノードがドレインに電気的に接続された第４のＮＭＯＳトランジスタと、
   を有し、
   前記第２のコンパレータは、
   前記第５の入力ノードがゲートに電気的に接続され、第３のノードがドレインに電気的に接続された第５のＮＭＯＳトランジスタと、
   前記第６の入力ノードがゲートに電気的に接続され、第４のノードがドレインに電気的に接続された第６のＮＭＯＳトランジスタと、
   前記第７の入力ノードがゲートに電気的に接続され、前記第３のノードがドレインに電気的に接続された第７のＮＭＯＳトランジスタと、
   前記第８の入力ノードがゲートに電気的に接続され、前記第４のノードがドレインに電気的に接続された第８のＮＭＯＳトランジスタと、
   を有する
   請求項２に記載の半導体集積回路。
6. 一端が前記第１の信号ラインに電気的に接続され、他端がコモンノードに電気的に接続された第１の抵抗素子と、
   一端が前記第２の信号ラインに電気的に接続され、他端が前記コモンノードに電気的に接続された第２の抵抗素子と、
   前記コモンノードが電気的に接続された入力端子と前記第２の入力ノードに電気的に接続された第１の出力端子と前記第４の入力ノードに電気的に接続された第２の出力端子とを有する参照電圧生成回路と、
   をさらに備え、
   前記差動アンプの前記コモン入力端子は、前記コモンノードに電気的に接続されている
   請求項１に記載の半導体集積回路。
7. 一端が前記第１の信号ラインに電気的に接続され、他端がコモンノードに電気的に接続された第１の抵抗素子と、
   一端が前記第２の信号ラインに電気的に接続され、他端が前記コモンノードに電気的に接続された第２の抵抗素子と、
   第１の入力端子と第２の入力端子とコモン入力端子と前記第２の入力ノードに電気的に接続された第１の出力端子と前記第４の入力ノードに電気的に接続された第２の出力端子とを有する第１の参照電圧生成回路と、
   第３の入力端子と第４の入力端子とコモン入力端子と前記第７の入力ノードに電気的に接続された第３の出力端子と前記第８の入力ノードに電気的に接続された第４の出力端子とを有する第２の参照電圧生成回路と、
   をさらに備え、
   前記第１の参照電圧生成回路の前記コモン入力端子は、前記コモンノードに電気的に接続されており、
   前記第２の参照電圧生成回路の前記コモン入力端子は、前記コモンノードに電気的に接続されていない
   請求項２に記載の半導体集積回路。
8. 前記第３の参照電圧は、前記第１の参照電圧と前記第２の参照電圧との間の値を有し、
   前記第４の参照電圧は、前記第１の参照電圧と前記第２の参照電圧との間の値を有し、
   前記第３の参照電圧と前記第４の参照電圧とは、互いに均等である
   請求項２、３、５、及び７のいずれか１項に記載の半導体集積回路。
9. 有線伝送路が接続可能である受信ノードと、
   前記受信ノードの出力側に配された請求項１から８のいずれか１項に記載の半導体集積回路と、
   を備えた受信装置。
10. 送信装置と、
    前記送信装置に接続された有線伝送路と、
    前記有線伝送路を介して前記送信装置に接続された請求項９に記載の受信装置と、
    を備えた通信システム。

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