JP4919806B2 - 電流検知方式に基づく差動回路のためのフェールセーフ - Google Patents

Description

本発明は、論理差動論理／バッファ回路に関し、特に、フェールセーフ回路構成が組み込まれた電流転送論理回路に関する。

不定か又は無効な入力信号が入力に存在した時に、フェールセーフ差動増幅器又はレシーバは、既知の出力を提供する。無効な入力信号は、一般的には、入力が浮いているか、又はスリーステートであるか、又はショートされた時に発生する。しかしながら、部分的なショートか又は開放が、無効な入力信号をまねく場合もある。そのような無効入力信号に直面して、レシーバは、通常、発振することになるか、ノイズがオンに転じることになるか、又は不定状態になることとなる。

従来の解決法は、電圧ベース及び低電圧ベースの回路に対処してきた。これらの解決法は、入力においてｄｃオフセットを提供することによって、既知の条件に入力をバイアスするために、差動レシーバの入力においてバイアス抵抗を提供してきた。しかしながら、そのようなオフセットは、リターン電流を不均衡にする可能性があり、出力を歪ませる可能性があり、おそらく負荷をかけて入力信号増幅を低減させる可能性がある。他の解決法は、レシーバ出力をある既知の状態に駆動する論理によって、レシーバの入力をＶｃｃにバイアスしている。

低電圧ベースの回路の別の解決法は、Texas Instrumentsの部品番号ＳＮ６５ＬＶＤＴ３２Ｂの差動レシーバ、及びいくつかの他の類似のデバイスにおいて見出される。このデバイスの回路は、レシーバ入力を共有する２つの能動回路ハイインピーダンス比較器を提供する。これらの比較器は、一方の比較器が＋８０ミリボルトの閾値を提供し、且つ、他方の比較器が−８０ミリボルトの閾値を提供している状態の窓を提供する。フェールセーフタイマは、比較器出力と共に「ＡＮＤ」がとられて、タイマ期間の終わりにおいて、差動入力が＋／−８０ミリボルト窓の範囲内にある場合には、その出力は、既知のフェールセーフなハイ状態に駆動される。この回路の１つの制限は、フェールセーフタイマが、時間期間を開始するために、切り換える必要があることである。レシーバに対する入力が有効であり、例えば＋８０ミリボルトよりも多い差動であり、次いで無効状態に戻ると、例えば＋１０ミリボルトの差動になった場合には、該レシーバ出力は切り替わることができないため、タイマを開始することができない。

低電圧回路のための、更に別のフェールセーフデバイスは、Maximによって製造されており、部品番号ＭＡＸ９１５３／４である。このデバイスは、リピータとしてラベル付けられているが、実際には、差動増幅器か又はレシーバ回路である。この回路は、ダイオードスパイクサプレッサを有し、伝送線路がショートされた状態か又は低レベル（１００ミリボルト未満）減衰差動信号の状態において電力供給された時には、動作することができない。高周波動作もまた弱まる可能性がある。

本発明の目的は、能動フェールセーフレシーバ回路を提供することである。該能動フェールセーフレシーバ回路は、下記のうちの任意のものが真である場合に、レシーバの出力を安定した既知の状態にもっていく。

１．レシーバ入力が浮いており、終端されていない。

２．レシーバ入力が終端されており、且つ、ドライバが電力供給されていないことか、ディセーブルであることか、及び／又は接続されていないことに起因して、該レシーバ入力が駆動されていない。

３．入力ケーブルが切断されている。

４．レシーバ入力が、共にショートされているか、例えばドライバ出力に起因してショートされているか、或いはドライバの出力がアースにショートされているか又はケーブル内にショートが存在することに起因して、一方か又は両方のレシーバ入力がアースにショートされている。

これら上記の条件はいずれもが、本発明から不定出力を生成することにならない。通常動作のもとでは、フェールセーフバイアスは、速度（帯域幅）とジッタ／ノイズとの両方の観点からレシーバ性能に影響を及ぼさないことになる。

本発明の別の目的は、電力及びチップ領域において競争力のあるフェールセーフ電流モードレシーバを提供することである。

下記の詳細な説明は例示的な実施形態、図面、及び使用方法に関連付けられて進められることになるが、本発明がこれらの実施形態及び使用方法に限定されることを意図していないことは、当業者であれば理解されよう。むしろ、本発明は、広範囲にわたり、添付の特許請求の範囲内の記載によってのみ画定されることが意図される。

上述の説明を考慮して、本発明は、フェールセーフ差動電流論理レシーバ及び方法を提供する。該レシーバは、少なくとも２つの入力を含む。故障（フェール）条件は、駆動されていない浮いているレシーバ入力か、共にショートされている入力か、或いは一方か又は両方がアースにショートされている状態の入力を含む。このような条件において、本発明は、第１の入力へと電流が入力される第１のドライバと、第２の入力へと異なる値の電流が入力される第２のドライバとを提供する。それら不等電流が検知されて、受け取った不等電流に対応する差動電流が提供される。任意の定義されたフェールセーフ条件が存在する時には、検知するための前記手段の差動出力電流は、安定したままとなる。

好適一実施形態において、抵抗器が２つの入力間に接続され、変更された論理状態を確立するために到達されることが必要となる閾値差動電流が確立される。該差動電流は増幅され、論理システムに適合可能な出力電圧信号に変換される。第１及び第２の電流受信回路が提供される。１つ目は第１の入力と電流リターン経路との間であり、２つ目は、第２の入力と該電流リターン経路との間である。第１及び第２の電流受信回路は、好適には、入力間の所与のインピーダンスを提供するために、各々がバイアスされたダイオード接続ＭＯＳトランジスタである。カレントミラーリング回路が、不等受信電流の各々について使用され、電流／電圧変換が、受け取った不等電流間の差分に比例した電圧出力を提供する。不等電流によって、正の電流が、各レシーバ入力から分流されることが可能となり、論理変化に起因して不等電流が逆（リバース）にされる時には、不等電流間の差分は、反転（リバース）されることとなり、検出を可能にする。２つのダイオード接続ＣＭＯＳトランジスタによって受け取られた正の電流が等しければ、それらを反転することは、出力を提供しない。

下記の詳細な説明は、例示的な実施形態、図面、及び使用方法に関連付けられて進められることになるが、本発明がこれらの実施形態及び使用方法に限定されることを意図していないことは、当業者であれば理解されよう。むしろ、本発明は広範囲にわたり、添付の特許請求の範囲内の記載によってのみ画定されることが意図される。

本発明の下記の説明は、添付図面を参照する。

図１Ａは、本発明の好適一実施形態の回路図を示す。入力信号Ｖｉｎは、伝送線路１２内へと駆動される（１０）出力電流信号Ｉｐ及びＩｍを制御し且つ選択する。ドライバ１０は、高出力インピーダンスを有する電流ドライバである。実際には、単一ツイストペアか又は２つの伝送線路が存在することができるが、後述のように、ＩｐとＩｍとは等しくないため、リターン電流が存在することとなり、ツイストペアが用いられる時には、そのリターン電流は電流検知増幅器によって吸収されるか、或いはシールド（もしも存在するならば）を介して該リターン電流は伝搬する。伝送線路は、本発明の実際の使用に必須ではない。しかしながら、もしも用いられないならば、いくらかのノイズフレンドリーな経路が、リターン電流Ｉｓに提供されるに違いない。１つの論理状態において、Ｉｐは、第１の伝送線路５０内へと出力される正の電流であり、Ｉｍは、第２の伝送線路５２から入る負の電流である。逆の論理状態において、Ｉｐは、第１の伝送線路５０からの負の電流であり、Ｉｍは、第２の伝送線路５２内への正の電流である。別の好適実施形態において、１つの伝送線路内にのみに駆動される電流を有することが可能である。

５０オームの特性インピーダンスを各々が有する２つの伝送線路が用いられる場合には、１００オームのＲｔが、信号導体の末端部の両端間に配置され、両線路を終端するよう機能する。ここでもまた、ＩｐとＩｍとは、互いに等しくないため、シールドを介して、リターン電流Ｉｓが存在することになる。Ｒｔはまた、２つの伝送線路の末端部の間にあるため、この好適実施形態において、Ｒｔの両端は、ある正の電圧においてバイアスされることになる。好適には、１つの論理状態において、Ｉａは正の１０ｍＡであり、Ｉｍは、負の０．５ｍＡであり、それから、シールド内において０．５ｍＡのリターン電流Ｉｓが存在する。逆の論理状態においても、シールドを介して戻される０．５ｍＡが依然として存在することになる。

図１Ａは、本発明のフェールセーフ基盤を形成する不等電流を受け取る電流検知回路５４を示す。不等電流のドライバは電力を落とされた時には、差動データ線上に発生する外部ノイズ電流が、同じ方向に流れる。それはコモンモード電流ノイズ信号のソースのように出現し、その信号は、より詳細に後述されるように、差動電流検知回路５４によって阻止される。ドライバ出力が共にショートされている場合には、正味０．５ｍＡの信号（ＩｐとＩｍの差分）が、Ｒｔの両端への経路に流れることになり、従って、差動検知５４は、この故障モードを区別することになる。後述されるように、切り換え中の有効な入力電流が、フェールセーフバイアス電流よりもずっと大きいため、差動電流によって生じられるジッタは低い。

電流検知の電圧利得は低いため、ジッタはまた、電圧タイプの回路におけるよりも低い。電流検知回路を用いて、高利得電圧受信増幅器のキャパシタンス増殖の負の影響を事実上排除する。電流センシングは、この好適実施形態において、Ｒｔと並列に構成され、より詳細に後述される。電流増幅回路５６は、検知された電流を受けて、最終的に電流／電圧（Ｉ／Ｖ）変換器５８が、標準コンピューティング回路構成と互換性のあるＣＭＯＳ出力信号を提供する。本発明は、終端すること、及び回路構成を検出することから、有利に電圧信号を生成する。Ｉ／Ｖ変換のそのような点で、回路寄生キャパシタンスは、比較的小さく、無効である。

図１Ａを参照すると、差動電流検知５４は、ほとんど電圧増幅が無いため、どのミラーキャパシタ（Miller capacitor）の影響も無効（ネゲート）にされる。電流検知の差動特徴は、コモンモード電圧信号の影響を低減する。コモンモード電圧利得は非常に小さく、すなわち無視することができる。

図１Ｂは、本発明での、電流ノイズの許容を示す。一般的には、Ｉｐ及びＩｍの一部分であるｉ１及びｉ２が、差動電流検知回路５４を通過する。電流検知５４は、認識される有効な論理信号のために到達されなければならない差動電流閾値Ｉｔｈと共に設計される。従って、ＩｐとＩｍとの間の差分は、閾値Ｉｔｈに等しい（又はよりも大きい）、ｉ１とｉ２との間の差分が、生じる結果となるはずである。一般的に、ｉ１及びｉ２についての、式１３及び１５は、それぞれ、Ｉｐ及びＩｍの関数として示される。ｉ２がｉ１から引き算される場合に、その結果が項目１７に示されている。ｉ１−ｉ２は、Ｉｔｈに等しいか又はＩｔｈを越えるはずなので（１９）、Ｉｔｈについての式は、Ｉｐ及びＩｍの関数として、項目２１に示される。調査から明らかなことは、Ｉｐ−Ｉｍは、ｉ１−ｉ２が閾値を越えることを保証するために、十分に大きくなければならないということである。通常のフェールセーフ条件下において、ＩｐとＩｍとの間の差分が、十分に大きくない場合には、ａとｂ（電流分配係数）との間の差分もまた小さく、これにより、式２１に、維持させることが非常に困難となる。実際の用途において、このことは、フェールセーフモードに入ると、レシーバがノイズに対して非常に堅牢であることを意味する。コモンモード電流ノイズは、互いに打ち消されることになることによって、この実施形態が、コモンモード電流ノイズに対して堅牢２１にされることは、２１から明らかである。好適一実施形態において、本発明は、１００ｕＡの差動電流ノイズを許容するであろう。他の実施形態を、より強大なノイズ耐性によって設計することができる。ｉ１とｉ２とが両方とも正であるが、等しくない値であることに留意されたい。それらが等しければ、論理レベルの変化が起きた時には、差分が存在しないということになる。これらの電流は、線路の互いのショートを除いて、通常、互いに等しくない。そのような条件下において、レシーバは、図４における内部フェールセーフバイアストランジスタＰ_ｆ１及びＮ_ｆ１によって、安定した出力を維持することになる。このオフセットは、本発明のフェールセーフ動作を提供するが、好適一実施形態において、わずかに約２０ｕＡのオフセット電流が、追加的な電力消費をほとんど無くさせ、本発明の実施形態は、事実上、余分のチップ領域を使用しない。

図２は、本発明に従って使用されることが可能な１つの電流ドライバ回路を示す。ここで、Ｖ１がローの時には、Ｐ１はオンであり、１ｍＡのＩ１がＰ１を介してＩｐとして伝搬されて出力される。Ｖ２がハイの場合には、Ｎ２はオンであり、０．５ｍＡのＩ２が負のＩｍとしてＮ２を介して伝搬されて出力される。Ｖ１とＶ２との論理状態を逆にすることにより、Ｉ２が負のＩｐとして伝搬されて出力され、Ｉ１が正のＩｍとして伝搬されて出力される。典型的には、上記動作の場合、Ｖ２は、Ｖ１の論理的な反転として設計される。しかしながら、Ｐ１、Ｐ２、Ｎ１、及びＮ２が独立に駆動されるならば（図示せず）、伝送線路内に電流が無いまま、それらを全てターンオフさせることが可能であろう。出力電圧のコモンモードレベルを安定させるコモンモードフィードバック回路（ＣＭＦＢ）が存在しないことに、留意すべきである。典型的には、このタイプの出力ドライバは、低電圧差動システムに関して一般的である。本システムは、用いられる特有のレシーバ５４に起因して、ＣＭＦＢを必要としない。従って、ＣＭＦＢ回路を用いないことは、チップの空間と電力とを節約する。

図３は、本発明の好適一実施形態に一致する電流センシング回路構成の回路図である。ここで、２つのダイオード接続ＮＭＯＳトランジスタであるＮ３及びＮ４が、伝送線路内の電流からのＩ３及びＩ４をそれぞれ吸い上げるようにバイアスされる。Ｎ３及びＮ４は、任意の閾値に打ち勝つために、且つ、伝送路の終端に最小限に影響を及ぼすためＲｔよりも実質的には大きなインピーダンスを提供するために、ダイオードに類似した曲線に沿ってバイアスされることが可能である（図示せず）。好適一実施形態において、Ｎ３及びＮ４は、各々約１Ｋオームを提供するが、当該技術分野において既知のような他のインピーダンスを使用することもできる。Ｎ３及びＮ４が、等価な１００オームの伝送線路の両端間において約２Ｋオームを提供する場合には、Ｒｔを、適正な伝送線路終端を維持するために、１０５オームに等しくすることができるか、適切により高くか又はより低くすることができる。しかしながら、当該技術分野において既知のように、ハイインピーダンス状態にダイオードトランジスタを維持することに例え注意が払われたとしても、いくらかのインピーダンス不整合に起因して、いくらかの無害なリンギングが存在するであろう。例えば、１００オーム伝送線路の両端間においてＲｔが１０５オームであり、且つ、ダイオード接続トランジスタが、いくつかの処理理由のために、非常に高いインピーダンスを提供する場合には、その５オームの不整合によって、約２．５パーセント未満の反射係数しか結果として生じない。

引き続き図３を参照すると、Ｉｐが＋１ｍＡであり、Ｉｍが−０．５ｍＡであると考えると、シールドを介して戻る電流Ｉｓは、０．５ｍＡとなるであろう。０．３５ｍＡのＩ３を引き込むＮ３と０．１５ｍＡのＩ４を引き込むＮ４とによって、それが０．６５ｍＡであるようにＮ３及びＮ４を設計することができる。Ｉ３とＩ４との間の差分、すなわち０．２ｍＡが、後述のように検知されて、論理１という論理信号を示す。電流駆動に対する入力信号が状態を変更した時には、ＩａとＩｂとが電流レベルを交換した時にその論理信号の負の論理信号が検知される。この状態において、Ｉ３とＩ４とが電流レベルを交換することとなり、０．２ｍＡの差分が論理０（零）として検知される。従って、１から０への論理変化は、電流において０．４ｍＡの変化が生じる結果となる。

図４は、２つの伝送線路５０及び５２の末端に終端回路が配置された図１のブロックのより詳細な完全なレシーバ回路の実施例を示す。図３において示されるようにＩｐとＩｍとがＲｔの２つの端部を駆動している状態で、Ｒｔが、示されるようにＰｉｎ＋からＰｉｎ−に接続される。図４は、電流検知回路５４、電流増幅回路５６、及び電流／電圧（Ｉ／Ｖ）回路５８の回路図を示す。

図４において、電流検知回路５４は、電流源Ｉ５とＩ６が各回路に電流を供給する状態で、Ｒｔの各端部に取り付けられた回路によって形成される。当該技術分野において既知のように、これらの電流源は、ＰＭＯＳトランジスタを正の電力レール６０にバイアスすることによって典型的には形成されることになる。Ｉ３のための電流センシング回路は、Ｎ５〜Ｎ８を含む。Ｎ７及びＮ８と、Ｉ４のための電流センシング回路は、Ｎ５’〜Ｎ８’を含む。Ｎ７及びＮ７’は、それぞれ等しいドレイン電流をＮ８及びＮ８’と共有するダイオード接続ＮＭＯＳトランジスタである。Ｎ７とＮ８とは、同じドレイン電流（Ｉ５）を有するため、Ｎ７及びＮ８についてのゲート−ソース間電圧は等しく、整合されたトランジスタとみなされる。Ｉ３に関するＮ５〜Ｎ７についての説明は、Ｉ４に関するＮ５’〜Ｎ７’に直接該当するため、下記において繰り返されない。Ｎ６は、ニー領域（knee region）からダイオード接続デバイスをバイアスするために、制御されるトランジスタ化された線形抵抗を形成するＮ５と共に構成されたダイオード接続トランジスタであり、従って、電流感度を高める。Ｎ５及びＮ５’の抵抗は、Ｎ７及びＮ７’のゲート電圧によってそれぞれ制御される。このことは、その結果として、ダイオード接続デバイスＮ６及びＮ６’における電流に依存することとなる。従って、センシング素子（ダイオード接続デバイス）からの電流情報は、Ｎ５か又はＮ５’の抵抗を修正するために用いられる。これにより、２つのブランチ間の効果的な電流差分が増加させられることが可能になる。抵抗はまた、ノードＡ及びＡｂ上に現われる高周波ノイズを減衰させる効果を有する。この回路構成において、Ｉ５、Ｎ７、及びＮ８は、ミラー効果によって、下記のように、Ｉ３と、Ｎ５及びＮ６の両端間の電圧降下とを制御する。同じ電流がＮ６及びＮ６を通過することになるため、それらのゲート−ソース間電圧は、互いに等しくなることになり、Ｎ７ミラーによってＰｉｎ＋における電圧となる。この手法において、ダイオード接続Ｎ６のオフセット電圧を補償することができ、Ｎ６のインピーダンスを制御することができる。

Ｎ９及びＮ１０のゲートは、Ａがマーキングされた、Ｎ６のドレインに接続され、カレントミラーを形成する。同様に、Ｎ１１及びＮ１２は、Ｎ６’における電流をミラーリングする。Ｎ１０及びＮ１２は、Ｂ及びＢｂを介してＩ−Ｖ変換回路によって検知されて増幅された電流を提供するために、サイズ調整される。好適一実施形態において、０．１５ｍＡから０．３５ｍＡまで、Ｉ３が変化する時には、この変化は、カレントミラー増幅回路５６により、Ｉ９及びＩ１０において反射される。フェールセーフバイアストランジスタＰ_ｆ１とＮ_ｆ１とが、内部フェールセーフバイアス電流を形成するためにバイアスされて、ドライバの電力が落とされるか又はケーブルのショートようなフェールセーフ条件にレシーバが入ると、既知の状態において出力を維持する。好適一実施形態において、当該技術分野において既知のように、Ｉ９及びＩ１１における約２０マイクロアンペアの維持電流を提供するために、Ｐ_ｆ１とＮ_ｆ１との特性と共に選択されたバンドギャップデバイス（band gap device）によって、バイアス１及びバイアス２を構成することができる。当該技術分野において既知のように、Ｉ１０を、トランジスタのサイズを調整することによって、Ｉ３の変化の増幅されたバージョンとして生成することができる。ここでもまた、Ｐ９は、ダイオード接続トランジスタとして構成され、バイアスされることが可能であり（図示せず）、Ｉ１０は、Ｉ９をミラーリングすることになるが、Ｐ１０をサイズ調整することによって増幅されることが可能である。Ｐ１０及びＰ９のゲート−ソース間電圧は等しい。このことは、電流増幅を提供し、従って、Ｉ１０は、Ｉ３の増幅されたバージョンである。類似の回路がＩ４を受け取るため、Ｉ１２において増幅されたバージョンが提供される。

図４のアイテム５８は、電圧変換を実施する回路を示す。２つの出力Ｂ及びＢｂは、Ｎ１３及びＮ１４のゲートにそれぞれ入力される。Ｉ１３及びＩ１４は、それぞれＩ１０及びＩ１２のミラーである。Ｐ１３及びＰ１４は、カレントミラーである。Ｂ及びＢｂを用いた、完全な差動動作が存在し、Ｃにおいて電圧出力を提供する。該Ｃは、Ｎ１５及びＰ１５を駆動して、レール・ツー・レールのＣＭＯＳ論理レベルを提供するように作用する。

上述の実施形態は、本明細書内において例示として提示されていることが理解されるべきであり、その多くの変形形態及び代替が可能である。従って、本発明は、添付の特許請求の範囲内において記載されたものにのみ画定されているものとして、広範囲にとらえられるべきである。

本発明を例示した電流モード回路の図である。 本発明の実施形態についての設計考慮事項を示す式を伴ったブロック図である。 本発明による使用に適合可能な電流ドライバに一致する詳細な回路図である。 電流センシングを示す回路の図である。 発明のレシーバ回路の組み合わされた回路図である。

Claims (7)

1. 第１及び第２の電流入力を受け取るためのレシーバと、浮いているか、駆動されていないか、共にショートされているか、或いは、一方又は両方の入力がアースにショートされているといった該入力のフェールセーフ条件に対するフェールセーフプロテクションと、を有する差動電流論理システムであって、
   第１及び第２の不等電流入力を前記レシーバに対して提供するための第１及び第２の電流源と、
   前記不等電流を検知して、受け取った該不等電流に対応する差動電流を出力するための、前記レシーバにおける電流検知回路構成
   とを備え、
   前記電流検知回路構成が、
   前記第１の入力と、前記電流源に戻る電流リターン経路との間に接続された、第１の電流受信回路と、
   前記第２の入力と、前記電流源に戻る電流リターン経路との間に接続された、第２の電流受信回路
   とを含み、
   前記第１及び第２の電流受信回路が、ダイオード接続ＭＯＳトランジスタを含み、及び、
   前記電流源への電流リターン経路に所与のインピーダンスをそれぞれ提供するために、前記ダイオード接続ＭＯＳトランジスタの各々をバイアスするための手段を前記差動電流論理システムが更に備え、
   従って、任意の前記フェールセーフ条件において、前記電流検知回路構成の前記差動電流出力は、安定したままとなることからなる、差動電流論理システム。
2. 前記電流検知回路構成は、差動電流閾値を有しており、
   前記差動電流閾値を前記差動電流が超えた時には、前記電流検知回路構成は、前記差動電流が前記差動電流閾値未満の時の論理状態から変更された論理状態を出力する
   ことからなる、請求項１に記載の差動電流論理システム。
3. 前記電流検知回路構成の前記差動電流の出力を受け取って、増幅された電流を提供するよう構成された、差動電流増幅器と、
   前記増幅された電流を受け取って、論理システムと一致した電圧信号を出力する、電流／電圧変換器
   とを更に備える、請求項１に記載の差動電流論理システム。
4. 前記第１の入力と前記第２の入力との間に接続された抵抗器を更に備える、請求項１に記載の差動電流論理システム。
5. 前記第１の受信回路における電流を、前記第２の受信回路における電流と比較するための手段を更に含む、請求項１に記載の差動電流論理システム。
6. 前記比較するための手段は、
   前記第１の受信回路によって受け取られた電流の第１のミラーリングされた出力電流を提供する、第１の増幅電流ミラーリング回路と、
   前記第２の受信回路によって受け取られた電流の第２のミラーリングされた出力電流を提供する、第２の増幅電流ミラーリング回路と、
   前記第１及び第２の出力電流を受け取って、前記第１の増幅電流ミラーリング回路の出力と前記第２の増幅電流ミラーリング回路の出力との間の差分に比例した電圧出力を提供するよう構成された、電流／電圧変換回路
   とを備えることからなる、請求項５に記載の差動電流論理システム。
7. レシーバの第１及び第２の入力が、浮いているか、駆動されていないか、共にショートされているか、或いは一方か又は両方がアースにショートされているといったフェールセーフ条件に対するフェールセーフプロテクションを、差動電流論理システム内において提供するための方法であって、
   前記第１の入力内への第１の電流と、前記第２の入力内への第２の電流とを、前記差動電流論理システム内の電流源により駆動し、
   前記レシーバの前記第１及び第２の入力において不等電流を受け取り、及び、
   前記レシーバにおける電流検知回路構成により、通常動作のもとで、前記不等電流を検知し、及び前記フェールセーフ条件下で、該不等電流に対応する安定した差動電流を出力する
   ことを含み、
   前記電流検知回路構成が、
   前記第１の入力と、前記電流源に戻る電流リターン経路との間に接続された、第１の電流受信回路と、
   前記第２の入力と、前記電流源に戻る電流リターン経路との間に接続された、第２の電流受信回路
   とを含み、
   前記第１及び第２の電流受信回路が、ダイオード接続ＭＯＳトランジスタを含み、
   前記電流源への電流リターン経路に所与のインピーダンスをそれぞれ提供するために、フェールセーフバイアストランジスタにより、前記ダイオード接続ＭＯＳトランジスタの各々をバイアスすることを前記方法が更に含み、及び、
   前記差動電流は、通常、前記フェールセーフ条件下において内部的に前記フェールセーフバイアストランジスタによって設定された閾値に打ち勝つほどには十分に大きくないことからなる、方法。

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