KR950003280B1 - 교차 결합 증폭기 - Google Patents

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KR950003280B1
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김주용
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Abstract

내용 없음.

Description

교차 결합 증폭기
제1도는 종래의 교차 결합 증폭기 회로도.
제2도는 본 발명의 제1실시예에 따른 교차 결합 증폭기 회로도.
제3도는 본 발명의 제1실시예에 따른 교차 결합 증폭기의 출력전압 그래프.
제4도는 본 발명의 제1실시예에 따른 교차 결합 증폭기의 소모전류 그래프.
제5도는 본 발명의 제2실시예에 따른 교차 결합 증폭기 회로도.
제6도는 본 발명의 제2실시예에 따른 교차 결합 증폭기의 출력전압 그래프.
제7도는 본 발명의 제2실시예에 따른 교차 결합 증폭기의 소모전류 그래프.
제8도는 본 발명의 제3실시예에 따른 교차 결합 증폭기 회로도.
제9도는 본 발명의 제3실시예에 따른 교차 결합 증폭기의 출력전압 그래프.
제10도는 본 발명의 제3실시예에 따른 교차 결합 증폭기의 소모전류 그래프.
제11도는 본 발명의 제4실시예에 따른 교차 결합 증폭기 회로도.
제12도는 본 발명의 제4실시예에 따른 교차 결합 증폭기의 출력전압 그래프.
제13도는 본 발명의 제4실시예에 따른 교차 결합 증폭기의 소모전류 그래프.
* 도면의 주요부분에 대한 부호의 설명
MP1 내지 MP6 : PMOS 트랜지스터
MN1 내지 MN9 : MOS 트랜지스터
본 발명은 모스트랜지스터로 구성되는 반도체 소자의 설계에 사용할 수 있는 고속, 저소비전력 특성을 갖는 교차 결합 증폭기에 관한 것이다.
종래의 PMOS 교차 결합 증폭기는 제1도를 통하여 상세히 살펴보면, 도면에서 MP1 내지 MP6는 PMOS 트랜지스터, MN1 내지 MN9는 NMOS 트랜지스터를 각각 나타낸다.
도면에서 도시된 바와 같이 종래의 PMOS 교차 결합 증폭기는 3개의 PMOS 트랜지스터와 3개의 NMOS트랜지스터로 이루어지게 되는데, 다음과 같이 동작하게 된다.
제1(b)도의 증폭기가 온되는 시간(T1~T2)는 제1(a)도의 회로에서 인에이블(Enable) 정신호(SE)가 "1"인 상태이다. 인에이블 정신호(SE)가 "1"이 되어 증폭기가 온이 되면은 증폭기의 입력 정신호(SI)와 부신호(/SI) 차이에 따라 출력신호(SO, /SO) 신호가 증폭되어 나타나게 된다.
그러나, 상기 종래의 PMOS 교차 결합 증폭기는 전류 미러 증폭기(Current-Mirror Amplifier) 보다 높은 이득을 가지지만, 출력 정신호(SO)가 "0", 출력 부신호(/SO)가 "1"의 상태로 증폭되어 출력되면, 이때 PMOS 트랜지스터(MP2)는 게이트 입력 출력 부신호(/SO)가 "1"이므로 오프된다. 따라서 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2), NMOS 트랜지스터(MN3)을 통한 전류 패스(path)는 차단된다. 또한, 제1PMOS 트랜지스터(MP1)은 게이트의 입력인 출력 정신호(SO)가 "0"인 상태이므로 계속 온되어 있게 되고 입력 정신호(SI)가 제1NMOS 트랜지스터(MN1)의 문턱전압 Vt보다 낮은 전압이 아닌 경우 상기 제1NMOS 트랜지스터(MN1)도 온 상태가 되기 때문에 상기 3개의 트랜지스터(MP1, MN1, MN3)를 통해 제1(c)도에 도시된 소모전류와 같이 계속 전류소모가 발생되어 증폭이 완전히 끝난 상태에서도 인에이블 정신호(SE)가 "1"이고 입력 정신호(SI) 또는 입력 부신호(/SI)가 0V에서 VCC로 스윙(swing)하지 않는 작은 입력 전위차로 들어올때 계속 전류를 소모하는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 높은 이득과 전류소모를 줄이는 교차 결합 증폭기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 증폭기의 출력 정신호를 받는 드레인 단자, 출력 부신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터와, 증폭기의 출력 부신호를 받는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터와, 증폭기의 인에이블 정신호를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS 트랜지스터와, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS 트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS 트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명은, 증폭기의 출력 정신호를 받는 드레인 단자, 출력 부신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터와, 증폭기의 출력 부신호를 받는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터와, 증폭기의 인에이블 정신호를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS 트랜지스터와, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS 트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS 트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 전압(VSS)에 연결되는 게이트 단자, 상기 제1NMOS 트랜지스터의 소오스와 연결되는 소오스 단자를 갖는 제5PMOS 트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 전압(VSS)에 연결되는 게이트 단자, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 소오스 단자를 갖는 제6PMOS 트랜지스터를 특징으로 한다.
그리고 본 발명은, 증폭기의 출력 정신호를 받는 드레인 단자, 출력 부신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터와, 증폭기의 출력 부신호를 받는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터와, 증폭기의 인에이블 정신호를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS 트랜지스터와, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS 트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS 트랜지스터와, 상기 출력 정신호를 받는 드레인 단자 및 게이트 단자, 상기 제1NMOS 트랜지스터의 소오스와 연결되는 소오스 단자를 갖는 제6NMOS 트랜지스터와, 상기 출력 부신호를 받는 드레인 단자 및 게이트 단자, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 소오스 단자를 갖는 제7NMOS 트랜지스터를 특정으로 한다.
본 발명은, 증폭기의 출력 정신호를 받는 드레인 단자, 출력 부신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터와, 증폭기의 출력 부신호를 받는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터와, 증폭기의 인에이블 정신호를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS 트랜지스터와, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS 트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 소오스 단자에 연결되는 드레인 단자, 전압(VCC)에 연결되는 게이트 단자, 상기 출력 정신호를 받는 소오스 단자를 갖는 제8NMOS 트랜지스터와, 상기 제2NMOS 트랜지스터의 소오스 단자에 연결되는 드레인 단자, 전압(VCC)에 연결되는 게이트 단자, 상기 출력 부신호를 받는 소오스 단자를 갖는 제9NMOS 트랜지스터를 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
먼저, 본 발명에 따른 제1실시예의 교차 결합 증폭기의 구성을 살펴보면 다음과 같다.
본 발명의 교차 결합 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터(MN2)와, 증폭기의 인에이블 정신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터(MN5)와, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS 트랜지스터(MN3)와, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS 트랜지스터(MN4)로 이루어져 있다.
그리고 부가적으로 상기 제1NMOS 트랜지스터(MN1)와 제2NMOS 트랜지스터(MN2)의 소오스 단자에 각각 연결되는 드레인 단자와 소오스 단자, 상기 인에이블 정신호(SE)를 받는 게이트 단자를 갖는 제3PMOS 트랜지스터(MP3)와, 증폭기의 출력 정, 부신호(SO, /SO) 양단에 각각 연결되는 드레인과 소오스 단자, 상기 인에이블 정신호(SE)가 입력되는 게이트 단자를 갖는 제4PMOS 트랜지스터(MP4)를 추가하여 증폭기의 오프 시간동안 노드 N1, N2 및 출력 정, 부신호(SO, /SO)의 이퀄라이즈(Equalize) 역할을 한다.
상기 본 발명의 제1실시예에 따른 교차 결합 증폭기의 동작 상태를 살펴본다.
증폭기를 동작시키기 위해 인에이블 신호가 하이로 입력되는 상태에서, 증폭기의 입력 정신호(SI)에 로우(low)가 입력되고, 입력 부신호(/SI)에 하이(High)가 입력되면, 상기 제3NMOS 트랜지스터(MN3)는 제4NMOS 트랜지스터(MN4)보다 더 많은 전류를 노드 N3와 증폭기의 온/오프 역할을 하는 제5NMOS 트랜지스터(MN5)를 흐르도록 한다. 이는 노드 N2가 노드 N1 전압보다 높기 때문에 일어난다. 그리고 제3NMOS 트랜지스터(MN3)와 제4NMOS 트랜지스터(MN4)는 교차 결합 형태이므로 시간이 흐름에 따라 더욱 전류의 차이가 발생하여 노드 N2는 하이로 노드 N1은 로우 상태가 되며 증폭기의 출력인 정신호(SO)와 부신호(/SO)는 노드 N1, N2의 변화에 따라 움직이게 되며 동시에 교차결합된 제1PMOS 트랜지스터(MP1)와 제2PMOS 트랜지스터(MP2)에 의해 출력은 고속으로 증폭되게 된다.
그리고 센싱이 완료되면 출력 정신호(SO)와 노드 N1은 로우가 되고 출력 부신호(/SO)와 노드 N2는 하이로 되어, 제1PMOS 트랜지스터(MP1)는 오프가 된다. 따라서, 상기 제1PMOS 트랜지스터(MP1), 제1NMOS 트랜지스터(MN1), 제3NMOS 트랜지스터(MN3)을 흐르는 전류소모는 차단되게 된다.
또한 제4NMOS 트랜지스터(MN4) 역시 오프가 됨으로 제2PMOS 트랜지스터(MP2), 제2NMOS 트랜지스터(MN2), 제4NMOS 트랜지스터(MN4)를 흐르는 전류소모 또한 제거한다.
그리고 PMOS 트랜지스터(MP3, MP4)는 인에이블 정신호가 입력되어 증폭기의 오프 시간동안 노드 N1과 N2 및 출력 정신호(SO)와 출력 부신호(/SO)의 이퀄라이즈(equalize) 역할을 각각 한다.
그리고 제3도 및 제4도는 본 발명과 종래의 방법에 의한 동작 특성을 시간에 대한 전압, 소모전류를 비교한 그래프로서, 제3도는 본 발명에 따른 교차 결합 증폭기의 출력 전압 그래프이고, 제4도는 본 발명에 따른 교차 결합 증폭기의 출력 소모전류 그래프이다.
이어서, 본 발명에 따른 제2실시예를 제5도 내지 제7도를 통하여 상세히 살펴본다.
제5도에 도시된 본 발명의 제2실시예는 상기 제1실시예의 증폭기에 상기 출력 정신호(SO)를 받는 드레인 단자, 전압(VSS)에 연결되는 게이트 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스와 연결되는 소오스 단자를 갖는 제5PMOS 트랜지스터(MP5)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 전압(VSS)에 연결되는 게이트 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 소오스 단자를 갖는 제6PMOS 트랜지스터(MP6)를 추가하여 형성한 교차 결합 증폭기이다.
상기 추가된 제5PMOS 트랜지스터(MP5)는 오프되어 상기 노드 N1을 더욱 로우로 만들고, 또한 제6PMOS 트랜지스터(MP6)은 온되어 상기 노드 N2를 더욱 하이 상태로 만들어 최대의 증폭도를 얻어내게 된다.
그리고 제1실시예와 마찬가지로 제6도와 제7도에 본 발명의 증폭도 및 소모전류를 도시하였다.
이어서, 본 발명에 따른 제3실시예를 제8도 내지 제10도를 통하여 상세히 살펴본다.
제8도에 도시된 본 발명의 제3실시예는 상기 제1실시예의 증폭기에 상기 출력 정신호(SO)를 받는 드레인 단자 및 게이트 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스와 연결되는 소오스 단자를 갖는 제6NMOS 트랜지스터(MN6)와, 상기 출력 부신호(/SO)를 받는 드레인 단자 및 게이트 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 소오스 단자를 갖는 제7NMOS 트랜지스터(MN7)를 더 포함하여 구성한 것이다.
상기 부가된 제6NMOS 트랜지스터(MN6)와 제7NMOS 트랜지스터(MN7)의 게이트 단자가 각각 출력 정신호(SO)와 출력 부신호(/SO)에 연결되어 있으므로 노드 N1을 로우로 노드 N2를 하이로 형성하게 되어 증폭을 최대화할 수 있다.
이에대한 결과 그래프가 제9도 및 제10도에 도시되어 있다.
끝으로 본 발명에 대한 제4실시예를 제11도 내지 제13도를 참조하여 상세히 설명하면 다음과 같다.
제11도에 도시된 제4실시예는 상기 제1실시예의 구성에 있어서, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 전압(VCC)에 연결되는 게이트 단자, 상기 출력 정신호(SO)를 받는 소오스 단자를 갖는 제8NMOS 트랜지스터(MN8)와, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 전압(VCC)에 연결되는 게이트 단자, 상기 출력 부신호(/SO)를 받는 소오스 단자를 갖는 제9NMOS 트랜지스터(MN9)를 더 포함하여 이루어진 구성으로 다음과 같이 증폭을 최대화 하는 동작을 하게 된다.
그리고 상기 제4실시예의 결과 그래프 제12도 및 제13도에 도시되어 있다.
상기와 같이 이루어지는 본 발명은 모스트랜지스터를 사용하는 IC 제품의 증폭기 사용시 높은 이득과 빠른 속도, 저전력 소모를 이룰 수 있는 효과가 있다.

Claims (8)

  1. 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터(MN2)와, 증폭기의 인에이블 정신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터(MN5)와, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS 트랜지스터(MN3)와, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS 트랜지스터(MN4)를 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  2. 제1항에 있어서, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS 트랜지스터(MN2)의 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제3PMOS 트랜지스터(MP3)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정, 부신호(SO, /SO)를 이퀄라이즈하는 제4PMOS 트랜지스터(MP4)를 더 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  3. 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터(MN2)와, 증폭기의 인에이블 정신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터(MN5)와, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS 트랜지스터(MN3)와, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS 트랜지스터(MN4)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 전압(VSS)에 연결되는 게이트 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스와 연결되는 소오스 단자를 갖는 제5PMOS 트랜지스터(MP5)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 전압(VSS)에 연결되는 게이트 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 소오스 단자를 갖는 제6PMOS 트랜지스터(MP6)를 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  4. 제3항에 있어서, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS 트랜지스터(MN2)의 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제3PMOS 트랜지스터(MP3)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정, 부신호(SO, /SO)를 이퀄라이즈하는 제4PMOS 트랜지스터(MP4)를 더 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  5. 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터(MN2)와, 증폭기의 인에이블 정신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터(MN5)와, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS 트랜지스터(MN3)와, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS 트랜지스터(MN4)와, 상기 출력 정신호(SO)를 받는 드레인 단자 및 게이트 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스와 연결되는 소오스 단자를 갖는 제6NMOS 트랜지스터(MN6)와, 상기 출력 부신호(/SO)를 받는 드레인 단자 및 게이트 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 소오스 단자를 갖는 제7NMOS 트랜지스터(MN7)를 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  6. 제5항에 있어서, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS 트랜지스터(MN2)의 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제3PMOS 트랜지스터(MP3)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정, 부신호(SO, /SO)를 이퀄라이즈하는 제4PMOS 트랜지스터(MP4)를 더 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  7. 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS 트래지스터(MP1)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터(MN2)와, 증폭기의 인에이블 정신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터(MN5)와, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS 트랜지스터(MN3)와, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS 트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS 트랜지스터(MN4)와, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 전압(VCC)에 연결되는 게이트 단자, 상기 출력 정신호(SO)를 받는 소오스 단자를 갖는 제8NMOS 트랜지스터(MN8)와, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 전압(VCC)에 연결되는 게이트 단자, 상기 출력 부신호(/SO)를 받는 소오스 단자를 갖는 제9NMOS 트랜지스터(MN9)를 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  8. 제7항에 있어서, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS 트랜지스터(MN2)의 소오스 단자가 연결되는 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제3PMOS 트랜지스터(MP3)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정, 부신호(SO, /SO)를 이퀄라이즈하는 제4PMOS 트랜지스터(MP4)를 더 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
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