KR950003282B1 - 교차 결합 증폭기 - Google Patents

교차 결합 증폭기 Download PDF

Info

Publication number
KR950003282B1
KR950003282B1 KR1019930005464A KR930005464A KR950003282B1 KR 950003282 B1 KR950003282 B1 KR 950003282B1 KR 1019930005464 A KR1019930005464 A KR 1019930005464A KR 930005464 A KR930005464 A KR 930005464A KR 950003282 B1 KR950003282 B1 KR 950003282B1
Authority
KR
South Korea
Prior art keywords
nmos transistor
source terminal
amplifier
receiving
drain
Prior art date
Application number
KR1019930005464A
Other languages
English (en)
Other versions
KR940023010A (ko
Inventor
한광마
Original Assignee
현대전자산업 주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 김주용 filed Critical 현대전자산업 주식회사
Priority to KR1019930005464A priority Critical patent/KR950003282B1/ko
Publication of KR940023010A publication Critical patent/KR940023010A/ko
Application granted granted Critical
Publication of KR950003282B1 publication Critical patent/KR950003282B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45264—Complementary cross coupled types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45176—A cross coupling circuit, e.g. consisting of two cross coupled transistors, being added in the load circuit of the amplifying transistors of a differential amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

내용 없음.

Description

교차 결합 증폭기
제1도는 종래의 교차 결합 증폭기 회로도.
제2도는 본 발명의 일실시예에 따른 교차 결합 증폭기 회로도.
제3도는 본 발명의 일실시예에 따른 교차 결합 증폭기의 출력전압 그래프.
제4도는 본 발명의 일실시예에 따른 교차 결합 증폭기의 소모전류 그래프.
제5도는 본 발명의 다른 실시예에 따른 교차 결합 증폭기 회로도.
제6도는 본 발명의 다른 실시예에 따른 교차 결합 증폭기의 출력전압 그래프.
제7도는 본 발명의 다른 실시예에 따른 교차 결합 증폭기의 소모전류 그래프.
제8도는 본 발명의 또 다른 실시예에 따른 교차 결합 증폭기 회로도.
제9도는 본 발명의 또 다른 실시예에 따른 교차 결합 증폭기의 출력전압 그래프.
제10도는 본 발명의 또 다른 실시예에 따른 교차 결합 증폭기의 소모전류 그래프.
* 도면의 주요부분에 대한 부호의 설명
MP1 내지 MP6 : PMOS트랜지스터 MN1 내지 MN5 : NMOS트랜지스터
본 발명은 모스트랜지스터로 구성되는 반도체 소자의 설계에 사용할 수 있는 고속, 저소비전력 특성을 갖는 교차 결합 증폭기에 관한 것이다.
종래의 PMOS 교차 결합 증폭기는 제1도를 통하여 상세히 살펴보면, 도면에서 MP1 내지 MP3는 PMOS 트랜지스터, MN1 내지 MN3는 NMOS 트랜지스터를 각각 나타낸다.
도면에 도시된 바와같이 종래의 PMOS 교차 결합 증폭기는 3개의 PMOS 트랜지스터와 3개의 NMOS 트랜지스터로 이루어 지게 되는데, 다음과 같이 둥작하게 된다.
제1(b)도의 증폭기가 온 되는 시간(T1~T2)는 제1(a)도의 회로에서 인에블(Enable) 정신호(SE)가 "1"인 상태이다. 인에블 정신호(SE)가 "1"이 되어 증폭기가 온이 되면은 증폭기의 입력 정신호(SI)와 부신호(SI) 차이에 따라 출력신호(SO, /SO) 신호가 증폭되어 나타나게 된다.
그러나, 상기 종래의 PMOS 교차 결합 증폭기는 전류 미러 증폭기(Current-Mirror Amplifier) 보다 높은 이득을 가지지만, 출력 정신호가 "로우", 출력 부신호가 "하이"의 상태로 증폭되어 출력되면, 이때 제2PMOS트랜지스터는 게이트 입력인 출력 부신호가 "하이"이므로 오프된다. 따라서 제2PMOS트랜지스터와 제2NMOS트랜지스터, 제3NMOS트랜지스터를 통한 전류 패스(path)는 차단된다. 또한, 제1MOS트랜지스터는 게이트의 입력인 출력 정신호가 "로우"인상태이므로 계속 온되어 있게 되고 입력 정신호가 제1NMOS트랜지스터의 문턱전압 Vt보다 낮은 전압이 아닌 경우 상기 제1NMOS트랜지스터도 온 상태가 되기 때문에 상기 3개의 트랜지스터, 제1PMOS트랜지스터, 제1NMOS트랜지스터, 제3NMOS트랜지스터를 통해 제1(c)도에 도시된 소모전류와 같이 계속 전류소모가 발생되어 증폭이 완전히 끝난 상태에서도 인에이블 정신호가 "하이"이고 입력 정신호 또는 입력 부신호가 OV에서 VCC로 스윙(swing)하지 않는 작은 입력 전위차로 들어올때 계속 전류를 소모하는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 높은 이득과 전류소모를 줄이는 교차 결합 증폭기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 증폭기의 출력 정신호를 받는 드레인 단자, 출력 부신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터와, 증폭기의 출력부신호를 받는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터와 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트 단자를 갖는 제1NMOS트랜지스터, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS트랜지스터와, 증폭기의 인에이블 신호를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 열결되는 드레인 단자, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호를 받는 게이트 단자, 상기 출력 정신호를 받는 소오스 단자를 갖는 제3PMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호를 받는 게이트 단자, 상기 출력 부신호를 받는 소오스 단자를 갖는 제4PMOS트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.
또한 본 발명은, 증폭기의 출력 정신호를 받는 드레인 단자, 출력 부신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터와, 증폭기의 출력 부신호를 받는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트 단자를 갖는 제1NMOS트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS트랜지스터와, 증폭기에 인에블 신호를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자. 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 드레인 단자에 연결되는 소오스 단자, 전압(VCC)를 받는 게이트 단자, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자를 갖는 제3PMOS트랜지스터와, 상기 제2NMOS트랜지스터의 드레인 단자에 연결되는 소오스 단자, 전압(VCC)를 받는 게이트 단자, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자를 갖는 제4PMOS트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.
본 발명은, 증폭기의 출력 정신호를 받는 드레인 단자, 출력 부신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터와, 증폭기의 출력 부신호를 받는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트 단자를 갖는 제1NMOS트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS트랜지스터와, 증폭기의 인에블 신호를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 출력 정신호를 받는 소오스 단자를 갖는 제3PMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 제1NMOS트랜지스터의 소오스 단자에 연결되는 게이트 단자, 상기 출력 부신호를 받는 소오스 단자를 갖는 제4PMOS트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 교차 결합 증폭기의 구성을 상세히 설명한다.
먼저, 본 발명에 따른 교차 결합 증폭기의 일실시예를 제2도를 통해 설명하면 다음과 같다.
증폭기의 출력 정신호(/SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS트랜지스터(MN2)와, 증폭기의 인에블 신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터(MN5)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)에 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터(MN3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터(MN4)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호(/SO)를 받는 게이트 단자, 상기 출력 정신호(SO)를 받는 소오스 단자를 갖는 제3PMOS트랜지스터(MP3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호(SO)를 받는 게이트 단자, 상기 출력 부신호(/SO)를 받는 소오스 단자를 갖는 제4PMOS트랜지스터(MP4)로 구성되어 있다.
그리고 부가적으로 상기 제1NMOS트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS트랜지스터(MN2)의 소오스 단자가 연결되는 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제5PMOS트랜지스터(MP5)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정·부신호(SO, /SO)를 이퀄라이즈하는 제6PMOS트랜지스터(MP6)를 더 포함하여 구성되어 진다.
상기 본 발명에 따른 일실시예의 동작상태를 살펴본다.
증폭기를 동작시키기 위해 인에블 신호가 하이로 입력되는 상태에서, 증폭기의 입력 정신호(SI)에 로우(low)가 입력되고, 입력 부신호(/SI)에 하이(High)가 입력되면, 상기 제3NMOS트랜지스터(MN3)는 제4NMOS트랜지스터(MN4) 보다 더 많은 전류를 노드 N3와 제5NMOS트랜지스터(MN5)를 통해 흐르도록 한다. 이는 노드 N2가 노드 N1 보다 전압이 높기 때문에 발생한다.
그리고 제3NMOS트랜지스터(MN3)와 제4NMOS트랜지스터(MN4)는 교차 결합 형태이므로 시간이 흐름에 따라 더욱 전류의 차이가 발생하여 노드 N2는 하이로, 노드 N1은 로우 상태가 된다.
또한 교차 결합된 제1PMOS트랜지스터(MP1)와 제2PMOS트랜지스터(MP2)에 의해, 그리고 교차 결합된 제3PMOS트랜지스터(MP3)와 제4PMOS트랜지스터(MP4)에 의해 출력 정·부신호(SO, /SO)가 고속으로 증폭되게 된다.
센싱이 완료되면 출력 정신호(SO)와 노드 N1은 로우가 되고 출력 부신호(/SO)와 노드 N2는 하이로 되어 제1PMOS트랜지스터(MP1)는 오프가 된다. 따라서 상기 제1PMOS트랜지스터(MP1), 제4NMOS트랜지스터(MN4), 제3NMOS트랜지스터(MN3)를 흘는 전류 소모는 차단된다. 또한 제4NMOS트랜지스터(MN4) 역시 오프가 됨으로써 제2PMOS트랜지스터(MP2)와, 제2NMOS트랜지스터(MN2), 제4NMOS트랜지스터(MN4)를 흐르는 전류소모 또한 제거되게 된다.
그리고 상기 제5, 제6 PMOS트랜지스터(MP5, MP6)는 증폭기의 오프 시간 동안 노드 N1, N2 및 출력 정신호(SO)와 출력 부신호(/SO)의 이퀄라이즈(equalize)역할을 각각 한다.
그리고 제3도 및 제4도는 본 발명과 종래의 방법에 의한 동작 특성을 시간에 대한 전압, 소모전류를 비교한 그래프로서, 제3도는 본 발명에 다른 교차 결합 증폭기의 출력 전압 그래프이고, 제4도는 본 발명에 따른 교차 결합 증폭기의 출력 소모전류 그래프이다.
이어서, 본 발명의 다른 실시예를 제5도 내지 제7도를 통하여 상세히 살펴본다.
제5도에 도시된 본 발명의 다른 실시예는 상기 일실시예에서의 제3, 제4PMOS트랜지스터(MP3, MP4)의 게이트 단자의 연결구조를 변경한 것으로, 두 PMOS트랜지스터(MP3, MP4)의 게이트 단자 각각에 전압(VCC)을 인가하여 동일한 동작 특성을 얻는다.
이때의 전압증폭과 소모전력의 변화를 제6도 및 제7도에 도시하였다.
그리고 본 발명에 다른 또 다른 실시예를 제8도 내지 제10도를 참조하여 본 발명을 설명한다.
제8도에 도시된 본 발명의 또 다른 실시예 역시 상기 일실시예에서의 PMOS트랜지스터(MP3, MP4)의 게이트 단자의 연결구조를 변경한 것으로, 두 PMOS트랜지스터(MP3, MP4)의 게이트 단자에 각각 제2NMOS트랜지스터(MN2), 제1NMOS(MN1)의 소오스 단자에 연결하여 동일한 동작 특성을 얻어 낸것이다.
이때의 전압증폭과 소모전력의 변화를 제9도 및 제10도에 도시하였다.
상기와 같이 이루어지는 본 발명은 MOSFET를 사용하는 IC 제품의 증폭기 사용시 높은 이득과 빠른 속도, 저전력 소모를 이룰 수 있는 효과가 있다.

Claims (6)

  1. 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS트랜지스터(MN2)와, 증폭기의 인에블 신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터(MN5)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터(MN3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터(MN4)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호(/SO)를 받는 게이트 단자, 상기 출력 정신호(SO)를 받는 소오스 단자를 갖는 제3PMOS트랜지스터(MP3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호(SO)를 받는 게이트 단자, 상기 출력 부신호(/SO)를 받는 소오스 단자를 갖는 제4PMOS트랜지스터(MP4)를 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  2. 제1항에 있어서, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS트랜지스터(MN2)의 소오스 단자가 연결되는 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제5PMOS트랜지스터(MP5)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정·부신호(SO, /SO)를 이퀄라이즈하는 제6PMOS트랜지스터(MP6)를 더 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  3. 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS트랜지스터(MN2)와, 증폭기의 인에블 신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터(MN5)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터(MN3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터(MN4)와, 상기 제1NMOS트랜지스터(MN1)의 드레인 단자에 연결되는 소오스 단자, 전압(VCC)를 받는 게이트 단자, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자를 갖는 제3PMOS트랜지스터(MP3)와, 상기 제2NMOS트랜지스터(MN2)의 드레인 단자에 연결되는 소오스 단자, 전압(VCC)를 받는 게이트 단자, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자를 갖는 제4PMOS트랜지스터(MP4)를 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  4. 제3항에 있어서, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자가 연결되는 노드, N1과 제2NMOS트랜지스터(MN2)의 소오스 단자가 연결되는 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제5PMOS트랜지스터(MP5)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정·부신호(SO, /SO)를 이퀄라이즈하는 제6PMOS트랜지스터(MP6)를 더 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  5. 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS트랜지스터(MN2)와, 증폭기의 인에블 신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터(MN5)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터(MN3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터(MN4)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 게이트 단자, 상기 출력 정신호(SO)를 받는 소오스 단자를 갖는 제3PMOS트랜지스터(MP3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 게이트 단자, 상기 출력 부신호(/SO)를 받는 소오스 단자를 갖는 제4PMOS트랜지스터(MP4)를 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  6. 제5항에 있어서, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS트랜지스터(MN2)의 소오스 단자가 연결되는 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제5PMOS트랜지스터(MP5)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정·부신호(SO, /SO)를 이퀄라이즈하는 제6PMOS트랜지스터(MP6)를 더 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
KR1019930005464A 1993-03-31 1993-03-31 교차 결합 증폭기 KR950003282B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930005464A KR950003282B1 (ko) 1993-03-31 1993-03-31 교차 결합 증폭기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930005464A KR950003282B1 (ko) 1993-03-31 1993-03-31 교차 결합 증폭기

Publications (2)

Publication Number Publication Date
KR940023010A KR940023010A (ko) 1994-10-22
KR950003282B1 true KR950003282B1 (ko) 1995-04-07

Family

ID=19353362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930005464A KR950003282B1 (ko) 1993-03-31 1993-03-31 교차 결합 증폭기

Country Status (1)

Country Link
KR (1) KR950003282B1 (ko)

Also Published As

Publication number Publication date
KR940023010A (ko) 1994-10-22

Similar Documents

Publication Publication Date Title
US4697112A (en) Current-mirror type sense amplifier
US7439775B2 (en) Sense amplifier circuit and sense amplifier-based flip-flop having the same
EP0594305B1 (en) Comparator circuit
US4634890A (en) Clamping circuit finding particular application between a single sided output of a computer memory and a differential amplifier sensing circuit
US4598215A (en) Wide common mode range analog CMOS voltage comparator
KR100190763B1 (ko) 차동 증폭기
JPH0616571B2 (ja) 電流増幅装置
JP2885177B2 (ja) 電源モニタ回路
US6879198B2 (en) Differential input receiver with hysteresis
JPH0730340A (ja) 改良した共通モードのリジェクションを有する差動入力段
US6414521B1 (en) Sense amplifier systems and methods
KR20030075543A (ko) 전류 센스 증폭기
CA1259672A (en) Differential input stage for differential line receivers and operational amplifiers
KR950003282B1 (ko) 교차 결합 증폭기
KR950003280B1 (ko) 교차 결합 증폭기
KR950003281B1 (ko) 교차 결합 증폭기
KR100695510B1 (ko) 차동증폭기
KR100242469B1 (ko) 고속 동작 교차 결합 증폭기
US4801891A (en) Differential amplifier utilizing MOS transistors of a single channel polarity
JP3968818B2 (ja) アンプ
JP3628189B2 (ja) 差動増幅回路
KR20030070694A (ko) 히스테리시스 특성을 가지는 비교기
JP2002314399A (ja) 半導体集積回路
KR950005094Y1 (ko) 데이타 감지 증폭기 회로
KR950005575B1 (ko) 교차 결합 증폭기

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080320

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee