KR950003281B1 - 교차 결합 증폭기 - Google Patents

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KR950003281B1
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Abstract

내용 없음.

Description

교차 결합 증폭기
제1도는 종래의 교차 결합 증폭기 회로도.
제2도는 본 발명의 일실시예에 따른 교차 결합 증폭기 회로도.
제3도는 본 발명의 일실시예에 따른 교차 결합 증폭기의 출력전압 그래프.
제4도는 본 발명의 일실시예에 따른 교차 결합 증폭기의 소모전류 그래프.
제5도는 본 발명의 다른 실시예에 따른 교차 결합 증폭기 회로도.
제6도는 본 발명의 다른 실시예에 따른 교차 결합 증폭기의 출력전압 그래프.
제7도는 본 발명의 다른 실시예에 따른 교차 결합 증폭기의 소모전류 그래프.
제8도는 본 발명의 또 다른 실시예에 따른 교차 결합 증폭기의 회로도.
제9도는 본 발명의 또 다른 실시예에 따른 교차 결합 증폭기의 출력전압 그래프.
제10도는 본 발명의 또 다른 실시예에 따른 교차 결합 증폭기의 소모전류 그래프.
* 도면의 주요부분에 대한 부호의 설명
MP1 내지 MP6 : PMOS트랜지스터 MN1 내지 MN5 : NMOS트랜지스터
본 발명은 모스트랜지스터로 구성되는 반도체 소자의 설계에 사용할 수 있는 고속, 저소비전력 특성을 갖는 교차 결합 증폭기에 관한 것이다.
종래의 PMOS교차 결합 증폭기는 제1도를 통하여 상세히 살펴보면, 도면에서 MP1 내지 MP3는 PMOS트랜지스터, MN1 내지 MN3는 NMOS트랜지스터를 각각 나타낸다.
도면에 도시된 바와 같이 종래의 PMOS 교차 결합 증폭기는 3개의 PMOS트랜지스터와 3개의 NMOS트랜지스터로 이루어지게 되는데, 다음과 같이 동작하게 된다.
제1(b)도의 증폭기가 온되는 시간(T1~T2)는 제1(a)도의 회로에서 인에블(Enable) 정신호(SE)가 "1"인 상태이다. 인에블 정신호(SE)가 "1"이 되어 증폭기가 온되면은 증폭기의 입력 정신호(SI)와 부신호(/SI)차이에 따라 출력신호(SO, /SO) 신호가 증폭되어 나타나게 된다.
그러나, 상기 종래의 PMOS교차 결합 증폭기는 전류 미러 증폭기(Current-Mirror Amplifier)보다 높은 이득을 가지지만, 출력정신호가 "로우", 출력 부신호가 "하이"의 상태로 증폭되어 출력되면, 이때 제2PMOS트랜지스터는 게이트 입력인 출력 부신호가 "하이"이므로 오프된다. 따라서 제2PMOS트랜지스터와 제2NMOS트랜지스터, 제3NMOS트랜지스터를 통한 전류 패스(path)는 차단된다. 또한, 제1PMOS트랜지스터는 게이트의 입력인 출력 정신호가 "로우"인 상태이므로 계속 온되어 있게 되고 입력 정신호신호가 제1NMOS트랜지스터의 문턱전압 Vt보다 낮은 전압이 아닌 경우 상기 제1NMOS트랜지스터로 온 상태가 되어 때문에 상기 3개의 트랜지스터, 제1PMOS트랜지스터, 제1NMOS트랜지스터, 제3NPMOS트랜지스터를 통해 제1(c)도에 도시된 소모전류와 같이 계속전류소모가 발생되어 증폭이 완전히 끝난 상태에서도 인에이블 정신호가 "하이"이고 입력 정신호 또는 입력 부신호가 OV에서 VCC로 스위칭(swing)하지 않는 작은 입력 전위차로 들어올때 계속 전류를 소모하는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 높은 이득과 전류소모를 줄이는 교차 결합 증폭기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 증폭기의 출력 부신호를 받는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터와, 증폭기의 출력 정신호를 받는 드레인 단자, 출력 부신호를 받는 게이트단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트 단자를 갖는 제1NMOS트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS트랜지스터와, 증폭기의 인에이블 신호를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호를 받는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호를 받는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호를 받는 게이트 단자, 상기 출력 부신호를 받는 소오스 단자를 갖는 제3PMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호를 받는 게이트 단자, 상기 출력 정신호를 받는 소오스 단자를 갖는 제4PMOS트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.
또한 본 발명은, 증폭기의 출력 부신호를 받는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터와, 증폭기의 출력 정신호를 받는 드레인 단자, 출력 부신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트단자를 갖는 제1NMOS트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS트랜지스터와, 증폭기의 인에이블 정신호를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호를 받는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호를 받는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 증폭기의 인에이블 부신호를 받는 게이트 단자, 상기 출력 부신호를 받는 소오스 단자를 갖는 제3PMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 증폭기의 인에블 부신호를 받는 게이트 단자, 상기 출력 정신호를 받는 소오스 단자를 갖는 제4POMS트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.
또한 본 발명은, 증폭기의 출력 부신호를 받는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터와, 증폭기의 출력 정신호를 받는 드레인 단자, 출력 부신호를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트 단자를 갖는 제1NMOS트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS트랜지스터와, 증폭기의 인에블 신호를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호를 받는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호를 받는 게이트 단자, 상기 제5NMOS트랜지스터의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 전압(VSS)을 받는 게이트 단자, 상기 출력 부신호를 받는 소오스 단자를 갖는 제3PMOS트랜지스터와, 상기 제2NMOS트랜지스터의 소오스 단자에 연결되는 드레인 단자, 전압(VSS)을 받는 게이트 단자, 상기 출력 정신호를 받는 소오스 단자를 갖는 제4PMOS트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 교차 결합 증폭기를 상세히 설명한다.
먼저, 본 발명에 따른 교차 결합 증폭기의 일실시예를 제2도를 통해 설명하면 다음과 같다.
증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터(MP1)와, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터(MP2)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS트랜지스터(MN1)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS트랜지스터(MN2)와, 증폭기의 인에블 신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터(MN5)와, 상기 NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호(SO)를 받는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터(MN3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는드레인 단자, 상기 출력 부신호(/SO)를 받는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터(MN4)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호(SO)를 받는 게이트 단자, 상기 출력 부신호(/SO)를 받는 소오스 단자를 갖는 제3PMOS트랜지스터(MP3)와, 상기 제2NMOS트랜지스터(MN2)에 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호(/SO)를 받는 게이트 단자, 상기 출력 정신호(SO)를 받는 소오스 단자를 갖는 제4PMOS트랜지스터(MP4)로 구성되어 있다.
그리고 상기 제1NMOS트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS트랜지스터(MN2)의 소오스 단자가 연결되는 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제5PMOS트랜지스터(MP5)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정, 부신호(SO, /SO)를 이퀄라이즈하는 제6PMOS트랜지스터(MP6)를 더 포함하여 이루어진다.
상기 본 발명에 따른 일실시예의 동작상태를 살펴본다.
증폭기를 동작 시키기 위해 인에블 신호가 하이로 입력되는 상태에서, 증폭기의 입력 정신호(SI)에 로우(low)가 입력되고, 입력 부신호(/SI)에 하이(High)가 입력되면, 게이트 단자가 출력 노드(NSO)에 연결되어 있는 NMOS트랜지스터(MN3)는 노드 SO를 하이 상태로 만들어 출력 부신호(/SO)를 빨리 하이로 증폭시킨다.
그리고 NMOS트랜지스터(MN4)는 노드 N2를 로우로 만들고 출력 정신호(SO)를 빨리 로우로 만들게 된다.
PMOS트랜지스터(MP3)는 게이트 단자에 정출력 SO가 연결, 드레인 단자에 노드 N1이 연결, 소오스 단자에 출력 부신호(/SO)가 연결되어져 온 상태에서 노드 N1을 하이로 만든다.
또한 PMOS트랜지스터(MP4)는 게이트 단자에 출력 부신호(/SO)가 연결, 드레인 단자에 노드 N2가 연결, 소오스 단자에 출력 정신호(SO)가 연결되져 오프가 되어 노드 N2를 로우로 만들어 최대 증폭도를 얻어내게 된다.
그리고 센싱이 완료되면 출력 부신호(/SO)가 하이가 됨으로 PMOS트랜지스터(MP2)는 오프가 된다. 따라서 출력 정신호(SO)와, 노드 N2, N3를 통한 전류 소모는 없어지게 된다.
또한 출력 정신호가 로우가 됨으로 제3NMOS트랜지스터(MN3)는 오프가 된다. 따라서, 출력 부신호(/SO)와 누드 N1, N3를 통한 통한 전류소모가 없어지기게 된다.
그리고 PMOS트랜지스터(MP5, MP6)는 증폭기의 오프 시간 동안 노드 N1, N2 및 출력 정신호(SO)와 출력 부신호(/SO)의 이퀄라이즈(equalize)역할을 각각 한다.
그리고 제3도 및 제4도는 본 발명과 종래의 방법에 의한 동작 특성을 시간에 대한 전압, 소모전류를 비교한 그래프로서, 제3도는 본 발명에 따른 교차 결합 증폭기의 출력 전압 그래프이고, 제4도는 본 발명에 따른 교차 결합 증폭기의 출력 소모전류 그래프이다.
이어서, 본 발명의 다른 실시예를 제5도 내지 제7도를 통하여 상세히 살펴본다.
제5도에 도시된 본 발명의 다른 실시예는 상기 일실시예에서의 PMOS트랜지스터(MP3, MP4)의 게이트 단자의 연결구조를 변경한 것으로, 두 PMOS트랜지스터(MP3, MP4)의 게이트 단자에 인에이블 부신호(/SE)를 인가하여 형성한 것이다.
이때의 전압증폭과 소모전력의 변화를 제6도 및 제7도에 도시하였다.
그리고 본 발명에 따른 또 다른 실시예를 제8도 내지 제10도를 참조하여 본 발명을 설명한다.
제8도에 도시된 본 발명의 또 다른 실시예 역시 상기 일실시예에서의 제3 및 제4PMOS트랜지스터(MP3, MP4)의 게이트 단자의 연결구조를 변경한 것으로, 두 PMOS트랜지스터(MP3, MP4)의 게이트 단자에 전압(VSS)를 인가하여 형성한 것이다.
이때의 전압증폭과 소모전력의 변화를 제9도 및 제10도에 도시하였다.
상기와 같이 이루어지는 본 발명은 MOSFET를 사용하는 IC제품의 증폭기 사용시 높은 이득과 빠른 속도, 저전력 소모를 이룰 수 있는 효과가 있다.

Claims (6)

  1. 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터(MP1)와, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터(MP2)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS트랜지스터(MN1)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS트랜지스터(MN2)와, 증폭기의 인에블 신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터(MN5)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호(SO)를 받는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터(MN3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호(/SO)를 받는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터(MN4)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호(SO)를 받는 게이트 단자, 상기 출력 부신호(/SO)를 받는 소오스 단자를 갖는 제3PMOS트랜지스터(MP3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호(/SO)를 받는 게이트 단자, 상기 출력 정신호(SO)를 받는 소오스 단자를 갖는 제4PMOS트랜지스터(MP4)를 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  2. 제1항에 있어서, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS트랜지스터(MN2)의 소오스 단자가 연결되는 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제5PMOS트랜지스터(MP5)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정, 부신호(SO, /SO)를 이퀄라이즈하는 제6PMOS트랜지스터(MP6)를 더 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  3. 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터(MP1)와, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 게이트 단자를 갖는 제2PMOS트랜지스터(MP2)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS트랜지스터(MN1)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS트랜지스터(MN2)와, 증폭기의 인에블 신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터(MN5)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호(SO)를 받는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터(MN3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호(/SO)를 받는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터(MN4)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 증폭기의 인에이블(Enable) 부신호(/SE)를 받는 게이트 단자, 상기 출력 부신호(/SO)를 받는 소오스 단자를 갖는 제3PMOS트랜지스터(MP3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 증폭기의 인에블 부신호(/SE)를 받는 게이트 단자, 상기 출력 부신호(SO)를 받는 소오스 단자를 갖는 제4PMOS트랜지스터(MP4)를 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  4. 제3항에 있어서, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS트랜지스터(MN2)의 소오스 단자가 연결되는 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 N1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제5PMOS트랜지스터(MP5)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정, 부신호(SO, /SO)를 이퀄라이즈하는 제6PMOS트랜지스터(MP6)를 더 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  5. 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제1PMOS트랜지스터(MP1)와, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(VCC)에 연결되는 소오스 단자를 갖는 제2PMOS트랜지스터(MP2)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS트랜지스터(MN1)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS트랜지스터(MN2)와, 증폭기의 인에블 신호(SE)를 받는 게이트 단자, 전압(VSS)에 연결되는 소오스 단자를 갖는 제5NMOS트랜지스터(MN5)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 정신호(SO)를 받는 게이트 단자, 상기 제5NMOS트랜지스터(MN5)의 드레인에 연결되는 소오스 단자를 갖는 제3NMOS트랜지스터(MN3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 상기 출력 부신호(/SO)를 받는 게이트 단자, 상기 NM-OS트랜지스터(MN5)의 드레인 단자에 연결된 소오스 단자를 갖는 제4NMOS트랜지스터(MN4)와, 상기 제1NMOS트랜지스터(MN1)의 소오스 단자에 연결되는 드레인 단자, 전압(VSS)을 받는 게이트 단자, 상기 출력 부신호(/SO)를 받는 소오스 단자를 갖는 제3PMOS트랜지스터(MP3)와, 상기 제2NMOS트랜지스터(MN2)의 소오스 단자에 연결되는 드레인 단자, 전압(VSS)을 받는 게이트 단자, 상기 출력 정신호(SO)를 받는 소오스 단자를 갖는 제4PMOS트랜지스터(MP4)를 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
  6. 제5항에 있어서, 상기 제1NMOS트랜지스터(NM1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS트랜지스터(MN2)의 소오스 단자가 연결되는 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위한 상기 노드 n1을 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 노드 N2와 연결되는 소오스 단자를 갖는 제5PMOS트랜지스터(MP5)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 인에이블 신호(SE)에 연결되는 게이트 단자, 상기 출력 정신호(SO)에 연결되는 소오스 단자를 갖고 상기 출력 정, 부신호(SO, /SO)를 이퀄라이즈하는 제6PMOS트랜지스터(MP6)를 더 포함하여 이루어지는 것을 특징으로 하는 교차 결합 증폭기.
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