KR940000149B1 - Cmos 증폭기 - Google Patents

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Abstract

내용 없음.

Description

CMOS 증폭기
제1도는 종래의 CMOS 증폭기의 회로도.
제2도는 본 발명의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 ~ 10 : 노드 PSN1, PSN2, PSP1, PSP2 : 신호
MN1~MN5, MN11~MN15 : NMOS 트랜지스터
MP6~MP10, MP16~MP20 : PMOS 트랜지스터
본 발명은 반도체 기억소자에 이용하는 증폭기에 관한 것으로, 특히 높은 센싱속도를 가지면서 감도가 증가되도록 한 CMOS(Complementary Metal Oxide Semiconductor), 증폭기(Amplifier)에 관한 것이다.
일반적으로 반도체 기억소자(DRAM, SRAM)등에 전류미로(Current Mirror)형의 차동증폭기를 2차 증폭기로 많이 활용하여 왔음은 이미 널리 알려진 사실이다.
그리고 최근에는 PMOS 트랜지스터를 부하 트랜지스터로 사용하고 두개의 PMOS 트랜지스터의 게이트를 서로 상대방의 드레인에 크로스 연결하고, 각각의 드레인에 두 NMOS 구동 트랜지스터를 소오스가 공통 연결되도록 연결하여 각각의 두 게이트에 신호를 인가할 때 상기의 두 신호의 입력차이를 증폭시키는 방식(크로스 연결된 PMOS 주하 트랜지스터형 2단 차동증폭기 방식)이 종래의 전류미로형 차동증폭기보다 속도 및 파워(Power)면에서 성능이 우수하여 많이 사용되고 있다.
제1도는 종래의 크로스 연결된 PMOS 부하 트랜지스터형 2단 차동증폭기를 나타낸 것으로, 첫째단에서 NMOS 트랜지스터(MN1), (MN2)는 소오스가 공통으로 NMOS 트랜지스터(MN5)의 드레인에 연결되어 있고, 상기 NMOS 트랜지스터(MN1),(MN2)의 드레인쪽 부하인 PMOS 트랜지스터(MP3), (MP4)의 드레인은 전원(Vcc)과 연결하되, 상기 PMOS 트랜지스터(MP3), (MP4)가 서로 크로스 연결되어 있으므로 NMOS 트랜지스터(MN5)가 신호(PS1)에 의해 턴온되면 전류가 NMOS 트랜지스터(MN5)의 드레인-소오스를 통하여 흐르면서 두 노드(1), (2) 사이의 전압에 대해 차동증폭 작용이 일어나서 두 노드(4), (5)는 서로 다른 상태로(하나가 High이면 다른 하나는 Low)로 래치되면서 두 입력차(상기 두 노드(1), (2)사이)를 증폭시킨다.
예를들어 노드(1)의 입력이 노드(2)의 입력보다 낮을 경우에, NMOS 트랜지스터(MN5)가 턴오프이면 두 NMOS 트랜지스터(MN1), (MN2)가 모두 턴오프 상태이지만, 신호(PS1)가 High로 되어 NMOS 트랜지스터(MN5)가 턴온되면 NMOS 트랜지스터(MN2)가 NMOS 트랜지스터(MN1)보다 먼저 턴온되어 노드(5)가 노드(4)보다 먼저 전위가 그라운드 레벨로 떨어지게 된다.
따라서 두 PMOS 트랜지스터(MP3)와 PMOS 트랜지스터(MP4)가 크로스 연결되어 있으므로 NMOS 트랜지스터(MN1), (MN2)에 의해 디벨롭(develop)된 신호는 더욱 증폭되면서 노드(4)의 전위는 전원(Vcc)레벨로 노드(5)의 전위는 그라운드 레벨이 된다.
그리고 둘째단의 NMOS 트랜지스터(MN7), (MN8), (MN9)와 PMOS 트랜지스터 (MP11), (MP12)의 구성이 첫째단과 동일하므로 첫째단과 동일한 동작을 수행하게 된다.
그러나 상기와 같은 종래의 크로스 연결된 PMOS 부하 트랜지스터형 2단 차동증폭기는 두 입력감지신호(PS1), (PS2)에 대한 감도가 썩 양호하지 않을 뿐만 아니라 두 신호(PS1), (PS2)의 차이가 2ns 정도이고 전체적인 센싱속도가 5~6ns로 느린 동작속도를 갖게 되는 문제점이 있었다.
이에 따라 본 발명은 입력신호에 대한 감도가 향상되고 센싱속도가 빠른 CMOS 증폭기를 제공하는 것을 그 목적으로 한다.
본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다. 입력단(Vin)과 연결된 노드(1) 및 (2)에는 각각 하나씩의 NMOS 트랜지스터(MN1), (MN2) 및 PMOS 트랜지스터(MP8), (MP9)의 게이트를 연결하고, 상기 두 NMOS 트랜지스터(MN1), (MN2)의 소오스는 두 NMOS 트랜지스터(NM4), (MN5)의 소오스 및 NMOS(MN3)의 드레인에 공통 연결하며, 게이트로 제1신호(PSN1)가 인가되는 NMOS 트랜지스터(MN3)의 소오스는 접지하고, 상기 NMOS 트랜지스터(MN1)의 드레인에서는 NMOS 트랜지스터 (MN4)의 드레인, NMOS 트랜지스터(MN5)의 게이트, PMOS 트랜지스터(MP6), (MP8)의 소오스, PMOS 트랜지스터(MP7)의 게이트 및 노드(4)에 연결하고, 상기 NMOS 트랜지스터(NM2)의 드레인에서는 NMOS 트랜지스터(MNS4)의 게이트 NMOS 트랜지스터(MN5)의 드레인, PMOS 트랜지스터(MP6)의 게이트, PMOS 트랜지스터(MP7), (MP9)의 소오스 및 노드(5)에 연결하고, 상기 PMOS 트랜지스터(MP8), (MP9)의 드레인에서는 게이트로 제2신호(PSP1)가 인가되면서 드레인으로 전원(Vcc)이 인가되는 PMOS 트랜지스터(MP10)의 소오스에 공통 연결하고, 상기 두 노드(4), (5)에서는 각각 하나씩의 NMOS 트랜지스터(MN12), (MN13) 및 PMOS 트랜지스터(MP18),(MP19)의 게이트에 연결하고, 상기 두 NMOS 트랜지스터(MN12), (MN13)의 소오스에서는 두 NMOS 트랜지스터(MN14), (MN15)의 소오스 및 NMOS 트랜지스터(MN11)의 드레인에 공통 연결하고, 게이트로 제3신호(PSN2)가 인가되는 NMOS 트랜지스터(MN11)의 소오스는 접지하고, 상기 NMOS 트랜지스터(MN12)의 드레인에서는 NMOS 트랜지스터(MN14)의 드레인, NMOS 트랜지스터(MN15)의 게이트, 두 PMOS 트랜지스터(MP16), (MP18)의 소오스, PMOS 트랜지스터(MP17)의 게이트 및 출력단(Vout)과 연결하고, 상기 NMOS 트랜지스터(MN13)의 드레인에서는 NMOS 트랜지스터(MN14)의 게이트 NMOS 트랜지스터(MN15)의 드레인, PMOS 트랜지스터(MP16)의 게이트, 두 PMOS 트랜지스터(MP17), (MP19)의 소오스 및 출력단(Vout)과 연결하고, 상기 PMOS 트랜지스터(MP18), (MP19)의 드레인에서는 게이트로 제4신호(PSP2)가 인가되면서 드레인으로 전원(Vcc)이 인가되는 PMOS 트랜지스터(MP20)의 소오스에 공통 연결하여 구성한 것이다.
즉, 본 발명에 따른 CMOS 증폭기는 3개의 NMOS 트랜지스터(MN1, MN2, MN3)와 2개의 PMOS 트랜지스터(MP6, MP7)로 구성되고 상기 NMOS 트랜지스터(MN3)로 가해지는 하이지향에지(high going edge)의 제1감지신호(PSN1)에 의해 두 노드(1)과 (2)의 전위차를 증폭하는 제1증폭수단과, 상기 제1증폭수단(MN1~MN3, MN6, MN7)의 구성과 동일한 형태를 갖되 NMOS와 PMOS가 상호 대치되고 [즉, 3개의 PMOS 트랜지스터(MP8, MP9, MP10)와 2개의 NMOS 트랜지스터(MN4, MN5)로 구성되고] 상기 NMOS 트랜지스터(MN10)로 상기 제1감지신호(PSN1)와 거의 동시에 가해지는 로우지향에자(low going edge)의 제2감지신호(PSP1)에 의해 상기 두 노드(1)과 (2)의 전위차를 증폭하는 제2증폭수단과, 상기 제1증폭수단과 동일한 구성을 갖고 [즉, 3개의 NMOS 트랜지스터(MN11, MN12, MN13)와 2개의 PMOS 트랜지스터(MP16, MP17)로 구성되고] 상기 NMOS 트랜지스터(MN11)로 상기 제1감지신호(PSN1)보다 조금늦게 가해지는 상기 하이지향에지의 제3감지신호(PSN2)에 의해 두 노드(4)와 (5)의 전위차를 증폭하는 제3증폭수단과, 상기 제3증폭수단(MN11~MN13, MN16, MN17)의 구성과 동일한 형태를 갖되 NMOS와 PMOS가 상호 대치되고 [즉, 3개의 PMOS 트랜지스터(MP18, MP19, MP20)와 2개의 NMOS 트랜지스터(MN14, MN15)로 구성되고] 상기 제2감지신호(PSN2)와 거의 동시에 가해지는 상기 로우지향에지의 제4감지신호(PSP2)에 의해 상기 두 노즈(4)와 (5)의 전위차를 증폭하는 제4증폭수단을 포함한다.
이와 같이 구성한 본 발명의 CMOS 증폭기 제1감지신호(PSN1)가 High로 입력되기 전에는 모든 NMO 트랜지스터(MN1), (MN2), (MN4), (MN5)가 턴오프 상태를 유지하지만 상기 제1감지신호 (PSN1)가 High로 입력되면 상기 4개의 NMOS 트랜지스터(MN1), (MN2), (MN4), (MN5)가 턴온된다.
이때 두 노드(1), (2) 사이에 약간의 전위차가 존재하고 노드(1)의 전위가 노드(2)보다 높게 되면 NMOS 트랜지스터(MN1)가 NMOS 트랜지스터(MN2)보다 먼저 턴온되면서 NMOS 트랜지스터(MN1)의 드레인에 게이트가 연결된 NMOS 트랜지스터(MN5)는 턴오프, PMOS 트랜지스터(MP7)는 턴온 상태가 되는 동시에 NMOS 트랜지스터(MN2)의 드레인에 게이트가 연결된 NMOS 트랜지스터(MN4)는 턴온, PMOS 트랜지스터(MP6)는 턴오프 상태가 되므로 노드(4)가 노드(5)보다 먼저 그라운드 레벨로 떨어진다.
그리고 상기 제1감지신호(PSN1)가 1ns정도 늦게 제2감지신호(PSP1)가 low로 입력되면 PMOS 트랜지스터(MP10)가 턴온되면서 전원(Vcc)이 턴오프 상태인 PMOS 트랜지스터(MP8)로 흐르지 못하고 PMOS 트랜지스터(MP9)의 드레인-소오스로 흐르고, 이에 따라 노드(4)는 그라운드 레벨에 가까와지도록 하면서 노드(5)는 전원(Vcc)의 레벨에 가까화지도록 한다.
한편, 상기 제2감지신호(PSP1)의 인가시간과 거의 동일한 시간에 제3감지신호(PSN2)를 High로 인가하면 NMOS 트랜지스터(MN11)가 턴온되면서 NMOS 트랜지스터(MN13)가 NMOS 트랜지스터(MN12)보다 먼저 턴온되고, 이에 따라 NMOS 트랜지스터(MN13)의 드레인에 게이트가 연결된 PMOS 트랜지스터(MP16)는 턴온, NMOS 트랜지스터(MN14)는 턴오프 상태가 되는 동시에 NMOS 트랜지스터(MN12)의 드레인에 게이트가 연결된 NMOS 트랜지스터(MN15)는 턴온, PMOS 트랜지스터(MP17)는 턴오프 상태가 되므로 노드(9)는 그라운드 레벨에 근접하면서 노드(8)는 전원(Vcc) 레벨에 근접하게 된다.
그리고 상기 제3감지신호(PSN2)보다 1ns정도 후에 제4감지신호(PSP2)가 Low로 인가되면 PMOS 트랜지스터(MP20)가 턴온되면서 전원(Vcc)이 턴오프 상태인 PMOS 트랜지스터(MP19)로는 흐르지 못하고 턴온 상태인 PMOS 트랜지스터(MP18)의 드레인-소오스를 통하여 흐르고 이에 따라 노드(8)는 전원(Vcc)레벨, 노드(9)는 그라운드 레벨이 되므로 출력단(Vout)에서는 초기에 노드(1),(2)의 미세한 전위차를 노드(8), (9)에서 전원(Vcc)레벨과 그라운드 레벨의 차이로 차동증폭하여 감지할수 있도록 한다.
따라서, 본 발명의 CMOS 증폭기에 의하여서는 NMOS 트랜지스터(MN1), (MN2), (MN12), (MN13)가 전위차를 감지할 때 PMOS 트랜지스터(MP8), (MP9), (MP18), (MP19)에서 그 전위차를 더욱 크게하면서 감지효과를 증가시키도록 하고, 상기 PMOS 트랜지스터(MP8), (MP9), (MP12), (MP13)는 제2 및 제4감지신호(PSP1), (PSP2)가 게이트로 인가되는 PMOS 트랜지스터(MP10), (MP20)에 의해 빠른 시간에 동작이 이루어지도록 함으로써, 차동증폭기의 감도를 증가시키는 효과가 있음은 물론 감지속도가 3ns 미만으로 종래의 5~6ns보다 훨씬 빨라지도록 한 것임을 알수 있다.

Claims (4)

  1. 3개의 NMOS 트랜지스터(MN1, MN2, MN3)와 2개의 PMOS 트랜지스터(MP6, MP7)로 구성되고 상기 NMOS 트랜지스터(MN3)으로 가해지는 하이지향에지의 제1감지신호(PSN1)에 의해 두 노드(1)과 (2)의 전위차를 증폭하는 제1증폭수단과, 3개의 PMOS 트랜지스터(MP8, MP9, MP10)와 2개의 NMOS 트랜지스터(MN4, MN5)로 구성되고, 상기 NMOS 트랜지스터(MN10)로 상기 제1감지신호(PSN1)와 거의 동시에 가해지는 로우지향에지의 제2감지신호(PSP1)에 의해 상기 두 노드(1)과 (2)의 전위차를 증폭하는 제2증폭수단과, 3개의 NMOS 트랜지스터(MN11, MN12, MN13)와 2개의 PMOS 트랜지스터(MP16, MP17)로 구성되고 상기 NMOS 트랜지스터(MN11)로 상기 제1감지신호(PSN1)보다 조금늦게 가해지는 상기 하이지향에지의 제3감지신호(PSN2)에 의해 두 노드(4)와 (5)의 전위차를 증폭하는 제3증폭수단과, 3개의 PMOS 트랜지스터(MP18, MP19, MP20)와 2개의 NMOS 트랜지스터(MN14, MN15)로 구성되고 상기 NMOS 트랜지스터(MN10)로 상기 제2감지신호(PSN2)와 거의 동시에 가해지는 상기 로우지향에지의 제4감지신호(PSP2)에 의해 상기 두 노드(4)와 (5)의 전위차를 증폭하는 제4증폭수단을 포함하는 것을 특징으로 하는 CMOS 증폭기.
  2. 제1항에 있어서, 상기 두 노드(1), (2)에 게이트가 각각 연결된 NMOS 트랜지스터(MN1), (MN2)의 소오스는 두 NMOS 트랜지스터(MN4), (MN5)의 소오스 및 NMOS 트랜지스터(MN3)의 드레인에 연결하고, 게이트로 상기 제1감지신호(PSN1)가 인가되는 NMOS 트랜지스터(MN3)의 소오스는 접지에 연결하고, 상기 NMOS 트랜지스터(MN1)의 드레인은 NMOS 트랜지스터(MN4)의 드레인, NMOS 트랜지스터(MN5)의 게이트, PMOS 트랜지스터(MP6)의 소오스 및 PMOS 트랜지스터(MP7)의 게이트에 동시에 연결하고, 상기 NMOS 트랜지스터(MN2)의 드레인은 NMOS 트랜지스터(MN4)의 게이트, NMOS 트랜지스터(MN5)의 드레인, PMOS 트랜지스터(MP6)의 게이트 및 PMOS 트랜지스터(MP9)의 소오스에 동시에 연결하고, 상기 두 PMOS 트랜지스터(MP6), (MP7)의 드레인에 전원(Vcc)이 인가되도록 구성하여 상가 두 노드(1), (2)의 전위차를 감지하도록 구성한 CMOS 증폭기.
  3. 제1항에 있어서, 상기 두 노드(1),(2)에 게이트가 각각 연결된 PMOS 트랜지스터(MP8),(MP9)의 드레인에는 게이트 및 드레인으로 제2감지신호(PSP1)와 전원(Vcc)이 인가되는 PMOS 트랜지스터(MP10)의 소오스를 공통 연결하면서 상기 두 PMOS 트랜지스터(MP8), (MP9)의 소오스는 각각 상기 NMOS 트랜지스터(MN1), (MN2)의 드레인에 연결하여 상기 두 노드(1), (2)의 전위차가 커진 상태로 두노드(4), (5)에 전달되도록 구성한 CMOS 감지 증폭기.
  4. 제1항에 있어서, 상기 제2감지신호(PSP1) 및 상기 제4감지신호(PSP2)는 각각 상기 제1감지신호(PSN1)및 상기 제3감지신호(PSN2)보다 1ns정도 뒤에 인가되도록 구성한 CMOS 증폭기.
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* Cited by examiner, † Cited by third party
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